CN112151378B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112151378B
CN112151378B CN201910577072.5A CN201910577072A CN112151378B CN 112151378 B CN112151378 B CN 112151378B CN 201910577072 A CN201910577072 A CN 201910577072A CN 112151378 B CN112151378 B CN 112151378B
Authority
CN
China
Prior art keywords
layer
channel
wall
side wall
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910577072.5A
Other languages
English (en)
Other versions
CN112151378A (zh
Inventor
谭颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910577072.5A priority Critical patent/CN112151378B/zh
Publication of CN112151378A publication Critical patent/CN112151378A/zh
Application granted granted Critical
Publication of CN112151378B publication Critical patent/CN112151378B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底上依次形成有多个沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构顶部指向所述基底的方向上，所述沟道层的端部依次缩进，剩余所述沟道叠层与所述基底围成凹槽；在所述凹槽内形成源漏掺杂层。本发明实施例满足半导体结构能够应用于具有不同工作电压的电路的需求。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生，使晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，满足全包围栅极结构晶体管能够应用于具有不同工作电压的电路的需求。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上依次形成有多个沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构指向所述基底的方向上，所述沟道层的端部依次缩进，剩余所述沟道叠层与所述基底围成凹槽；在所述凹槽内形成源漏掺杂层。
相应的，本发明实施例还提供一种半导体结构，包括：基底；沟道结构层，位于所述基底上且与所述基底间隔设置，所述沟道结构层包括多个间隔设置的沟道层，且沿所述沟道结构层的顶部指向所述基底的方向上，所述沟道层的端部依次缩进；横跨所述沟道结构层的栅极结构，所述栅极结构覆盖所述基底的部分顶部且包围所述沟道层；源漏掺杂层，位于所述栅极结构两侧的沟道结构层内。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构指向所述基底的方向上，所述沟道层的端部依次缩进，所述沟道层的长度均不同，从而在形成全包围栅极结构(gate all around，GAA)晶体管后，所述全包围栅极结构晶体管中的每一个沟道层具有不同的开启电压，因此，在器件工作时，能够通过对所述晶体管施加不同大小的电压的方式，即可实现所述晶体管中不同沟道层开启的效果，从而满足将全包围栅极结构晶体管应用于具有不同工作电压的电路的需求。
附图说明
图1是一种半导体结构的结构示意图；
图2至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图16至图33是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图34是本发明半导体结构一实施例的结构示意图。
具体实施方式
目前所形成的全包围栅极结构晶体管难以应用到不同工作电压的电路中。现结合一种半导体结构分析晶体管难以应用到不同工作电压的电路中的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：基底600；沟道结构层614，位于基底600上且与基底600间隔设置，沟道结构层614包括多个间隔设置的沟道层613；横跨沟道结构层614的栅极结构620，栅极结构620覆盖基底600的部分顶部且包围沟道层613；源漏掺杂层650，位于栅极结构620两侧的沟道结构层614内。
所述半导体结构为全包围栅极结构晶体管，所述半导体结构中沟道层613的宽度均相同，所述半导体结构中的每一个沟道层613的开启电压也均相同，在器件工作时，所述半导体结构仅能应用于单一工作电压的电路中，或者，所述半导体结构不能适用于具有不同工作电压的不同电路中，这难以满足将所述半导体结构应用于具有不同工作电压的电路的需求。
为了解决所述技术问题，本发明实施例刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构指向所述基底的方向上，所述沟道层的端部依次缩进，所述沟道层的长度均不同，从而在形成全包围栅极结构晶体管后，所述全包围栅极结构晶体管中的每一个沟道层具有不同的开启电压，因此，在器件工作时，能够通过对所述晶体管施加不同大小的电压的方式，即可实现所述晶体管中不同沟道层开启的效果，从而满足将全包围栅极结构晶体管应用于具有不同工作电压的电路的需求。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底(未标示)，基底上依次形成有多个沟道叠层114，每一个沟道叠层114包括牺牲层112和位于牺牲层112上的沟道层113。
基底为后续形成全包围栅极(Gate-all-around，GAA)晶体管提供工艺平台。
本实施例中，基底为立体结构，基底包括衬底100、以及凸出于衬底100的鳍部110。在其他实施例中，当基底为平面结构时，基底相应仅包括衬底。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
鳍部110露出部分衬底100，从而为后续形成隔离结构提供工艺基础。
本实施例中，鳍部110与衬底100的材料相同，鳍部110的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
沟道叠层114为后续形成悬空间隔设置的沟道层113提供工艺基础。具体地，牺牲层112支撑沟道层113，从而为后续实现沟道层113的间隔悬空设置提供工艺基础，也为后续金属栅结构的形成占据空间位置，沟道层113用于提供全包围栅极晶体管的沟道。本实施例中，沟道叠层114形成于鳍部110上。
本实施例中，沟道层113的材料为Si，牺牲层112的材料为SiGe。在后续去除牺牲层112的过程中，SiGe和Si的刻蚀选择比较高，所以通过将牺牲层112的材料设置为SiGe、将沟道层113的材料设置为Si的做法，能够有效降低牺牲层112的去除工艺对沟道层113的影响，从而提高沟道层113的质量，进而有利于改善器件性能。其他实施例中，当形成PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，鳍部和沟道层的材料为SiGe，牺牲层的材料为Si。
本实施例中，提供基底的步骤中，沟道叠层114的数量为两个，包括第一沟道叠层114a以及位于第一沟道叠层114a上的第二沟道叠层114b。在其他实施例中，根据实际工艺需求，沟道叠层的数量还可以大于或等于三个。
本实施例中，半导体结构的形成方法还包括：在沟道叠层114露出的衬底100上形成隔离结构111，隔离结构111露出沟道叠层114的侧壁。
隔离结构111用于对相邻器件或相邻沟道叠层114起到隔离作用。本实施例中，隔离结构111的材料为氧化硅。其他实施例中，隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，隔离结构111的顶面与鳍部110的顶面相齐平，从而防止鳍部110用于作为沟道。
继续参考图2，形成横跨沟道叠层114的栅极结构130，栅极结构130覆盖沟道叠层114的部分顶部和部分侧壁。
栅极结构130为伪栅结构(dummy gate)，为后续金属栅结构的形成占据空间位置。本实施例中，栅极结构130包括伪栅层120，伪栅层120横跨沟道叠层114且覆盖沟道叠层114的部分顶部和部分侧壁。
本实施例中，伪栅层120的材料为多晶硅。其他实施例中，伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
本实施例中，栅极结构130为叠层结构，形成伪栅层120之前，还包括：形成保形覆盖沟道叠层114表面的栅氧化层121(如图2所示)，伪栅层120以及位于伪栅层120底部的栅氧化层121用于构成栅极结构130。在其他实施例中，栅极结构还可以为单层结构，栅极结构相应仅包括伪栅层。
本实施例中，栅氧化层121的材料为氧化硅。在其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅层120的顶部上还形成有栅极掩膜层123。栅极掩膜层123用于作为形成伪栅层120时的刻蚀掩膜，栅极掩膜层123还对伪栅层120起到保护作用。本实施例中，栅极掩膜层123的材料为氮化硅。
本实施例中，形成栅极结构130后，还包括：在伪栅层120的侧壁上形成第一侧墙122。第一侧墙122用于作为后续刻蚀工艺的刻蚀掩膜，以定义后续源漏掺杂层的形成区域，第一侧墙122还用于保护伪栅层120的侧壁。
第一侧墙122的材料可以选自氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼，第一侧墙122可以为单层结构或叠层结构。本实施例中，第一侧墙122为单层结构，第一侧墙122的材料为氧化硅。
需要说明的是，形成第一侧墙122后，保留第一侧墙122和伪栅层120露出的栅氧化层121，栅氧化层121能够在后续工艺中保护沟道叠层114。在其他实施例中，还可以去除第一侧墙和伪栅层露出的栅氧化层，仅保留伪栅层和第一侧墙覆盖的栅氧化层，露出伪栅层两侧的沟道叠层，以便于后续工艺步骤的进行。
参考图3至图12，刻蚀栅极结构130两侧的沟道叠层114，使多个沟道叠层114沿栅极结构130顶部指向基底的方向上，沟道层113的端部依次缩进，剩余沟道叠层114与基底围成凹槽150(如图12所示)。
通过使多个沟道叠层114沿栅极结构130顶部指向基底的方向上，沟道层113的端部依次缩进，因此沟道层113的长度均不同，从而在形成全包围栅极结构晶体管后，晶体管中的每一个沟道层113具有不同的开启电压，因此，在器件工作时，能够通过对晶体管施加不同大小的电压的方式，即可实现晶体管中不同沟道层113开启的效果，从而满足将全包围栅极结构晶体管应用于不同工作电压的电路的需求。
沟道层113端部缩进的距离不宜过小，也不宜过大。如果沟道层113端部缩进的距离过小，则在器件工作时，每一个沟道层113的开启电压差异也比较小，难以达到区分不同阈值电压Vt的效果；如果沟道层113端部缩进的距离过大，当沟道层113的数量较多时，靠近基底的沟道层113的宽度相应过小，容易增加沟道叠层倒塌的风险，也容易导致最靠近基底的沟道层113用于作为沟道区的材料少，从而容易影响器件的有效沟道长度。为此，本实施例中，沟道层113的端部单侧缩进的距离大于0nm且小于或等于5nm。
本实施例中，沟道叠层114的数量为两个，刻蚀栅极结构130两侧的沟道叠层114的步骤包括：
参考图3，以栅极结构130为掩膜，刻蚀栅极结构130露出的第二沟道叠层114b(如图2所示)，刻蚀后的剩余第二沟道叠层114b作为顶层沟道叠层114c；参考图4，在顶层沟道叠层114c的侧壁上形成第二侧墙115；参考图5，刻蚀第二侧墙115露出的第一沟道叠层114a，刻蚀后的剩余第一沟道叠层114a(如图4所示)作为底层沟道叠层114d。
通过刻蚀栅极结构130露出的第二沟道叠层114b，为形成第二侧墙115做准备。具体地，以第一侧墙122和栅极结构130为掩膜，刻蚀第二沟道叠层114b。
本实施例中，采用各向异性干法刻蚀工艺，刻蚀栅极结构130露出的第二沟道叠层114b。通过选用干法刻蚀工艺，易于实现各向异性的刻蚀，从而能将栅极结构130露出的第二沟道叠层114b去除，且干法刻蚀工艺的剖面控制性较好，有利于后续在顶层沟道叠层114c的侧壁上形成第二侧墙115。具体地，各向异性干法刻蚀工艺可以为等离子体刻蚀工艺。
本实施例中，牺牲层112的材料为SiGe，沟道层113的材料为Si，因此干法刻蚀工艺所采用的主刻蚀气体包括氟基气体，例如：CF4、CHF3或C2F6等。
第二侧墙115用于作为后续刻蚀第一沟道叠层114a的刻蚀掩膜，第二侧墙115还用于对顶层沟道叠层114c的侧壁起到保护作用。本实施例中，第二侧墙115位于顶层沟道叠层114c和第一侧墙122的侧壁上。
本实施例中，第二侧墙115与第一侧墙122的材料不同，从而方便后续去除第二侧墙115，且减小对第一侧墙122的损耗。本实施例中，第二侧墙115的材料为氮化硅。在其他实施例中，第二侧墙的材料还可以选自氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
第二侧墙115的厚度不宜过小，也不宜过大。如果第二侧墙115的厚度过小，容易降低第二侧墙115作为刻蚀掩膜的效果，后续制程还包括：横向刻蚀底层沟道叠层中的沟道层113，第二侧墙115的厚度过小还容易使第二侧墙115易被消耗，从而导致第二侧墙115难以起到相应的保护作用；如果第二侧墙115的厚度过大，则后续难以将第二侧墙115去除，容易增加工艺风险、降低工艺兼容性，且第二侧墙115的厚度过大，则底层沟道叠层的宽度相应较大，后续横向刻蚀底层沟道叠层中的沟道层113所花费的时间也相应过长。为此，本实施例中，第二侧墙115的厚度为3nm至10nm。
本实施例中，形成第二侧墙115的步骤包括：形成保形覆盖栅极结构130顶部和侧壁、以及基底的侧墙材料层(图未示)；去除栅极结构顶部130和基底上的侧墙材料层，剩余侧墙材料层作为第二侧墙115。
本实施例中，采用原子层沉积工艺形成侧墙材料层。原子层沉积工艺的间隙填充性能和阶梯覆盖能力较好，从而提高侧墙材料层的保形覆盖能力，而且，原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的膜层，有利于提高侧墙材料层的厚度均一性，且精确控制第二侧墙115的厚度。
本实施例中，采用无掩膜刻蚀工艺去除栅极结构顶部130和基底上的侧墙材料层，工艺步骤简单，工艺成本低。具体地，采用各向异性干法刻蚀工艺刻蚀侧墙材料层，形成第二侧墙115。
本实施例中，刻蚀第二侧墙115露出的第一沟道叠层114a的工艺与前述刻蚀栅极结构130露出的第二沟道叠层114b的工艺相同，在此不再赘述。
本实施例中，以沟道叠层114的数量为两个为例，仅形成有一个第二侧墙115。在其他实施例中，当沟道叠层的数量大于或等于三个时，形成第二侧墙的数量以及刻蚀沟道叠层的次数相应根据沟道叠层的数量调整。
参考图6，沿垂直于栅极结构120侧壁的方向，横向刻蚀底层沟道叠层114d中的沟道层113。
通过横向刻蚀底层沟道叠层114d中的沟道层113，从而使底层沟道叠层114d中的沟道层113的端部缩进，进而使底层沟道叠层114d和顶层沟道叠层114c中的沟道层113宽度不同。
本实施例中，采用各向同性干法刻蚀工艺横向刻蚀底层沟道叠层114d露出的沟道层113。干法刻蚀工艺的工艺控制性和刻蚀均匀性较好，易于使对沟道层113的横向刻蚀量满足工艺要求。具体地，通过调整干法刻蚀工艺的工艺压强和偏置电压，即可实现各向同性刻蚀，例如：采用高工艺压强、低偏置电压的干法刻蚀工艺。
本实施例中，沟道层113的材料为硅，因此，各向同性干法刻蚀工艺的主刻蚀气体可以为氟基气体，例如：CF4、CHF3或C2F6等。其他实施例中，当沟道层的材料为SiGe时，相应可以采用湿法刻蚀工艺横向刻蚀底层沟道叠层中的沟道层。另一些实施例中，根据实际工艺需求，还可以采用湿法刻蚀工艺刻蚀底层沟道叠层中的沟道层。湿法刻蚀工艺操作简单，工艺成本低。
需要说明的是，本实施例中，横向刻蚀底层沟道叠层114d中的沟道层113后，去除第二侧墙115之前，还包括：参考图6，沿垂直于栅极结构130侧壁的方向，横向刻蚀底层沟道叠层114d中的牺牲层112；参考图7，形成初始内壁层116，位于第二侧墙115底部、顶层沟道叠层114c中的牺牲层112底部、以及底层沟道叠层114d的侧壁上，其中，位于第二侧墙115和顶层沟道叠层114c中牺牲层112的底部、以及位于底层沟道叠层114d中沟道层113侧壁上的初始内壁层116作为牺牲内壁层116a。
通过横向刻蚀底层沟道叠层114d中的牺牲层112，从而使底层沟道叠层114d中的牺牲层112端部比底层沟道叠层114d中的沟道层113端部缩进，为后续形成底层内壁层117做准备。
本实施例中，采用湿法刻蚀工艺横向刻蚀底层沟道叠层114d中的牺牲层112。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能够沿垂直于栅极结构130侧壁的方向，横向刻蚀牺牲层112。
本实施例中，牺牲层112的材料为SiGe，沟道层113的材料为Si；因此，通过HCl蒸汽横向刻蚀牺牲层112。HCl蒸汽对SiGe材料的刻蚀速率远大于对Si材料的刻蚀速率，因此采用HCl蒸汽刻蚀牺牲层112，能够有效降低沟道层113受到损耗的几率，有利于器件性能的改善。
其他实施例中，当沟道层和鳍部的材料为SiGe，牺牲层的材料为Si时，湿法刻蚀工艺所采用的刻蚀溶液相应为四甲基氢氧化铵(TMAH)溶液。四甲基氢氧化铵溶液对Si材料刻蚀速率与对SiGe材料刻蚀速率的差值较大，因此采用四甲基氢氧化铵溶液刻蚀牺牲层，也能够有效降低沟道层受到损耗的几率。
初始内壁层116用于后续形成底层内壁层。
初始内壁层116的材料为介质材料。本实施例中，初始内壁层116的材料为氧化硅，氧化硅为半导体工艺中常用的介质材料，有利于降低工艺成本、提高工艺兼容性。在其他实施例中，底层内壁层的材料还可以为氮化硅、氮氧化硅、低k介质材料或超低k介质材料。其中，低k介质材料是指相对介电常数大于或等于2.6且小于或等于3.9的介质材料，超低k介质材料是指相对介电常数小于2.6的介质材料。
本实施例中，形成初始内壁层116的步骤包括：形成第一内壁膜(图未示)，保形覆盖第二侧墙115、栅极结构130、基底、剩余底层沟道叠层114d、剩余底层沟道叠层114d露出的顶层沟道叠层114c中的牺牲层112；刻蚀第一内壁膜，位于第二侧墙115底部、顶层沟道叠层114c中的牺牲层112底部、以及底层沟道叠层114d侧壁上的剩余第一内壁膜作为初始内壁层116。
本实施例中，采用原子层沉积工艺形成第一内壁膜。本实施例中，底层沟道叠层114d中牺牲层112的宽度小于沟道层113的宽度，因此，且底层沟道叠层114d中牺牲层112端部的缩进量较小，因此，采用原子层沉积工艺即可以使第一内壁膜填充到底层沟道叠层114d中沟道层113与牺牲层112、以及鳍部110围成的第一沟槽(未标示)中。在其他实施例中，还可以采用其他填充性能较好的沉积工艺形成第一内壁膜，例如：低压化学气相沉积工艺。
本实施例中，底层沟道叠层114d中沟道层113的宽度小于顶层沟道叠层114c中牺牲层112的宽度，第二侧墙115、顶层沟道叠层114c中牺牲层112、与底层沟道叠层114d中沟道层113围成第二沟槽(未标示)，第一内壁膜相应还形成于第二沟槽中。
本实施例中，采用各向同性干法刻蚀工艺刻蚀第一内壁膜。在刻蚀第一内壁膜的步骤中，位于第一沟槽和第二沟槽中的第一内壁膜比较难去除，因此，采用各向同性干法刻蚀工艺刻蚀第一内壁膜，能够将第二侧墙115表面、栅极结构130顶部、鳍部110表面的第一内壁膜去除，位于第一沟槽和第二沟槽中的第一内壁膜还保留有部分厚度，即还保留有初始内壁层116。
本实施例中，初始内壁层116的材料为氧化硅，各向同性干法刻蚀工艺的主刻蚀气体包括氟基气体，例如：NH3、NF3、SF6或CF4。
参考图8，去除第二侧墙115，露出顶层沟道叠层114c的侧壁。从而为后续横向刻蚀顶层沟道叠层114c中牺牲层112、以及形成源漏掺杂层做准备，且能够露出牺牲内壁层116a的部分顶部，为后续去除牺牲内壁层116a提供工艺基础。
本实施例中，采用湿法刻蚀工艺去除第二侧墙115。湿法刻蚀工艺易于实现较大的刻蚀选择比，从而减小对其他膜层结构的损耗，且湿法刻蚀工艺简单、工艺成本低。具体地，可以采用磷酸溶液进行湿法刻蚀工艺。其他实施例中，根据实际工艺，还可以采用干法刻蚀工艺去除第二侧墙。
本实施例中，去除侧墙115后，还包括：参考图9，沿垂直于栅极结构130侧壁的方向，横向刻蚀顶层沟道叠层114c中的牺牲层112，露出牺牲内壁层116a的顶部；参考图10，去除牺牲内壁层116a，剩余初始内壁层116作为底层内壁层117。
横向刻蚀顶层沟道叠层114c中的牺牲层112，露出牺牲内壁层116a的顶部，为后续去除牺牲内壁层116a做准备，同时，也为后续成顶层内壁层做准备。本实施例中，采用湿法刻蚀工艺横向刻蚀牺牲层112。
横向刻蚀顶层沟道叠层114c中的牺牲层112的工艺步骤与前述横向刻蚀底层沟道叠层114d中的牺牲层112的工艺步骤相同，在此不再赘述。
底层内壁层117作为内侧墙(inner spacer)，用于覆盖后续形成于剩余底层沟道叠层114d中牺牲层112位置处的金属栅结构的侧壁，从而增大后续金属栅结构与源漏掺杂层之间的距离，进而减小金属栅结构与源漏掺杂层之间的寄生电容，提升了器件的性能。
本实施例中，采用各向同性干法刻蚀工艺刻蚀初始内壁层116。在刻蚀初始内壁层116的步骤中，牺牲内壁层116a的顶部上没有遮挡物，因此，易于将牺牲内壁层116a去除，剩余位于第二沟槽中的初始内壁层116较难去除，因此，刻蚀初始内壁层116后，底层沟道叠层114d中牺牲层112侧壁上的初始内壁层116还保留有部分厚度作为底层内壁层117。
本实施例中，形成底层内壁层117后，还包括：参考图11，在剩余顶层沟道叠层114c中的牺牲层112的侧壁上形成顶层内壁层119。
顶层内壁层119用于减少后续金属栅结构与源漏掺杂层之间的寄生电容。
本实施例中，顶层内壁层119与底层内壁层117的材料相同。对顶层内壁层119材料的详细说明，可参考前述对初始内壁层116材料的相关描述。
本实施例中，沟道叠层114的数量为两个，形成顶层内壁层119的步骤包括：在基底上形成保护层118(如图11所示)，保护层118露出剩余顶层沟道叠层114c的侧壁；形成保形覆盖栅极结构130顶部和侧壁、顶层沟道叠层114c的侧壁、以及保护层118的第二内壁膜(图未示)；刻蚀第二内壁膜，保留顶层沟道叠层114c中牺牲层112侧壁上的剩余第二内壁膜作为顶层内壁层119。
保护层118用于在形成顶层内壁层119的步骤中，保护底层内壁层117，防止第二内壁膜形成于所述底层内壁层117上，从而降低形成所述顶层内壁层119的难度。
为降低保护层118的形成难度和去除难度，减小保护层118对半导体结构的影响，保护层118为易于形成和去除的材料。为此，保护层118的材料为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、SOC(spin-on carbon，旋涂碳)材料、光刻胶、DARC(dielectric anti-reflectivecoating，介电抗反射图层)材料、或DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料。本实施例中，保护层118的材料为BARC材料。
本实施例中，形成保护层118的步骤包括：在基底上形成保护材料层(图未示)，保护材料层覆盖第一侧墙122的侧壁；回刻蚀部分厚度的保护材料层，剩余保护材料层作为保护层118。
本实施例中，采用旋涂工艺形成保护层118。本实施例中，采用干法刻蚀工艺回刻蚀保护材料层，有利于精确控制对保护材料层的刻蚀量。
关于形成、以及刻蚀第二内壁膜工艺的详细说明，可参考前述对形成和刻蚀第一内壁膜工艺的相关描述，在此不再赘述。
此外，结合参考图12，本实施例中，形成顶层内壁层119后，还包括：去除保护层118。从而露出鳍部110以及底层沟道叠层114d，为后续形成源漏掺杂层做准备。具体地，可以采用灰化工艺去除保护层118。
参考图13，在凹槽150(如图12所示)内形成源漏掺杂层140。
本实施例中，通过外延和掺杂工艺形成源漏掺杂层140，源漏掺杂层140包括应力层。其中，当全包围栅极晶体管为PMOS晶体管时，应力层的材料为Si或SiGe，应力层内的掺杂离子为P型离子；当全包围栅极晶体管为NMOS晶体管时，应力层的材料为Si或SiC，应力层内的掺杂离子为N型离子。
本实施例中，形成源漏掺杂层140的步骤包括：采用选择性外延工艺，向凹槽150内填充应力材料，以形成应力层，且在形成应力层的过程中，原位自掺杂相应类型的离子，以形成源漏掺杂层140。
本实施例中，源漏掺杂层140的顶部高于沟道叠层114的顶部，且源漏掺杂层140还覆盖第一侧墙122的部分侧壁。在其他实施例中，源漏掺杂层顶部还可以与沟道叠层顶部齐平。
还需要说明的是，形成源漏掺杂层140后，后续工艺步骤还包括：
参考图14，在栅极结构130露出的衬底100上形成层间介质层124，覆盖源漏掺杂层140且露出栅极结构130顶部；去除栅极结构130，在层间介质层124内形成露出沟道叠层114(如图13所示)的栅极开口160；去除栅极开口160露出的牺牲层112(如图13所示)，在鳍部110、以及与鳍部110相邻的沟道层113之间形成与栅极开口160相连通的第一间隙165，在相邻沟道层113之间形成与栅极开口160相连通的第二间隙170。
层间介质层124用于实现相邻半导体结构之间的电隔离。本实施例中，层间介质层124的材料为氧化硅。在其他实施例中，层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成层间介质层124的步骤包括：在伪栅层120露出的衬底111上形成介质材料层(图未示)，介质材料层覆盖伪栅层120顶部；对介质材料层进行平坦化处理，去除高于伪栅层120顶部的介质材料层，平坦化处理后的剩余介质材料层作为层间介质层124。
本实施例中，介质材料层覆盖栅极掩膜层123(如图13所示)顶部，因此在形成层间介质层124的过程中，还去除栅极掩膜层123。
本实施例中，伪栅层120横跨沟道叠层114且覆盖沟道叠层114部分顶部和部分侧壁的表面，因此去除伪栅层120以及伪栅层120底部的栅氧化层121后，栅极开口160至少露出沟道叠层114的部分顶部和部分侧壁。具体地，形成栅极开口160后，沟道叠层114凸出于栅极开口160底部，且沿垂直于鳍部110的延伸方向，栅极开口160露出剩余牺牲层112的侧壁。
本实施例中，通过湿法刻蚀的方式去除栅极开口160露出的牺牲层112。具体的，沟道层113的材料为Si，牺牲层112的材料为SiGe，所以通过HCl蒸汽去除栅极开口160露出的牺牲层112，湿法刻蚀工艺对牺牲层112的刻蚀速率远大于对沟道层113和鳍部110的刻蚀速率。
需要说明的是，由于牺牲层112在形成源漏掺杂层140之后去除，因此去除栅极开口160露出的牺牲层112后，沿鳍部110延伸方向，沟道层113两端与源漏掺杂层140相连，悬空于栅极开口160内，从而为后续金属栅结构能够包围沟道层113提供基础。
本实施例中，去除牺牲层112后，沟道层113间隔设置，且所有的沟道层113构成沟道结构层125，沟道结构层125位于鳍部110上且与鳍部110间隔设置。
参考图15，在栅极开口160(如图14所示)、第一间隙165(如图14所示)和第二间隙170(如图14所示)内形成金属栅结构135。
本实施例中，栅极开口160与第一间隙165和第二间隙170相连通，因此在栅极开口160内形成金属栅结构135后，金属栅结构135还会形成于第一间隙165和第二间隙170内，金属栅结构135能够从栅极开口160内露出的沟道层113四周包围沟道层113，且还覆盖鳍部110顶部，即金属栅结构135能够覆盖沟道层113的上表面、下表面和侧面以及鳍部110部分顶部和部分侧壁。
具体地，金属栅结构135横跨沟道结构层125。
本实施例中，金属栅结构135包括栅介质层(图未示)以及位于栅介质层上的栅电极(图未示)。具体地，栅介质层覆盖沟道层113的上表面、下表面和侧面，且还覆盖鳍部110的部分顶部和部分侧壁。
本实施例中，栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，栅介质层的材料为HfO2。在其他实施例中，栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，栅电极的材料为W。在其他实施例中，栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
本实施例中，沿金属栅结构135顶部指向基底的方向上，沟道层113的端部依次缩进，沟道层113的长度均不同，被金属栅结构135覆盖的沟道层113的宽度也依次不同，从而使全包围栅极结构晶体管中的每一个沟道层113具有不同的开启电压，因此，在器件工作时，能够通过对晶体管施加不同大小的电压的方式，从而实现晶体管中不同沟道层113开启的效果，进而能够满足将全包围栅极结构晶体管应用于具有不同工作电压的电路的需求。
图16至图33是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：提供基底的步骤中，沟道叠层的数量大于或等于三个，刻蚀栅极结构两侧的沟道叠层的步骤也不同。
参考图16，提供基底(未标示)，基底上依次形成有多个沟道叠层214，每一个沟道叠层214包括牺牲层212和位于牺牲层212上的沟道层213。
本实施例中，沟道叠层214的数量大于或等于三个。具体地，本实施例以沟道叠层214的数量为三个为例。关于基底和沟道叠层214的详细描述，可参考前述实施例的相关描述，在此不再赘述。
继续参考图16，形成横跨沟道叠层214的栅极结构230，栅极结构230覆盖沟道叠层214的部分顶部和部分侧壁。关于栅极结构230的详细描述，可参考前述实施例的相关描述，在此不再赘述。
参考图17至图33，刻蚀栅极结构230两侧的沟道叠层214，使多个沟道叠层214沿栅极结构230顶部指向基底的方向上，沟道层213的端部依次缩进，剩余沟道叠层214与基底围成凹槽250(如图33所示)。
本实施例中，沟道叠层214的数量大于或等于三个，刻蚀栅极结构230两侧的沟道叠层214的步骤包括：
参考图17，以栅极结构230为掩膜，刻蚀栅极结构230露出的一个沟道叠层214，刻蚀后的剩余一个沟道叠层214作为上层沟道叠层(未标示)。从而为后续在上层沟道叠层的侧壁上形成侧墙做准备。
本实施例中，栅极结构230的侧壁上形成有第一侧墙222，因此，以第一侧墙222和栅极结构230为掩膜，刻蚀栅极结构230露出的一个沟道叠层214。
本实施例中，采用各向异性干法刻蚀工艺刻蚀栅极结构230露出的一个沟道叠层214。刻蚀栅极结构230露出的一个沟道叠层214工艺的详细描述，可参考前述实施例中对刻蚀栅极结构露出的第二沟道叠层的相关描述，不再赘述。
参考图18至图21，至少进行两次预处理，预处理的步骤包括：在上层沟道叠层的侧壁上形成第二侧墙215；刻蚀第二侧墙215露出的与上层沟道叠层相邻且位于上层沟道叠层下方的一个沟道叠层214，刻蚀后的剩余一个沟道叠层214作为下层沟道叠层(未标示)；其中，沿基底指向栅极结构230顶部的方向上，最远离基底的上层沟道叠层为顶层沟道叠层214a(如图21所示)，最靠近基底的下层沟道叠层为底层沟道叠层214b(如图21所示)。
通过至少进行两次预处理，在除底层沟道叠层214b之外的所有剩余沟道叠层214的侧壁上依次形成多个第二侧墙215，使每个第二侧墙215能够在后续横向刻蚀下层沟道叠层的工艺步骤中，保护被其所覆盖的上层沟道叠层，从而使不同沟道层213的被刻蚀次数不同，进而实现不同沟道层213的宽度不同的效果。
第二侧墙215用于作为后续刻蚀下层沟道叠层的刻蚀掩膜，第二侧墙215还用于后续在刻蚀下层沟道叠层的步骤中，保护与下层沟道叠层相邻的上层沟道叠层的侧壁。本实施例中，为保证第二侧墙215能够起到相应的保护作用，第二侧墙215的厚度也为3nm至10nm。
本实施例中，第二侧墙215与第一侧墙222的材料不同，从而方便后续去除第二侧墙215。关于第二侧墙215材料的详细描述，可参考前述实施例中对第二侧墙材料的相关描述，在此不再赘述。
本实施例中，以沟道叠层214的数量为三个为例，因此，进行两次预处理。相应地，进行两次预处理后，依次形成有两个第二侧墙215(215a和215b)。
本实施例中，两个第二侧墙215的材料不同，相应有利于后续依次去除一个第二侧墙215。
其他实施例中，当沟道叠层的数量大于三个时，进行预处理的次数相应为沟道叠层的数量减一，所形成第二侧墙的数量与进行预处理的次数相同。相应地，为方便后续依次去除一个第二侧墙，相邻第二侧墙的材料也不同。
本实施例中，采用沉积和刻蚀的方式形成第二侧墙215。形成第二侧墙215的工艺步骤与前述实施例相同，在此不再赘述。
本实施例中，刻蚀第二侧墙215露出的与上层沟道叠层相邻且位于上层沟道叠层下方的一个沟道叠层214的工艺，与前述刻蚀栅极结构230露出的一个沟道叠层214的工艺相同，在此不再赘述。
参考图22，至少进行两次预处理后，沿垂直于栅极结构230侧壁的方向，横向刻蚀露出的底层沟道叠层214b中的沟道层213。
本实施例中，刻蚀底层沟道叠层214b中的沟道层213后，与和底层沟道叠层214b相邻的上层沟道叠层中的沟道层213相比，底层沟道叠层214b中沟道层213的端部缩进，从而在后续去除上层沟道叠层侧壁上的侧墙215，刻蚀露出的沟道层213后，与剩余上层沟道叠层中的沟道层213相比，底层沟道叠层214b中剩余沟道层213的端部依然缩进。
本实施例中，采用各向同性刻蚀工艺刻蚀底层沟道叠层214b中的沟道层213。刻蚀底层沟道叠层214b中的沟道层213的工艺与前述实施例相同。
本实施例中，沟道叠层214的数量大于或等于三个，横向刻蚀露出的底层沟道叠层214b中的沟道层213后，至少进行一次横向刻蚀处理之前，还包括：如图23所示，沿垂直于栅极结构230侧壁的方向，横向刻蚀露出的底层沟道叠层214b中的牺牲层212；如图24所示，形成第一初始内壁层216，位于第二侧墙215底部、上层沟道叠层中牺牲层212的底部、以及底层沟道叠层214b的侧壁上，其中，位于第二侧墙215底部、上层沟道叠层中牺牲层212的底部、以及底层沟道叠层214b中沟道层213上的第一初始内壁层216作为第一牺牲内壁层216a。
通过横向刻蚀底层沟道叠层214b中的牺牲层212，从而使底层沟道叠层214b中的牺牲层212端部比底层沟道叠层214b中的沟道层213端部缩进，为后续形成底层内壁层做准备。
本实施例中，采用湿法刻蚀工艺横向刻蚀底层沟道叠层214b中的牺牲层212。横向刻蚀底层沟道叠层214b中的牺牲层212的工艺与前述实施例相同。
第一初始内壁层216用于后续形成底层内壁层。
第一初始内壁层216的材料为介质材料。本实施例中，第一初始内壁层216的材料为氧化硅。关于第一初始内壁层216材料的详细描述，可参考前述实施例中对初始内壁层材料的相关描述，在此不再赘述。
形成第一初始内壁层216的工艺步骤与前述实施例形成初始内壁层的工艺步骤相同，在此不再赘述。
参考图25至图28，横向刻蚀露出的底层沟道叠层214b中的沟道层213后，至少进行一次横向刻蚀处理，横向刻蚀处理的步骤包括：去除一个第二侧墙215，露出与下层沟道叠层相邻的上层沟道叠层的侧壁；沿垂直于栅极结构230侧壁的方向，横向刻蚀露出的沟道层213。
通过依次去除一个第二侧墙215以及横向刻蚀露出的沟道层213的方式，从而使沿基底指向栅极结构230顶部的方向上，每一个沟道层213的被刻蚀次数不同，从而使越靠近基底的沟道层213的被刻蚀次数越多，越靠近基底的沟道层213的被刻蚀量也越多，进而实现沿栅极结构230顶部指向基底的方向上，沟道层213的端部依次缩进。
例如，本实施例中，横向刻蚀处理的步骤包括：如图25所示，去除与底层沟道叠层214b相邻的上层沟道叠层侧壁上的第二侧墙215b(如图24所示)；如图28所示，沿垂直于栅极结构230侧壁的方向，横向刻蚀露出的沟道层213。具体地，横向刻蚀露出的底层沟道叠层214b中的沟道层213、以及与底层沟道叠层214b相邻的上层沟道叠层中的沟道层213。
本实施例中，采用湿法刻蚀工艺去除一个第二侧墙215。去除一个第二侧墙215与前述实施例中去除第二侧墙的工艺相同，在此不再赘述。
本实施例中，横向刻蚀露出的沟道层213的工艺与前述刻蚀底层沟道叠层214b中的沟道层213的工艺相同，在此不再赘述。
需要说明的是，进行第一次横向刻蚀处理的步骤中，去除一个第二侧墙215后，横向刻蚀露出的沟道层213之前，还包括：如图26所示，沿垂直于栅极结构230侧壁的方向，横向刻蚀上层沟道叠层中的牺牲层212，露出第一牺牲内壁层216a的顶部；如图27所示，去除第一牺牲内壁层216a，位于底层沟道叠层214b中牺牲层212侧壁上的剩余第一初始内壁层216a作为底层内壁层217。
横向刻蚀上层沟道叠层中的牺牲层212的工艺步骤与前述横向刻蚀底层沟道叠层214b中的牺牲层212的工艺相同，在此不再赘述。
去除第一牺牲内壁层216a的工艺与前述实施例中去除牺牲内壁层的工艺相同，在此不再赘述。
底层内壁层217作为内侧墙，用于覆盖后续形成于剩余牺牲层212位置处的金属栅结构的侧壁，从而能够将金属栅结构与源漏掺杂层隔离，进而减小金属栅结构与源漏掺杂层之间的寄生电容。
本实施例中，以沟道叠层214的数量为三个为例，因此，进行横向刻蚀处理的次数相应为一次。
当进行横向刻蚀处理的次数大于或等于两次时，进行一次横向刻蚀处理后，进行下一次横向刻蚀处理之前，还包括：形成第二初始内壁层，位于第二侧墙底部、下层沟道叠层所露出的上层沟道叠层中牺牲层的底部、以及下层沟道叠层的侧壁上，其中，位于第二侧墙底部、下层沟道叠层所露出的上层沟道叠层中牺牲层的底部、以及下层沟道叠层中沟道层侧壁上的第二初始内壁层作为第二牺牲内壁层。
相应地，进行下一次的横向刻蚀处理的步骤中，去除一个第二侧墙后，横向刻蚀露出的沟道层之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀上层沟道叠层中的牺牲层，露出第二牺牲内壁层的顶部；去除第二牺牲内壁层，位于下层沟道叠层中牺牲层上的剩余第二初始内壁层作为中间内壁层。
中间内壁层也用于减小后续金属栅结构与源漏掺杂层之间的寄生电容。本实施例中，中间内壁层与底层内壁层的材料相同，对中间内壁层材料的详细描述，可参考前述对底层内壁层的详细描述。
本实施例中，以沟道叠层214的数量为三个为例，因此，进行横向刻蚀处理的次数相应为一次。
相应地，本实施例中，进行一次横向刻蚀处理后，去除位于顶层沟道叠层214a侧壁上的第二侧墙215a之前，还包括：如图29所示，形成第二初始内壁层219，位于第二侧墙215底部、下层沟道叠层所露出的顶层沟道叠层214a中牺牲层212的底部、以及下层沟道叠层的侧壁上，其中，位于第二侧墙215底部、下层沟道叠层所露出的顶层沟道叠层214a中牺牲层212的底部、以及下层沟道叠层中沟道层213侧壁上的第二初始内壁层219作为第二牺牲内壁层219a。
本实施例中，形成第二初始内壁层219的步骤包括：在基底上形成保护层218(如图29所示)，保护层218露出剩余下层沟道叠层的侧壁；形成第二内壁膜(图未示)，保形覆盖第二侧墙215、栅极结构230、保护层218、剩余下层沟道叠层的侧壁、以及露出的顶层沟道叠层214a中牺牲层212的底部；刻蚀第二内壁膜，位于第二侧墙215底部、露出的顶层沟道叠层214a中牺牲层212的底部、以及剩余下层沟道叠层侧壁上的剩余第二内壁膜作为第二初始内壁层219。
保护层218的材料与前述实施例中保护层的材料相同。形成保护层218的工艺步骤与前述实施例相同。
本实施例中，形成第二初始内壁层219后，还包括：去除第二保护层218。具体地，可以采用灰化工艺去除第二保护层。在其他实施例中，根据实际工艺，还可以保留第二保护层。
进行至少一次横向刻蚀处理后，最靠近顶层沟道叠层214a的第二初始内壁层219作为顶层第二初始内壁层(未标示)，最靠近顶层沟道叠层214a的第二牺牲内壁层219a作为顶层第二牺牲内壁层(未标示)。
本实施例中，以沟道叠层214的数量为三个为例，所形成的中间内壁层220的数量相应仅为一个。
在其他实施例中，根据实际沟道叠层的数量，所形成的中间内壁层的数量还可以为两个、三个等。
参考图30，至少进行一次横向刻蚀处理后，去除位于顶层沟道叠层214a侧壁上的第二侧墙215a(如图28所示)。从而为后续形成源漏掺杂层、以及在顶层沟道叠层214a中牺牲层212的侧壁上形成顶层内壁层做准备。
本实施例中，采用湿法刻蚀工艺去除位于顶层沟道叠层214a侧壁上的第二侧墙215a。去除第二侧墙215a的工艺与前述实施例中去除第二侧墙的工艺相同，在此不再赘述。
需要说明的是，去除位于顶层沟道叠层214a侧壁上的第二侧墙215a后，还包括：如图31所示，沿垂直于栅极结构230侧壁的方向，横向刻蚀顶层沟道叠层214a中的牺牲层212，露出顶层第二牺牲内壁层的顶部；如图32所示，去除顶层第二牺牲内壁层，位于剩余顶层沟道叠层214a中的牺牲层212的侧壁上的顶层第二初始内壁层作为顶层中间内壁层；如图33所示，形成顶层中间内壁层后，在剩余顶层沟道叠层214a中的牺牲层212的侧壁上形成顶层内壁层224。
本实施例中，以所述沟道叠层214的数量为三个为例，因此，所形成一个中间内壁层220即为顶层中间内壁层。
本实施例中，横向刻蚀顶层沟道叠层214a中的牺牲层212的工艺与前述实施例相同，在此不再赘述。
顶层内壁层224也用于减少后续金属栅结构与源漏掺杂层之间的寄生电容。本实施例中，顶层内壁层224的材料、形成顶层内壁层224的工艺步骤与前述实施例均相同，在此不再赘述。
后续工艺步骤与前述实施例相同，在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图34，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底(未标示)；沟道结构层425，位于基底上且与基底间隔设置，沟道结构层425包括多个间隔设置的沟道层413，且沿沟道结构层425顶部指向基底的方向上，沟道层413的端部依次缩进；横跨沟道结构层425的栅极结构435，栅极结构435覆盖基底的部分顶部且包围沟道层413；源漏掺杂层440，位于栅极结构435两侧的沟道结构层425内。
通过使沿沟道结构层425顶部指向基底的方向上，沟道层413的端部依次缩进，因此沟道层413的长度均不同，被栅极结构435所覆盖的沟道层413作为沟道区，沟道区的长度也不同，从而使所形成全包围栅极结构晶体管中的每一个沟道层413具有不同的开启电压，因此，在器件工作时，能够通过对晶体管施加不同大小的电压的方式，即可实现晶体管中不同沟道层413开启的效果，从而满足将全包围栅极结构晶体管应用于不同工作电压的电路的需求。
基底为全包围栅极结构晶体管的形成提供工艺平台。本实施例中，基底为立体结构，基底包括衬底400、以及凸出于衬底400的鳍部410。在其他实施例中，当基底为平面结构时，基底相应仅包括衬底。
本实施例中，衬底400为硅衬底。本实施例中，鳍部410与衬底400的材料相同，鳍部410的材料为硅。其他实施例中，鳍部与衬底的的材料可以不同。
鳍部410露出部分衬底400，从而能够形成隔离结构411。
因此，本实施例中，半导体结构还包括：隔离结构411，位于鳍部410露出的衬底400上。隔离结构411用于对相邻器件起到隔离作用。本实施例中，隔离结构411的材料为氧化硅。在其他实施例中，隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，隔离结构411的顶部与鳍部410的顶部齐平，从而防止鳍部410用于作为沟道。
沟道结构层425位于鳍部410上且与鳍部410间隔设置，且沟道结构层425包括至少两个间隔设置的沟道层413，从而使栅极结构435能够包围沟道层413。
全包围栅极晶体管的沟道位于沟道结构层425(即沟道层413)内。本实施例中，沟道层413的材料与鳍部410的材料相同，沟道层413的材料为Si。在其他实施例中，当全包围栅极晶体管为PMOS晶体管时，为了提升PMOS晶体管的性能，通常采用SiGe沟道技术，相应的，鳍部和沟道层的材料均为SiGe。
本实施例中，沟道结构层425包括两个间隔设置的沟道层413。在其他实施例中，根据实际工艺需求，沟道层的数量还可以大于或等于三个。
需要说明的是，沟道层413端部缩进的距离不宜过小，也不宜过大。如果沟道层413端部缩进的距离过小，则在器件工作时，每一个沟道层413的开启电压差异也比较小，难以达到区分不同沟道层的阈值电压效果；如果沟道层413端部缩进的距离过大，则当沟道层413的数量较多时，靠近基底的沟道层413的宽度相应过小，容易增加工艺风险，也容易导致最靠近基底的沟道层413用于作为沟道区的材料少，相应影响有效沟道长度，进而影响器件的性能。为此，本实施例中，沟道层413的端部单侧缩进的距离大于0nm且小于或等于5nm。
本实施例中，栅极结构435横跨沟道结构层425，栅极结构435包围沟道层413且还覆盖鳍部410的部分顶部，即栅极结构435覆盖沟道层413的上表面、下表面和侧面以及鳍部410的部分顶部。
本实施例中，栅极结构435为金属栅结构，栅极结构435包括栅介质层(图未示)和位于栅介质层上的栅电极(图未示)。由于全包围栅极晶体管的沟道位于沟道层413和鳍部410内，因此栅介质层覆盖沟道层413的上表面、下表面和侧面，还覆盖鳍部410的部分顶部。
本实施例中，栅介质层的材料为HfO2，栅电极的材料为W。
本实施例中，位于基底和与基底相邻的沟道层413之间的栅极结构435、以及位于相邻沟道层413之间的栅极结构435为栅极结构第一部分431，剩余栅极结构435为栅极结构第二部分432。
本实施例中，沿栅极结构435顶部指向基底的方向上，栅极结构第一部分431的端部依次缩进，且栅极结构第一部分431的宽度小于与栅极结构第一部分431相邻且位于栅极结构第一部分431上方的沟道层413的宽度，从而防止栅极结构第一部分431和源漏掺杂层440之间的距离过近，同时，为内壁层417的形成提供工艺基础。
因此，本实施例中，半导体结构还包括：内壁层417，位于栅极结构第一部分431与和源漏掺杂层440之间。
内壁层417作为内侧墙，位于栅极结构第一部分431和源漏掺杂层440之间，增大了栅极结构第一部分431和源漏掺杂层440之间的距离，有利于减小栅极结构第一部分431和源漏掺杂层440之间的寄生电容，改善了器件的性能。
因此，内壁层417的材料为介质材料。本实施例中，内壁层417的材料为氧化硅，氧化硅为半导体工艺中常用的介质材料，有利于降低工艺成本、提高工艺兼容性。在其他实施例中，内壁层的材料还可以为氮化硅、氮氧化硅、低k介质材料或超低k介质材料。
本实施例中，半导体结构还包括，侧墙422，位于栅极结构第二部分432的侧壁上。侧墙422用于保护栅极结构第二部分432的侧壁，侧墙422还用于定义源漏掺杂层440的形成区域。
本实施例中，源漏掺杂层440包括掺杂有离子的应力层。具体地，当全包围栅极晶体管为PMOS晶体管时，应力层的材料为Si或SiGe，应力层内的掺杂离子为P型离子；当全包围栅极晶体管为NMOS晶体管时，应力层的材料为Si或SiC，应力层内的掺杂离子为N型离子。
本实施例中，源漏掺杂层440的顶部高于沟道结构层425的顶部，且源漏掺杂层440还覆盖侧墙422的部分侧壁。在其他实施例中，源漏掺杂层顶部还可以与沟道结构层顶部齐平。
半导体结构还包括：层间介质层424，位于栅极结构435露出的基底上，层间介质层424覆盖源漏掺杂层440且露出栅极结构435的顶部。
层间介质层424用于实现相邻半导体结构之间的电隔离。本实施例中，层间介质层424的材料为氧化硅。在其他实施例中，层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
本实施例中，栅极结构435通过后形成高k栅介质层后形成金属栅极的工艺所形成，且形成栅极结构435之前，所采用的伪栅结构为叠层结构，因此半导体结构还包括：位于侧墙422和沟道结构层425之间的栅氧化层421。其中，在去除伪栅结构以形成栅极结构435的过程中，侧墙422和沟道结构层425之间的栅氧化层421在侧墙422的保护作用下被保留。
本实施例中，栅氧化层421的材料为氧化硅。在其他实施例中，栅氧化层的材料还可以为氮氧化硅。在其他实施例中，当所采用的伪栅结构为单层结构时，半导体结构也可以不含有栅氧化层。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上依次形成有多个沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；
刻蚀所述栅极结构两侧的沟道叠层，使所述多个沟道叠层沿所述栅极结构顶部指向所述基底的方向上，所述沟道层的端部依次缩进，剩余所述沟道叠层与所述基底围成凹槽；
刻蚀所述栅极结构两侧的沟道叠层后，在牺牲层的侧壁上形成内壁层，且相邻沟道叠层中，靠近所述基底的牺牲层的侧壁上先形成所述内壁层，远离所述基底的牺牲层的侧壁上后形成所述内壁层；
在所述凹槽内形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述沟道叠层的数量为两个，包括第一沟道叠层以及位于第一沟道叠层上的第二沟道叠层；
刻蚀所述栅极结构两侧的沟道叠层的步骤包括：
以所述栅极结构为掩膜，刻蚀所述栅极结构露出的所述第二沟道叠层，刻蚀后的剩余所述第二沟道叠层作为顶层沟道叠层；刻蚀所述栅极结构露出的所述第一沟道叠层，刻蚀后的剩余所述第一沟道叠层作为底层沟道叠层；在所述顶层沟道叠层的侧壁上形成侧墙；
沿垂直于栅极结构侧壁的方向，横向刻蚀所述底层沟道叠层中的沟道层；去除所述侧墙，露出所述顶层沟道叠层的侧壁；
或者，
所述沟道叠层的数量大于或等于三个，刻蚀所述栅极结构两侧的沟道叠层的步骤包括：
以所述栅极结构为掩膜，刻蚀所述栅极结构露出的一个沟道叠层，刻蚀后的剩余所述一个沟道叠层作为上层沟道叠层；
至少进行两次预处理，所述预处理的步骤包括：在所述上层沟道叠层的侧壁上形成侧墙；刻蚀所述侧墙露出与所述上层沟道叠层相邻且位于上层沟道叠层下方的一个沟道叠层，刻蚀后的剩余所述一个沟道叠层作为下层沟道叠层；其中，沿所述基底指向栅极结构的方向上，最远离所述基底的上层沟道叠层为顶层沟道叠层，最靠近所述基底的下层沟道叠层为底层沟道叠层；
至少进行两次预处理后，沿垂直于栅极结构侧壁的方向，横向刻蚀露出的所述底层沟道叠层中的沟道层；
横向刻蚀露出的所述底层沟道叠层中的沟道层后，至少进行一次横向刻蚀处理，所述横向刻蚀处理的步骤包括：去除一个所述侧墙，露出与所述下层沟道叠层相邻的所述上层沟道叠层的侧壁；沿垂直于栅极结构侧壁的方向，横向刻蚀露出的沟道层；
至少进行一次横向刻蚀处理后，去除位于所述顶层沟道叠层侧壁上的所述侧墙。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量为两个；
刻蚀所述栅极结构两侧的沟道叠层后，在牺牲层的侧壁上形成内壁层的步骤包括：横向刻蚀所述底层沟道叠层中的沟道层后，去除所述侧墙之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀底层沟道叠层中的牺牲层；形成初始内壁层，位于所述侧墙底部、顶层沟道叠层中的牺牲层底部、以及底层沟道叠层侧壁上，其中，位于所述侧墙和顶层沟道叠层中牺牲层的底部、以及位于所述底层沟道叠层中沟道层侧壁上的初始内壁层作为牺牲内壁层；去除所述侧墙后，形成所述源漏掺杂层之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀所述顶层沟道叠层中的牺牲层，露出所述牺牲内壁层的顶部；去除所述牺牲内壁层，位于所述底层沟道叠层中的牺牲层的侧壁上的剩余所述初始内壁层作为底层内壁层；形成所述底层内壁层后，在剩余所述顶层沟道叠层中的牺牲层的侧壁上形成顶层内壁层；
或者，
刻蚀所述栅极结构两侧的沟道叠层后，在牺牲层的侧壁上形成内壁层的步骤包括：所述沟道叠层的数量大于或等于三个，横向刻蚀露出的所述底层沟道叠层中的沟道层后，至少进行一次横向刻蚀处理之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀露出的所述底层沟道叠层中的牺牲层；形成第一初始内壁层，位于所述侧墙底部、所述上层沟道叠层中牺牲层的底部、以及底层沟道叠层的侧壁上，其中，位于所述侧墙底部、所述上层沟道叠层中牺牲层的底部、以及所述底层沟道叠层中沟道层上的所述第一初始内壁层作为第一牺牲内壁层；
进行第一次所述横向刻蚀处理的步骤中，去除一个所述侧墙后，横向刻蚀露出的沟道层之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀所述上层沟道叠层中牺牲层的侧壁，露出所述第一牺牲内壁层的顶部；去除所述第一牺牲内壁层，位于所述底层沟道叠层中牺牲层侧壁上的剩余所述第一初始内壁层作为底层内壁层；
进行一次所述横向刻蚀处理后，进行下一次横向刻蚀处理之前，还包括：形成第二初始内壁层，位于所述侧墙底部、所述下层沟道叠层所露出的上层沟道叠层中牺牲层的底部、以及所述下层沟道叠层的侧壁上，其中，位于所述侧墙底部、所述下层沟道叠层所露出的上层沟道叠层中牺牲层的底部、以及所述下层沟道叠层中沟道层侧壁上的所述第二初始内壁层作为第二牺牲内壁层；
进行下一次的横向刻蚀处理的步骤中，去除一个所述侧墙后，横向刻蚀露出的沟道层之前，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀所述上层沟道叠层中的牺牲层，露出所述第二牺牲内壁层的顶部；去除所述第二牺牲内壁层，位于所述下层沟道叠层中牺牲层上的剩余所述第二初始内壁层作为中间内壁层；
进行至少一次横向刻蚀处理后，最靠近所述顶层沟道叠层的第二初始内壁层作为顶层第二初始内壁层，最靠近所述顶层沟道叠层的第二牺牲内壁层作为顶层第二牺牲内壁层；
去除位于所述顶层沟道叠层侧壁上的所述侧墙后，还包括：沿垂直于栅极结构侧壁的方向，横向刻蚀所述顶层沟道叠层中的牺牲层，露出所述顶层第二牺牲内壁层的顶部；去除所述顶层第二牺牲内壁层，位于最靠近顶层沟道叠层的沟道叠层中牺牲层侧壁上的剩余所述顶层第二初始内壁层作为顶层中间内壁层；形成所述顶层中间内壁层后，在剩余所述顶层沟道叠层中的牺牲层的侧壁上形成顶层内壁层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量为两个，形成所述初始内壁层的步骤包括：形成内壁膜，保形覆盖所述侧墙、栅极结构、所述基底、剩余所述底层沟道叠层、剩余所述底层沟道叠层露出的顶层沟道叠层中的牺牲层；
刻蚀所述内壁膜，位于所述侧墙底部、顶层沟道叠层中的牺牲层底部、以及底层沟道叠层侧壁上的剩余所述内壁膜作为初始内壁层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量大于或等于三个，形成第二初始内壁层的步骤包括：在所述基底上形成保护层，所述保护层露出剩余所述下层沟道叠层的侧壁；
形成第二内壁膜，保形覆盖所述侧墙、栅极结构、保护层、剩余所述下层沟道叠层的侧壁、以及露出的所述上层沟道叠层中牺牲层的底部；
刻蚀所述第二内壁膜，位于所述侧墙底部、露出的所述上层沟道叠层中牺牲层的底部、以及剩余所述下层沟道叠层侧壁上的剩余所述第二内壁膜作为所述第二初始内壁层。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述内壁膜的工艺包括原子层沉积工艺。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，刻蚀所述内壁膜工艺包括各向同性干法刻蚀工艺。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，去除所述牺牲内壁层的工艺为各向同性干法刻蚀工艺。
9.如权利要求5所述的半导体结构的形成方法，其特征在于，所述保护层的材料为底部抗反射涂层、有机介电层、旋涂碳、光刻胶、介电抗反射图层材料、或深紫外光吸收氧化层材料。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道层的端部单侧缩进的距离大于0nm且小于或等于5nm。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述侧墙的步骤中，所述侧墙的厚度为3nm至10nm。
12.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述侧墙的步骤包括：形成保形覆盖所述栅极结构顶部和侧壁、以及所述基底的侧墙材料层；去除所述栅极结构顶部和基底上的侧墙材料层，剩余所述侧墙材料层作为所述侧墙。
13.如权利要求2所述的半导体结构的形成方法，其特征在于，所述侧墙的材料包括氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
14.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述侧墙的工艺为湿法刻蚀工艺。
15.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀所述栅极结构露出的所述第二沟道叠层、刻蚀所述侧墙露出的所述第一沟道叠层、刻蚀所述栅极结构露出的一个沟道叠层、以及刻蚀所述侧墙露出的一个沟道叠层的工艺为各向异性干法刻蚀工艺。
16.如权利要求2所述的半导体结构的形成方法，其特征在于，横向刻蚀所述底层沟道叠层中的沟道层、横向刻蚀露出的沟道层的工艺为各向同性干法刻蚀工艺。
17.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为SiGe，所述沟道层的材料为Si；通过HCl蒸汽横向刻蚀所述牺牲层。
18.一种半导体结构，其特征在于，采用如权利要求1至17任一项所述的半导体结构的形成方法形成，包括：
基底；
沟道结构层，位于所述基底上且与所述基底间隔设置，所述沟道结构层包括多个间隔设置的沟道层，且沿所述沟道结构层的顶部指向所述基底的方向上，所述沟道层的端部依次缩进；
横跨所述沟道结构层的栅极结构，所述栅极结构覆盖所述基底的部分顶部且包围所述沟道层；
源漏掺杂层，位于所述栅极结构两侧的沟道结构层内。
19.如权利要求18所述的半导体结构，其特征在于，所述沟道层的端部单侧缩进的距离大于0nm且小于或等于5nm。
20.如权利要求18所述的半导体结构，其特征在于，位于所述基底和与所述基底相邻的沟道层之间的栅极结构、以及位于相邻所述沟道层之间的栅极结构为栅极结构第一部分，剩余栅极结构为栅极结构第二部分；
其中，沿所述栅极结构顶部指向所述基底的方向上，所述栅极结构第一部分的端部依次缩进，且所述栅极结构第一部分的宽度小于与栅极结构第一部分相邻且位于栅极结构第一部分上方的沟道层的宽度；
所述半导体结构还包括：内壁层，位于所述栅极结构第一部分与和源漏掺杂层之间。
CN201910577072.5A 2019-06-28 2019-06-28 半导体结构及其形成方法 Active CN112151378B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910577072.5A CN112151378B (zh) 2019-06-28 2019-06-28 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910577072.5A CN112151378B (zh) 2019-06-28 2019-06-28 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN112151378A CN112151378A (zh) 2020-12-29
CN112151378B true CN112151378B (zh) 2023-12-12

Family

ID=73869505

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910577072.5A Active CN112151378B (zh) 2019-06-28 2019-06-28 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112151378B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154433A (zh) * 2016-03-02 2017-09-12 三星电子株式会社 半导体器件
CN111180513A (zh) * 2018-11-12 2020-05-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102178828B1 (ko) * 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154433A (zh) * 2016-03-02 2017-09-12 三星电子株式会社 半导体器件
CN111180513A (zh) * 2018-11-12 2020-05-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
CN112151378A (zh) 2020-12-29

Similar Documents

Publication Publication Date Title
CN110277316B (zh) 半导体结构及其形成方法
CN110767549B (zh) 半导体结构及其形成方法
CN110581173B (zh) 半导体结构及其形成方法
CN111223778B (zh) 半导体结构及其形成方法
CN110854194B (zh) 半导体结构及其形成方法
CN107046056B (zh) 鳍式场效应晶体管制造方法
CN113838803B (zh) 半导体结构及其形成方法
CN112151378B (zh) 半导体结构及其形成方法
CN111490092B (zh) 半导体结构及其形成方法
CN112151365B (zh) 半导体结构及其形成方法
CN108807266B (zh) 半导体结构及其形成方法
CN108155100B (zh) 半导体器件的形成方法
CN112310198B (zh) 半导体结构及其形成方法
CN112951725B (zh) 半导体结构及其形成方法
CN114068396B (zh) 半导体结构及其形成方法
CN113838752B (zh) 半导体结构及其形成方法
CN110875390B (zh) 半导体结构及其形成方法
CN113838806B (zh) 半导体结构及其形成方法
US11011608B2 (en) Semiconductor structure and method for forming the same
CN112289687B (zh) 半导体结构及其形成方法
CN113745162B (zh) 半导体结构及其形成方法
CN112652578B (zh) 半导体结构的形成方法、晶体管
CN111627854B (zh) 半导体结构及其形成方法
US20220052185A1 (en) Semiconductor structure and method for forming the same
CN117672974A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant