CN112310198B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、位于衬底上的源掺杂层以及位于源掺杂层上的层间介质层；刻蚀层间介质层，形成通孔；在通孔的侧壁上形成牺牲层；在牺牲层之间的源掺杂层上形成半导体柱；在半导体柱顶部形成漏掺杂区；形成漏掺杂区后，去除牺牲层，形成第一开口；在第一开口中形成栅极结构，栅极结构包围半导体柱的部分侧壁且露出漏掺杂区。本发明实施例通孔的直径大于后续形成的半导体柱的直径，通孔侧壁与衬底法线之间的夹角较小，从而半导体柱侧壁与衬底的法线夹角较小，也就是说，半导体柱顶端的尺寸与半导体柱底端的尺寸相差较小，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的源掺杂层以及位于所述源掺杂层上的层间介质层；刻蚀所述层间介质层，形成通孔；在所述通孔的侧壁上形成牺牲层；在所述牺牲层之间的所述源掺杂层上形成半导体柱；在所述半导体柱顶部形成漏掺杂区；形成所述漏掺杂区后，去除所述牺牲层，形成第一开口；在所述第一开口中形成栅极结构，所述栅极结构包围所述半导体柱的部分侧壁且露出所述漏掺杂区。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；源掺杂层，位于所述衬底上；层间介质层，位于所述源掺杂层上；通孔，位于所述层间介质层中；牺牲层，位于所述通孔的侧壁上。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例形成所述通孔后，在所述通孔的侧壁上形成牺牲层；在所述牺牲层之间的所述源掺杂层上形成半导体柱，与在所述源掺杂层上形成半导体层，刻蚀所述半导体层形成半导体柱的情况相比，本发明实施例在所述层间介质层中形成直径较大的通孔，即所述通孔的直径大于后续形成的所述半导体柱的直径，即使刻蚀过程中存在负载效应，所述通孔侧壁与所述衬底法线之间的夹角较小，相应的所述牺牲层的侧壁与所述衬底的法线夹角较小，从而所述半导体柱侧壁与所述衬底的法线夹角较小，也就是说，所述半导体柱顶端的尺寸与所述半导体柱底端的尺寸相差较小，进而使得所述栅极结构对半导体柱顶端和半导体柱底端均具有良好的控制能力，有利于提高所述半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的示意图；
图4至图17是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图18是本发明实施例半导体结构一实施例的半导体结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，是一种半导体结构的形成方法中各步骤对应的示意图。
如图1所示，提供基底，所述基底包括：衬底1、位于所述衬底1上的源掺杂层2以及位于所述源掺杂层2上的半导体层3。
如图2所示，刻蚀所述半导体层3，形成半导体柱5；形成所述半导体柱5后，在所述半导体柱5露出的所述源掺杂层2上形成隔离层6，隔离层6包围半导体柱5的部分侧壁。
如图3所示，形成所述隔离层6后，在所述半导体柱5的顶端形成漏掺杂区8；形成覆盖所述半导体柱5侧壁的栅极结构7，且所述栅极结构7露出所述漏掺杂区8。
在刻蚀形成所述半导体层3的过程中，会产生大量聚合物杂质，所述聚合物杂质积累在所述半导体柱5的底部，对刻蚀过程产生影响，易导致形成的所述半导体柱5的侧壁与所述衬底1的法线夹角过大，也就是说所述半导体柱5顶端的尺寸小于所述半导体柱5底端的尺寸。与所述栅极结构7对半导体柱5顶端的控制能力相比，所述栅极结构7对半导体柱5底端的控制能力较差，在半导体结构工作时，所述半导体柱5底端易漏电，导致半导体结构的性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：形成所述通孔后，在所述通孔的侧壁上形成牺牲层；在所述牺牲层之间的所述源掺杂层上形成半导体柱。与在所述源掺杂层上形成半导体层，刻蚀所述半导体层形成半导体柱的情况相比，本发明实施例在所述层间介质层中形成直径较大的通孔，即所述通孔的直径大于后续形成的所述半导体柱的直径，即使刻蚀过程中存在负载效应，所述通孔侧壁与所述衬底法线之间的夹角较小，相应的所述牺牲层的侧壁与所述衬底的法线夹角较小，从而所述半导体柱侧壁与所述衬底的法线夹角较小，也就是说，所述半导体柱顶端的尺寸与所述半导体柱底端的尺寸相差较小，进而使得所述栅极结构对半导体柱顶端和半导体柱底端均具有良好的控制能力，有利于提高所述半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图4至图17是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底，基底包括衬底100、位于衬底100上的源掺杂层101以及位于源掺杂层101上的层间介质层102。
衬底100为后续形成半导体结构提供工艺平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
源掺杂层101作为半导体结构的源极。源掺杂层101与后续形成在半导体柱顶端的漏掺杂区构成半导体结构的源漏掺杂区。
本实施例中，半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)晶体管，即源掺杂层101的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子。具体的，P型离子包括B、Ga或In。
其他实施例中，半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)晶体管，源掺杂层的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子。具体的，N型离子包括P、As或Sb。
源掺杂层101的形成步骤包括：采用选择性外延生长法形成应力层，且在形成应力层的过程中采用原位掺杂离子，形成源掺杂层101。
层间介质层102用于实现相邻器件之间的电隔离。
层间介质层102的材料为绝缘材料。
具体的，层间介质层102的材料包括氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，层间介质层102的材料为氮化硅。
需要说明的是，基底还包括：隔离层106，位于源掺杂层101和层间介质层102之间。
隔离层106用于将后续形成的栅极结构与源掺杂层101进行电隔离，优化了半导体结构的电性性能。
本实施例中，隔离层106的材料为绝缘材料。
具体的，隔离层106材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层106的材料为氮化硅。氮化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层106的工艺难度和工艺成本。
本实施例中，采用化学气相沉积(Chemical Vapor Deposition，CVD)工艺形成隔离层106。其他实施例中，还可以采用原子层沉积工艺形成隔离层。
此外，当后续刻蚀隔离层106上方的膜层的过程中，隔离层106还起到定义刻蚀停止位置的作用。氮化硅的硬度和致密度较高，使得隔离层106的表面能够较好定义刻蚀停止的位置。
需要说明的是，提供基底的步骤中，基底还包括：填充层103，位于隔离层106和层间介质层102之间。
填充层103为后续刻蚀形成通道做准备。
本实施例中，填充层103的材料为绝缘材料。
在后续刻蚀填充层103以形成通道的步骤中，填充层103的被刻蚀速率大于层间介质层102的被刻蚀速率，填充层103的被刻蚀速率大于隔离层106的被刻蚀速率。
具体的，填充层103的材料包括氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，填充层103的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成填充层103的工艺难度和工艺成本；此外，氧化硅和氮化硅具有较高的刻蚀选择比，且氧化硅易于被刻蚀，因此还有利于降低后续形成通道的形成难度。
本实施例中，采用化学气相沉积工艺形成填充层103。其他实施例中，还可以采用原子层沉积工艺形成填充层。
需要说明的是，填充层103不宜过厚也不宜过薄。若填充层103过厚，导致形成填充层103的工艺时间过长，相应的，后续刻蚀形成通道的工艺时间也较长。若填充层103过薄，相应的后续形成在通道中的栅极结构的厚度过小，易增加后续形成的栅极接触孔插塞与栅极结构的接触电阻。本实施例中，填充层103的厚度为4纳米至20纳米。
参考图5，刻蚀层间介质层102，形成通孔104。
本实施例中，所述通孔104为圆通孔。
通孔104为后续形成半导体柱提供工艺基础。通孔104的直径较大，即通孔104的直径大于后续形成的半导体柱的直径，在形成通孔104的过程中，产生的聚合物杂质易较快的去除，聚合物杂质不易堆积在通孔104底部，对刻蚀形成通孔104轨迹的影响较小，通孔104侧壁与衬底100法线之间的夹角较小。
具体的，形成通孔104的步骤中，还刻蚀填充层103，通孔104由层间介质层102、填充层103以及隔离层106围成。
通孔104露出填充层103的侧壁，为后续在垂直于通孔104的延伸方向上，去除部分长度的填充层103形成通道做准备。
本实施例中，采用干法刻蚀工艺形成通孔104。干法刻蚀工艺具有各向异性刻蚀的特性，具有较好的刻蚀剖面控制性，有利于使通孔104的形貌满足工艺需求，降低对其他膜层结构的损伤，而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀层间介质层102和填充层103，简化了工艺步骤。
需要说明的是，通孔104的直径不宜过大也不宜过小。若所述通孔104的直径过大，刻蚀形成通孔104所需工艺时间过长，且易加大工艺风险。若所述通孔104的直径过小，也就是说通孔104的深宽比过大，在刻蚀层间介质层102和填充层103，形成通孔104的过程中，产生的聚合物杂质不易较快的去除，聚合物杂质堆积在通孔104底部，对刻蚀轨迹的影响较大，易导致通孔104的侧壁与衬底100法线的夹角较大，也就是说后续在牺牲层105之间形成的半导体柱顶部的尺寸大于半导体柱底部的尺寸，导致半导体柱易歪倒倾斜。本实施例中，所述通孔104为圆通孔，通孔104的直径为11纳米至27纳米。
还需要说明的是，在刻蚀形成通孔104的步骤中，隔离层106为刻蚀停止层。以隔离层106作为刻蚀停止层，有利于控制通孔104的形成区域，使得在形成通孔104的过程中不易误刻蚀源掺杂层101。
参考图6和图7，在通孔104的侧壁上形成牺牲层105。牺牲层105之间的区域为后续形成半导体柱提供工艺空间，且牺牲层105在后续过程中被去除，牺牲层105为后续形成的栅极结构占据空间位置。
因为通孔104侧壁与衬底100法线的夹角较小，相应的，牺牲层105侧壁与衬底100法线的夹角较小。
牺牲层105的材料为介电材料。后续还会去除牺牲层105，在去除牺牲层105时，牺牲层105的被刻蚀速率大于层间介质层102的被刻蚀速率。具体的，牺牲层105的材料包括无定形硅、氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，牺牲层105的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成牺牲层105的工艺难度和工艺成本，且氧化硅的去除工艺简单、且易于被去除，降低了后续去除牺牲层105的工艺难度。
牺牲层105的形成步骤包括：形成保形覆盖通孔104底部和侧壁以及层间介质层102的牺牲材料层(图中未示出)；去除层间介质层102上以及通孔104底部的牺牲材料层，位于通孔104侧壁上的剩余牺牲材料层作为牺牲层105。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成牺牲材料层。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的牺牲材料层。通过选用原子层沉积工艺，有利于提高牺牲材料层的厚度均一性，使牺牲材料层的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了牺牲材料层的保形覆盖能力。在其他实施例中，还可以采用其他沉积工艺形成牺牲材料层，例如化学气相沉积工艺等。
所述牺牲层105采用原子层沉积工艺形成在所述通孔104的侧壁上，因此，所述牺牲层105之间的所述源掺杂层101上的区域也为通孔。
需要说明的是，牺牲层105不宜过厚也不宜过薄。若牺牲层105过厚，易导致通孔104之间的空间较小，也就是留给后续形成半导体柱的空间较小，半导体柱的直径较小，在半导体结构工作时，易导致半导体柱中载流子的迁移速率较低。若牺牲层105的厚度过薄，易导致后续形成的半导体柱的直径较大，后续形成在第一开口中的栅极结构的厚度较小，易导致栅极结构对半导体柱的控制能力较差。本实施例中，所述通孔104侧壁上的所述牺牲层105的厚度为5纳米至15纳米。
如图7所示，半导体结构的形成方法还包括：在形成牺牲层105后，形成半导体柱前，刻蚀牺牲层105露出的隔离层106(如图6所示)，在隔离层106中形成露出源掺杂层101的第二开口108。
第二开口108露出源掺杂层101，为第二开口108为后续形成半导体柱提供空间，使得后续形成的半导体柱底端与源掺杂层101接触。
本实施例中，采用干法刻蚀工艺刻蚀牺牲层105露出的隔离层106，形成第二开口108。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使第二开口108的形貌满足工艺需求，且还有利于提高隔离层106的去除效率。且干法刻蚀工艺易于控制刻蚀停止位置，不易误刻蚀源掺杂层101。
参考图8，在牺牲层105之间的源掺杂层101上形成半导体柱107。
本实施例中，所述通孔104为圆通孔，所述牺牲层105通过原子层沉积工艺形成在所述通孔104的侧壁上，所述牺牲层105之间的源掺杂层101上形成的半导体柱107为圆柱。
与在源掺杂层101上形成半导体层，刻蚀半导体层形成半导体柱107的情况相比，本发明实施例在层间介质层102中形成直径较大的通孔104，即通孔104的直径大于半导体柱107的直径，即使刻蚀过程中存在负载效应，通孔104侧壁与衬底100法线之间的夹角较小，相应的牺牲层的侧壁与衬底100的法线夹角较小，从而半导体柱107侧壁与衬底100的法线夹角较小，也就是说，半导体柱107顶端的尺寸与半导体柱107底端的尺寸相差较小，进而使得后续形成的栅极结构对半导体柱107顶端和半导体柱107底端均具有良好的控制能力，有利于提高半导体结构的电学性能。
在半导体结构工作时，半导体柱107用作沟道。
本实施例中，半导体柱107的材料为硅。在其他实施例中，半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓铟砷。
具体的，在牺牲层105之间的源掺杂层101上形成半导体柱107的过程中，半导体柱107还形成在第二开口108中。
半导体柱107与源掺杂层101接触，有利于提高源掺杂层101对半导体柱107的应力，从而提高半导体柱107中载流子的迁移速率。
本实施例中，采用选择性外延生长工艺在通孔104和第二开口108中形成半导体柱107。选择性外延生长工艺形成的半导体柱107的外延生长纯度高，不易有缺陷，在半导体结构工作时，有利于提高半导体柱107中载流子的迁移速率。
参考图9，在半导体柱107顶部形成漏掺杂区109。漏掺杂区109与源掺杂层101构成半导体结构的源漏掺杂区。
本实施例中，采用离子注入的方式对半导体柱107顶端进行离子掺杂，形成漏掺杂区109。
参考图10，形成漏掺杂区109后，去除牺牲层105(如图9所示)，形成第一开口110(如图10所示)。
第一开口110为后续形成栅极结构提供空间位置。
本实施例中，采用湿法刻蚀工艺去除牺牲层105。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本较低。
层间介质层102的材料为氮化硅，牺牲层105的材料为氧化硅，相应的，采用HF溶液去除牺牲层105。
结合图9，参考图11至图14，需要说明的是，半导体结构的形成方法还包括：形成第一开口110后，形成栅极结构前，在半导体柱107直径方向上，刻蚀部分区域的第一开口110露出的部分长度填充层103，形成通道111(如图14所示)。
后续在通道111中形成栅极结构提供空间，通道111中的栅极结构用于与接触孔插塞连接。
需要说明的是，在半导体柱107的直径方向上，通道111的尺寸不宜过大也不宜过小。若通道111的所述尺寸过大，会增大半导体结构所占据的面积，不利于提高半导体结构的密度。若通道111的所述尺寸过小，易增大接触孔插塞与栅极结构连接的难度。本实施例中，在半导体柱107的直径方向上，通道111的所述尺寸为5纳米至9纳米。
本实施例中，所述通道111由隔离层106、填充层103以及层间介质层102围成。
具体的，形成通道111的步骤包括：
如图11和图12所示，形成露出部分所述第一开口110的遮挡层112。
遮挡层112在后续形成通道的过程中，保护被所述遮挡层112覆盖的填充层103、隔离层106以及源掺杂层101不受损伤。
遮挡层112的材料为易于去除的材料，使得在后续去除遮挡层112时减少对层间介质层102、填充层103以及隔离层106的损伤。
本实施例中，遮挡层112的材料为有机材料。具体的，遮挡层112的材料为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectriclayer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、SOC(spin on carbon，旋涂碳)、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。本实施例中，遮挡层112的材料为ODL。
具体的，形成遮挡层112的步骤包括：在第一开口110中形成遮挡材料层113；形成覆盖半导体柱107以及部分遮挡材料层113的遮挡掩膜层114，遮挡掩膜层114露出靠近所述第一开口110侧壁一侧的部分遮挡材料层113；去除遮挡掩膜层114露出的遮挡材料层113，剩余遮挡材料层113作为遮挡层112。
需要说明的是，形成所述遮挡层112的步骤中，所述遮挡层112覆盖半导体柱107的侧壁，相应的，在形成遮挡层112的过程中，半导体柱107的侧壁不易受到损伤。
需要说明的是，半导体结构的形成方法还包括：形成第一开口110后，形成遮挡层112前，形成保形覆盖半导体柱107的保护层115(如图11所示)。
保护层115在后续形成通道111的过程中，保护半导体柱107不易受到损伤，有利于提高半导体柱107中载流子的迁移速率。
具体的，在形成遮挡材料层113前，形成保护层115。
保护层115的材料为介电材料。具体的，保护层115的材料为氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，保护层115的材料为氮化硅。
需要说明的是，保护层115的不宜过厚也不宜过薄。若保护层115过厚，会花费过多的工艺时间形成保护层115，且在横向上会过多的占据第一开口110的空间，从而导致第一开口110的剩余的空间的深宽比过大，进而导致后续形成通道的过程中，反应气体或反应溶液不易进入第一开口110的底部，易导致填充层103的去除速率较慢。若保护层115过薄，在形成遮挡层112的过程中，以及后续形成通道的过程中，保护层115易被误刻蚀，进而半导体柱107易受损伤。本实施例中，保护层115的厚度为2纳米至4纳米。
本实施例中，采用原子层沉积工艺形成保护层115。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的保护层115。通过选用原子层沉积工艺，有利于提高保护层115的厚度均一性，使保护层115的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了保护层115的保形覆盖能力。在其他实施例中，还可以采用其他沉积工艺形成保护层，例如：化学气相沉积工艺等。
本实施例中，保护层115除保形覆盖在半导体柱107上，还保形覆盖在层间介质层102上、填充层103上以及源掺杂层106上。
需要说明的是，在刻蚀所述遮挡材料层113，形成遮挡层112的过程中，还去除遮挡掩膜层114露出的保护层115。
如图13所示，以遮挡层112为掩膜，在所述半导体柱107的直径方向上，刻蚀所述第一开口110露出的部分长度的填充层103，形成通道111。
后续在通道111中形成栅极结构，通道111中的栅极结构用于与后续形成的栅极接触孔插塞电连接。
形成通道111的步骤中，填充层103的被刻蚀速率大于层间介质层102的被刻蚀速率，填充层103的被刻蚀速率大于隔离层106的被刻蚀速率；填充层103的被刻蚀速率大于保护层115的被刻蚀速率；填充层103的被刻蚀速率大于遮挡层112的被刻蚀速率，在形成通道111的过程中，减小对隔离层106、层间介质层102，以及保护层115的损伤。
本实施例中，采用湿法刻蚀工艺刻蚀填充层103，形成通道111。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本较低。
具体的，填充层的材料为氧化硅，层间介质层102的材料为氮化硅，隔离层106的材料为氮化硅，遮挡层112的材料为ODL。因此，采用HF溶液进行湿法刻蚀工艺，形成通道111。
如图14所示，半导体结构的形成方法还包括：形成通道111后，去除所述遮挡层112。
去除第一开口110中的遮挡层112为后续在第一开口110和通道111中形成栅极结构做准备。
本实施例中，采用灰化工艺去除遮挡层112。
需要说明的是，在去除遮挡层112后，形成栅极结构前，去除保护层115。
去除保护层115的步骤中，保护层115的被刻蚀速率大于填充层103的被刻蚀速率，保护层115的被刻蚀速率大于隔离层106的被刻蚀速率，保护层115的被刻蚀速率大于层间介质层102的被刻蚀速率，保护层115的被刻蚀速率大于半导体柱107的被刻蚀速率。
本实施例中，采用湿法刻蚀工艺去除保护层115。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本较低。
本实施例中，保护层115的材料为氮化硅，填充层103的材料为氧化硅，层间介质层102的材料为氮化硅，隔离层106的材料为氮化硅，半导体柱107的材料为硅，因此，湿法刻蚀溶液为磷酸溶液。
参考图15和图16，在第一开口110中形成栅极结构116(如图16所示)，栅极结构116包围半导体柱107的部分侧壁且露出漏掺杂区109。
在半导体结构工作时，栅极结构116用于控制沟道的开启与断开。
栅极结构116包括覆盖半导体柱107部分侧壁的功函数层1161(如图16所示)和覆盖功函数层1161栅极层1162(如图16所示)。
本实施例中，半导体结构用于形成NMOS。具体的，功函数层1161的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种。其他实施例中，半导体结构用于形成PMOS。具体的，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，栅极层1162的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
形成栅极结构116的步骤包括：
如图15所示，在第一开口110和通道111中保形覆盖功函数材料层118；形成功函数材料层118后，在功函数材料层118上形成栅极材料层117；形成栅极材料层117后，去除露出第一开口110和通道111的栅极材料层117。
功函数材料层118为后续形成功函数层做准备，栅极材料层117为后续形成栅极层做准备。
本实施例中，采用原子层沉积工艺形成功函数材料层118和栅极材料层117，采用原子层沉积工艺的优点在此不再赘述。
继续参考图15，半导体结构的形成方法还包括：在去除遮挡层112后，形成功函数材料层118前，在第一开口110和通道111上保形覆盖栅介质层120。
栅介质层120用于实现后续形成的栅极结构与半导体柱102之间的电隔离。
本实施例中，栅极结构为金属栅极结构，因此栅介质层120的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。其他实施例中，栅极结构为多晶硅栅极结构时，栅介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅和非晶碳中的一种或几种。
本实施例中，采用原子层沉积工艺形成栅介质层120，采用原子层沉积工艺的优点在此不再赘述。其他实施例中，还可以采用化学气相沉积工艺形成栅介质层。
需要说明的是，去除露出第一开口110和通道111的栅极材料层117的过程中，以栅介质层120为刻蚀停止层。
如图16所示，回刻蚀第一开口110(如图14所示)中部分厚度的栅极材料层117，形成凹槽(图中未示出)；去除凹槽露出的功函数材料层118；去除凹槽露出的功函数材料层118后，在凹槽中形成栅极掩膜层119。
凹槽为形成栅极掩膜层119提供空间位置。
需要说明的是，凹槽露出漏掺杂区109。
凹槽露出漏掺杂区109，使得栅极结构116和漏掺杂层109不易发生桥接，有利于提高半导体结构的电学性能。
栅极掩膜层119在后续半导体形成过程中，保护栅极结构116不易受到损伤。本实施例中，栅极掩膜层119的材料为氮化硅。其他实施例中，栅极掩膜层的材料还可以为氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
本实施例中，采用化学气相沉积工艺形成栅极掩膜层119。
参考图17，在形成栅极结构116后，形成覆盖层间介质层102和漏掺杂区109的介电层121；形成介电层121后，形成与源掺杂层101连接的底部接触孔插塞122；形成与栅极结构116连接的栅极接触孔插塞123；形成与漏掺杂区109连接的顶部接触孔插塞124。
介电层121用于实现相邻器件之间的电隔离，介电层121的材料为绝缘材料。本实施例中，介电层121的材料为氧化硅。其他实施例中，介电层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
底部接触孔插塞122、栅极接触孔插塞123以及顶部接触孔插塞124除了用于实现半导体结构内的电连接，还用于实现半导体结构与半导体结构之间的电连接。
形成底部接触孔插塞122的步骤包括：刻蚀介电层121、层间介质层102以及隔离层106直至形成露出源掺杂层101的第一通孔(图中未示出)，向第一通孔内填充导电材料，第一通孔内的导电材料作为底部接触孔插塞122。
本实施例中，导电材料的材料为W。在其他实施例中，导电材料的材料还可以是Al、Cu、Ag或Au等。
栅极接触孔插塞123以及顶部接触孔插塞124的形成方法与底部接触孔插塞122的形成方法类似，在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图18，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：衬底200；源掺杂层201，位于衬底200上；层间介质层202，位于源掺杂层201上；通孔204，位于层间介质层202中；牺牲层205，位于通孔204的侧壁上。
与在源掺杂层上形成半导体层，刻蚀半导体层形成半导体柱的情况相比，本发明实施例牺牲层205位于所述通孔204的侧壁上，后续在所述牺牲层205之间的通孔204中形成半导体柱，即通孔204的尺寸大于后续形成的半导体柱的尺寸，因为通孔204较宽，因此形成通孔204的过程中，产生的聚合物杂质易较快的去除，聚合物杂质不易堆积在通孔204的底部，对刻蚀形成通孔204轨迹的影响较小，通孔204侧壁与衬底200法线之间的夹角较小，相应的牺牲层205的侧壁与衬底200的法线夹角较小，从而半导体柱侧壁与衬底200的法线夹角较小，也就是说，半导体柱顶端的尺寸与半导体柱底端的尺寸相差较小，后续形成覆盖半导体柱侧壁的栅极结构，进而使得栅极结构对半导体柱顶端和半导体柱底端均具有良好的控制能力，有利于提高半导体结构的电学性能。
衬底200为后续形成半导体结构提供工艺平台。
本实施例中，衬底200为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
源掺杂层201作为半导体结构的源极。源掺杂层201与后续形成在半导体柱顶端的漏掺杂区构成半导体结构的源漏掺杂区。
本实施例中，半导体结构用于形成PMOS晶体管，即源掺杂层201的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子。具体的，P型离子包括B、Ga或In。
其他实施例中，半导体结构用于形成NMOS晶体管，源掺杂层的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子。具体的，N型离子包括P、As或Sb。
层间介质层202用于实现相邻器件之间的电隔离。
层间介质层202的材料为绝缘材料。具体的，层间介质层202的材料包括氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，层间介质层202的材料为氮化硅。
需要说明的是，基底还包括：隔离层206，位于源掺杂层201和层间介质层202之间、以及牺牲层205与源掺杂层201之间。
隔离层206用于将后续形成的栅极结构与源掺杂层201进行电隔离，优化了半导体结构的电性性能。
本实施例中，隔离层206的材料为绝缘材料。
具体的，隔离层206材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层206的材料为氮化硅。
需要说明的是，半导体结构还包括，半导体凹槽208，位于牺牲层205露出的源掺杂层201上，半导体凹槽208由源掺杂层201和隔离层206围成。
半导体凹槽208露出源掺杂层201，为半导体凹槽208为半导体柱提供空间，使得后续形成的半导体柱底端与源掺杂层201接触。
需要说明的是，基底还包括：填充层203，位于隔离层206和层间介质层202之间，且牺牲层205覆盖填充层203的侧壁。
填充层203为后续刻蚀形成通道做准备。
本实施例中，填充层203的材料为绝缘材料。且后续在刻蚀填充层203，形成通道的过程中，填充层203和层间介质层202具有刻蚀选择比，填充层203和隔离层206具有刻蚀选择比。
具体的，填充层203的材料包括氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，填充层203的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低填充层203的形成难度和工艺成本；此外，且还有利于降低后续形成通道的形成难度。
需要说明的是，填充层203不宜过厚也不宜过薄。若填充层203过厚，导致形成填充层203的工艺时间过长，相应的，后续刻蚀形成通道的工艺时间也较长。若填充层203过薄，相应的后续形成在通道中的栅极结构的厚度过小，易增加后形成的栅极接触孔插塞与栅极结构的接触电阻。本实施例中，填充层203的厚度为4纳米至20纳米。
本实施例中，通孔204为圆通孔。通孔204的直径较大，即通孔204的直径大于半导体柱的直径，即使刻蚀过程中存在负载效应，通孔204侧壁与衬底200法线之间的夹角较小。
需要说明的是，通孔204的直径不宜过大也不宜过小。若所述通孔204的直径过大，刻蚀形成通孔204所需工艺时间过长，且易加大工艺风险。若所述通孔204的直径过小，也就是说通孔204的深宽比过大，在刻蚀层间介质层202和填充层203，形成通孔204的过程中，易产生大量的聚合物杂质，聚合物杂质堆积在通孔204底部，对刻蚀轨迹的影响较大，易导致通孔204的侧壁与衬底200法线的夹角较大，牺牲层位于通孔204的侧壁上，相应的位于牺牲层205之间的半导体柱顶部尺寸大于半导体柱底部尺寸，导致半导体柱易歪倒倾斜。本实施例中，通孔204的直径为11纳米至27纳米。
牺牲层205为后续形成的栅极结构占据空间，且用于控制半导体柱的尺寸。
牺牲层205是采用原子层沉积工艺形成在所述通孔204上，因此，后续形成在所述牺牲层之间的所述源掺杂层上的半导体柱为圆柱。
牺牲层205的材料为介电材料。牺牲层205和层间介质层202具有刻蚀选择比；牺牲层205和填充层203具有刻蚀选择比。
具体的，牺牲层205的材料包括无定形硅、氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，牺牲层205的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低牺牲层205的形成难度和工艺成本，且氧化硅的去除工艺简单，降低了后续去除牺牲层205的工艺难度。
需要说明的是，牺牲层205不宜过厚也不宜过薄。若牺牲层205过厚，易导致后续形成的半导体柱的直径较小，在半导体结构工作时，易导致半导体柱中载流子的迁移速率较低。若牺牲层205过薄，易导致后续形成的半导体柱的直径较大，相应的，后续去除牺牲层205，在牺牲层205位置处形成的栅极结构的厚度较小，易导致栅极结构对半导体柱的控制能力较差。本实施例中，所述通孔204侧壁上的所述牺牲层205的厚度为5纳米至15纳米。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (26)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、位于所述衬底上的源掺杂层以及位于所述源掺杂层上的层间介质层，所述基底还包括填充层，位于所述源掺杂层和所述层间介质层之间；
刻蚀所述层间介质层和填充层，形成通孔；
在所述通孔的侧壁上形成牺牲层，所述牺牲层覆盖所述填充层的侧壁；
在所述牺牲层之间的所述源掺杂层上形成半导体柱；
在所述半导体柱顶部形成漏掺杂区；
形成所述漏掺杂区后，去除所述牺牲层，形成第一开口；
形成所述第一开口后，沿垂直于所述通孔的延伸方向上，去除部分区域的第一开口露出的部分长度填充层，形成通道；
在所述第一开口和通道中形成栅极结构，所述栅极结构包围所述半导体柱的部分侧壁且露出所述漏掺杂区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底还包括：隔离层，位于所述源掺杂层和所述层间介质层之间，且所述填充层位于所述隔离层和所述层间介质层之间；
形成所述通孔的步骤中，所述通孔露出所述隔离层；
所述半导体结构的形成方法还包括：在形成所述牺牲层后，形成所述半导体柱前，刻蚀所述牺牲层露出的所述隔离层，在所述隔离层中形成露出所述源掺杂层的第二开口；
形成所述半导体柱的步骤中，所述半导体柱形成在所述第二开口和通孔中。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体柱为圆柱，在所述半导体柱直径方向上，刻蚀部分区域的所述第一开口露出的部分长度所述填充层，形成通道。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述通道的步骤包括：形成露出部分所述第一开口的遮挡层；以所述遮挡层为掩膜，在所述半导体柱的直径方向上，刻蚀所述第一开口露出的部分长度的所述填充层，形成所述通道；
所述半导体结构的形成方法还包括：形成所述通道后，去除所述遮挡层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述遮挡层的步骤中，所述遮挡层覆盖所述半导体柱的侧壁。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述遮挡层的形成步骤包括：在所述第一开口中形成遮挡材料层；形成覆盖所述半导体柱以及部分遮挡材料层的遮挡掩膜层，所述遮挡掩膜层露出靠近所述第一开口侧壁一侧的部分所述遮挡材料层；去除所述遮挡掩膜层露出的所述遮挡材料层，剩余所述遮挡材料层作为所述遮挡层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述填充层的材料包括氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括无定形硅、氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述填充层的厚度为4纳米至20纳米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺刻蚀所述填充层，形成所述通道。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在半导体柱的直径方向上，所述通道的尺寸为5纳米至9纳米。
12.如权利要求4或5所述的半导体结构的形成方法，其特征在于，还包括：形成所述通道后，形成所述遮挡层前，形成保形覆盖所述半导体柱的保护层；所述半导体结构的形成方法还包括：去除所述遮挡层后，形成所述栅极结构前，去除所述保护层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为2纳米至4纳米。
15.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，所述通孔侧壁上的所述牺牲层的厚度为5纳米至15纳米。
16.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，采用选择性外延生长工艺形成所述半导体柱。
17.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，所述通孔为圆通孔，所述通孔的直径为11纳米至27纳米。
18.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述牺牲层，形成所述第一开口。
19.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述层间介质层，形成所述通孔。
20.一种半导体结构，其特征在于，包括：
衬底；
源掺杂层，位于所述衬底上；
层间介质层，位于所述源掺杂层上；
填充层，位于所述源掺杂层和所述层间介质层之间；
通孔，位于所述层间介质层和填充层中；
牺牲层，位于所述通孔的侧壁上，所述牺牲层覆盖所述填充层的侧壁；
其中，所述牺牲层用于被去除以形成第一开口，沿垂直于所述通孔的延伸方向上，部分区域的部分长度填充层用于被去除以形成通道，所述第一开口和通道用于形成栅极结构。
21.如权利要求20所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，位于所述源掺杂层与所述层间介质层之间、以及所述牺牲层与所述源掺杂层之间，且所述填充层位于所述隔离层和所述层间介质层之间；
半导体凹槽，位于牺牲层露出的所述源掺杂层上，所述半导体凹槽由源掺杂层和隔离层围成。
22.如权利要求20所述的半导体结构，其特征在于，所述牺牲层的材料包括无定形硅、氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。
23.如权利要求20所述的半导体结构，其特征在于，所述填充层的材料包括氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。
24.如权利要求20所述的半导体结构，其特征在于，所述填充层的厚度为4纳米至20纳米。
25.如权利要求20至21任一项所述的半导体结构，其特征在于，所述通孔为圆通孔，所述通孔的直径为11纳米至27纳米。
26.如权利要求20至21任一项所述的半导体结构，其特征在于，所述通孔侧壁上的所述牺牲层的厚度为5纳米至15纳米。
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