CN113327856B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底；在衬底上形成第一半导体掺杂层；形成分立的半导体柱和隔离柱；形成横跨半导体柱和隔离柱的初始栅极结构，初始栅极结构覆盖半导体柱顶部和侧壁、隔离柱顶部和侧壁、以及半导体柱与隔离柱之间的第一半导体掺杂层；去除位于半导体柱顶部和半导体柱靠近顶部部分侧壁的初始栅极结构，包围半导体柱部分侧壁的初始栅极结构作为栅极结构，位于隔离柱顶部和侧壁、以及半导体柱和隔离柱之间第一半导体掺杂层上的初始栅极结构作为连接栅极；对半导体柱的顶部进行掺杂，形成第二半导体掺杂层；形成与位于隔离柱顶部的连接栅极相接触的栅极插塞。本发明实施例有利于增大形成栅极插塞的工艺窗口。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极 (Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极 (Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，增大形成栅极插塞的工艺窗口。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一半导体掺杂层；形成分立于所述第一半导体掺杂层上的半导体柱和隔离柱；形成横跨半导体柱和隔离柱的初始栅极结构，初始栅极结构覆盖所述半导体柱顶部和侧壁、隔离柱顶部和侧壁、以及半导体柱与隔离柱之间的第一半导体掺杂层；去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构，包围半导体柱部分侧壁的剩余初始栅极结构用于作为栅极结构，位于隔离柱顶部和侧壁、以及半导体柱和隔离柱之间的第一半导体掺杂层上的剩余初始栅极结构用于作为连接栅极；对所述半导体柱的顶部进行掺杂，形成第二半导体掺杂层；在形成第二半导体掺杂层、以及形成所述栅极结构和连接栅极之后，形成与位于所述隔离柱顶部的连接栅极相接触的栅极插塞。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；第一半导体掺杂层，位于所述衬底上；分立于所述第一半导体掺杂层上的半导体柱和隔离柱；第二半导体掺杂层，位于所述半导体柱的顶部；横跨所述半导体柱和隔离柱的初始栅极结构，初始栅极结构覆盖半导体柱的部分侧壁、隔离柱顶部与侧壁、以及半导体柱与隔离柱之间第一半导体掺杂层；其中，包围所述半导体柱的部分侧壁的初始栅极结构作为栅极结构，所述栅极结构暴露出所述第二半导体掺杂层；位于所述隔离柱顶部和侧壁、以及半导体柱与隔离柱之间第一半导体掺杂层上的初始栅极结构作为连接栅极；栅极插塞，位于隔离柱的顶部上且与位于所述隔离柱顶部的连接栅极相接触。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，还形成与半导体柱分立的隔离柱，然后形成横跨半导体柱和隔离柱的初始栅极结构，再去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构，使包围半导体柱部分侧壁的剩余初始栅极结构用于作为栅极结构，位于隔离柱顶部和侧壁、以及半导体柱和隔离柱之间第一半导体掺杂层上的剩余初始栅极结构用于作为连接栅极，相应地，连接栅极与栅极结构相连，之后形成与位于所述隔离柱顶部的连接栅极相接触的栅极插塞，栅极插塞通过连接栅极与栅极结构实现电连接；在形成栅极插塞的过程中，栅极插塞与位于隔离柱顶部的连接栅极相接触，栅极插塞与半导体柱之间的距离较远，且栅极插塞的底部高于栅极结构的顶部，栅极插塞与栅极结构的距离较远，形成栅极插塞时对栅极结构造成损伤的几率低，从而有利于增大形成栅极插塞的工艺窗口，进而提升半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前形成VGAA器件的栅极插塞的工艺窗口较小，且所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析形成栅极插塞的工艺窗口较小、器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供衬底1；在所述衬底1上形成第一半导体掺杂层2；形成凸出于所述第一半导体掺杂层2的半导体柱3。
参考图2，在所述半导体柱3的顶部形成第二半导体掺杂层4。
参考图3，形成包围所述半导体柱3部分侧壁的第一栅极结构5，以及与所述第一栅极结构5的底部相连、位于第一半导体掺杂层2上且沿平行于衬底1 方向延伸的第二栅极结构6，第一栅极结构5露出所述第二半导体掺杂层4。
参考图4，形成与所述第二栅极结构6相接触的栅极插塞7。
其中，第一栅极结构5包围半导体柱3的部分侧壁，用于控制全包围栅极 (VGAA)晶体管工作时导电沟道的开启或关断，第一栅极结构5对VGAA器件的性能有着重要的影响。
上述形成方法中，在形成栅极插塞7时，第一半导体掺杂层4上通常还形成有层间介质层8，层间介质层8覆盖所述第一栅极结构5的侧壁、第二栅极结构6，且暴露出所述第二半导体掺杂层4，相应地，栅极插塞7贯穿层间介质层8且与所述第二栅极结构6相接触。形成栅极插塞7通常包括刻蚀层间介质层8以形成露出第二栅极结构6的接触孔的步骤，刻蚀工艺需将位于第二栅极结构6上的层间介质层8刻穿以形成所述接触孔，也就是说，刻蚀工艺刻蚀与第一栅极结构5同层的层间介质层8，刻蚀工艺需刻蚀的深度较大，而且，当形成接触孔的过程存在套刻偏移(overlay shift)时，所述刻蚀工艺容易对位于半导体柱3侧壁的第一栅极结构5造成误刻蚀，这不仅导致形成栅极插塞7的工艺窗口较小，还容易导致形成的VGAA器件的性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一半导体掺杂层；形成分立于所述第一半导体掺杂层上的半导体柱和隔离柱；形成横跨半导体柱和隔离柱的初始栅极结构，初始栅极结构覆盖所述半导体柱顶部和侧壁、隔离柱顶部和侧壁、以及半导体柱与隔离柱之间的第一半导体掺杂层；去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构，包围半导体柱部分侧壁的剩余初始栅极结构用于作为栅极结构，位于隔离柱顶部和侧壁、以及半导体柱和隔离柱之间的第一半导体掺杂层上的剩余初始栅极结构用于作为连接栅极；对所述半导体柱的顶部进行掺杂，形成第二半导体掺杂层；在形成第二半导体掺杂层、以及形成所述栅极结构和连接栅极之后，形成与位于所述隔离柱顶部的连接栅极相接触的栅极插塞。
本发明实施例提供的半导体结构的形成方法中，还形成与半导体柱分立的隔离柱，还形成与半导体柱分立的隔离柱，然后形成横跨半导体柱和隔离柱的初始栅极结构，再去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构，使包围半导体柱部分侧壁的剩余初始栅极结构用于作为栅极结构，位于隔离柱顶部和侧壁、以及半导体柱和隔离柱之间第一半导体掺杂层上的剩余初始栅极结构用于作为连接栅极，相应地，连接栅极与栅极结构相连，之后形成与位于所述隔离柱顶部的连接栅极相接触的栅极插塞，栅极插塞通过连接栅极与栅极结构实现电连接；在形成栅极插塞的过程中，栅极插塞与位于隔离柱顶部的连接栅极相接触，栅极插塞与半导体柱之间的距离较远，且栅极插塞的底部高于栅极结构的顶部，栅极插塞与栅极结构的距离较远，形成栅极插塞时对栅极结构造成损伤的几率低，从而有利于增大形成栅极插塞的工艺窗口，进而提升半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供衬底100。
衬底100用于为形成垂直全包围栅极(VGAA)晶体管提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
继续参考图5，在所述衬底100上形成第一半导体掺杂层105。
第一半导体掺杂层105用于作为垂直全包围栅极晶体管的源区或漏区。本实施例中，第一半导体掺杂层105作为垂直全包围栅极晶体管的源区。
当形成PMOS晶体管时，第一半导体掺杂层105的材料可以为掺杂有P型离子的锗化硅，P型离子可以为B离子、Ga离子或In离子；当形成NMOS晶体管时，第一半导体掺杂层105的材料可以为掺杂有N型离子的碳化硅或磷化硅，其中，N型离子可以为P离子、As离子或Sb离子。
结合参考图5至图10，形成分立于所述第一半导体掺杂层105上的半导体柱110(如图6所示)和隔离柱120(如图10所示)。
形成隔离柱120为后续形成横跨半导体柱110和隔离柱120的初始栅极结构做准备，之后去除位于半导体柱110的顶部和半导体柱110靠近顶部的部分侧壁的初始栅极结构后，使包围半导体柱110部分侧壁的剩余初始栅极结构用于作为栅极结构，位于隔离柱120顶部和侧壁、以及半导体柱110和隔离柱120 之间第一半导体掺杂层105上的剩余初始栅极结构用于作为连接栅极，相应地，连接栅极与栅极结构相连，为后续形成与位于所述隔离柱120顶部的连接栅极相接触的栅极插塞做准备。
所述半导体柱110用于为后续形成包围半导体柱110部分侧壁的栅极结构提供工艺平台，后续被栅极结构包围的部分半导体柱110用于提供垂直全包围栅极晶体管工作时的导电沟道。
本实施例中，半导体柱110与衬底100的材料相同，半导体柱110的材料为硅。在其他实施例中，根据实际工艺需求，所述半导体柱的材料还可以不同，半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等材料。
所述隔离柱120用于为后续形成连接栅极做准备。
隔离柱120不用于形成器件，因此，隔离柱120的材料为介质材料。本实施例中，隔离柱120的材料包括氮化硅。氮化硅为半导体工艺常用的介质材料，有利于提高工艺兼容性。在其他实施例中，隔离柱的材料还可以为其他合适的介质材料，例如：氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅或碳氮硼化硅等。
本实施例中，形成所述隔离柱120的步骤中，所述隔离柱120与所述半导体柱110相邻，从而提高工艺可行性，降低后续形成连接栅极、以及形成与位于隔离柱120顶部的连接栅极相接触的栅极插塞的工艺难度。
所述半导体柱110和隔离柱120之间的距离不宜过近，也不宜过远。如果所述半导体柱110和隔离柱120之间的距离过近，则所述半导体柱110和隔离柱120之间的间隙过小，在后续形成横跨半导体柱110和隔离柱120的初始栅极结构的过程中，位于半导体柱110以及位于隔离柱120侧壁的初始栅极结构容易相接触，或者，导致后续初始栅极结构难以形成在半导体柱110和隔离柱 120的侧壁；如果所述半导体柱110和隔离柱120之间的距离过远，后续形成栅极结构和连接栅极之后，连接栅极与栅极结构之间的距离也较远，这容易增加连接栅极的电阻。为此，本实施例中，所述半导体柱110和隔离柱120之间的距离为8nm至40nm。
本实施例中，作为一种示例，在形成所述半导体柱110之后，形成所述隔离柱120。
如图5和图6所示，本实施例中，在形成所述半导体柱110的步骤中，还在所述第一半导体掺杂层105上形成与半导体柱110分立的伪半导体柱115(如图6所示)。
所述伪半导体柱115用于为后续形成隔离柱占据空间位置。
因此，本实施例中，所述伪半导体柱115与所述半导体柱110之间的位置关系和距离，定义了后续隔离柱和半导体柱110之间的位置关系和距离。
本实施例中，伪半导体柱115和半导体柱110 的材料相同，所述伪半导体柱115的材料为硅。
本实施例中，形成所述半导体柱110和伪半导体柱115的步骤包括：如图5所示，在所述第一半导体掺杂层105上形成半导体材料层101；如图6所述，图形化所述半导体材料层101，形成分立的所述半导体柱110和伪半导体柱115。
所述半导体材料层110用于形成半导体柱110和伪半导体柱115。
本实施例中，图形化所述半导体材料层101的步骤包括：采用干法刻蚀工艺，刻蚀所述半导体材料层101。
相应地，本实施例中，形成所述隔离柱120的步骤包括：
如图7所示，在所述半导体柱110和伪半导体柱115 侧部的第一半导体掺杂层105上形成填充层125。
所述填充层125为后续去除伪半导体柱115以及形成隔离柱提供工艺平台。
本实施例中，所述填充层125的材料为介质材料。通过使填充层125的材料为介质材料，从而后续回刻蚀填充层125后，剩余的填充层125能够作为隔离层，从而将形成隔离柱与形成隔离层的步骤相整合，有利于提高工艺兼容性并简化工艺流程。
本实施例中，所述填充层125的材料为氧化硅。在其他实施例中，填充层的材料还可以为氮化硅、氮氧化硅等其他介质材料。
在另一些实施例中，根据实际的工艺，所述填充层还可以为填充性能较好且能够起到一定支撑作用的材料，例如：ODL(organic dielectric layer，有机介电层)等材料。
本实施例中，形成所述填充层125的工艺包括流动式化学气相沉积工艺。
如图8所示，去除所述伪半导体柱115，在所述填充层125中形成开口10。
所述开口10用于为形成隔离柱提供空间位置。
本实施例中，去除所述伪半导体柱115的步骤包括：形成覆盖所述半导体柱110的掩膜层(图未示)，掩膜层暴露出所述伪半导体柱115；以所述掩膜层为掩膜，去除所述伪半导体柱115。其中，所述掩膜层的材料可以为光刻胶，形成所述掩膜层的工艺包括光刻工艺。
本实施例中，采用干法刻蚀工艺，去除所述伪半导体柱115。在其他实施例中，还可以采用湿法刻蚀工艺、或者干法刻蚀与湿法刻蚀相结合的工艺，去除伪半导体柱115。
本实施例中，去除伪半导体柱115的步骤中，所述开口10的底部还保留有部分厚度的伪半导体柱115，从而防止出现去除伪半导体柱115的工艺对所述伪半导体柱115底部的第一半导体掺杂层105造成误刻蚀的问题。
在去除伪半导体柱115形成开口10后，半导体结构的形成方法还包括：去除所述掩膜层。具体的，可以采用灰化工艺去除掩膜层。
如图9所示，在所述开口10中填充所述隔离柱120。
本实施例中，在所述开口10中填充所述隔离柱120的步骤包括：在所述填充层125上形成填充开口10的隔离材料层(图未示)；去除高于半导体柱110 的隔离材料层，填充于开口10中的剩余隔离材料层用于作为所述隔离柱120。
本实施例中，形成所述隔离材料层的工艺包括原子层沉积工艺或化学气相沉积工艺。
本实施例中，去除高于所述半导体柱110的隔离材料层的工艺包括化学机械研磨工艺。
后续步骤还包括：形成横跨半导体柱110和隔离柱120的初始栅极结构。
结合参考图10，本实施例中，在所述开口10中填充隔离柱120后，在形成所述初始栅极结构之前，所述半导体结构的形成方法还包括：回刻蚀部分厚度的所述填充层125，剩余的填充层125用于作为隔离层130，所述隔离层130 覆盖所述半导体柱110和隔离柱120的部分侧壁。
隔离层130用于隔离第一半导体掺杂层105与后续形成的栅极结构、以及隔离第一半导体掺杂层105与后续形成的连接栅极，隔离层130还用于隔离相邻半导体柱110。
本实施例中，通过在回刻蚀部分厚度的填充层125后，使剩余的填充层125 作为隔离层130，从而将形成隔离层130和去除填充层125的工艺相整合，有利于简化工艺步骤，而且，本实施例中，还保留部分位于第一半导体掺杂层105 上的填充层125，与完全去除填充层的方案相比，本实施例还有利于减小对第一半导体掺杂层105的损伤。
本实施例中，隔离层130的材料与填充层125的材料相同，隔离层130的材料为氧化硅。
本实施例中，以在形成所述半导体柱110之后，形成所述隔离柱120作为一种示例。在其他实施例中，还可以先形成所述隔离柱，再形成半导体柱。
结合参考图7，对所述半导体柱110的顶部进行掺杂，形成第二半导体掺杂层140。
所述第二半导体掺杂层140位于半导体柱110的顶部，用于作为垂直全包围栅极晶体管的源区或漏区。本实施例中，第二半导体掺杂层140用于作为垂直全包围栅极晶体管的漏区。
本实施例中，第二半导体掺杂层140的材料为掺杂有离子的半导体柱110。
本实施例中，第二半导体掺杂层140的材料与所述第一半导体掺杂层105 的材料相同，且第二半导体掺杂层140的掺杂离子类型与所述第一半导体掺杂层105的掺杂离子类型相同。
当形成PMOS晶体管时，第二半导体掺杂层140的材料可以为掺杂有P型离子的锗化硅，P型离子可以为B离子、Ga离子或In离子；当形成NMOS晶体管时，第二半导体掺杂层140的材料可以为掺杂有N型离子的碳化硅或磷化硅，其中，N型离子可以为P离子、As离子或Sb离子。
本实施例中，作为一种示例，在形成半导体柱110之后，形成所述隔离柱 120，且在形成隔离柱120之前，对所述半导体柱110的顶部进行掺杂形成所述第二半导体掺杂层140。在其他实施例中，根据实际的需求，形成半导体柱、隔离柱以及第二半导体掺杂层还可以包括其他工艺步骤，例如：还可以在后续去除位于半导体柱的顶部和半导体靠近顶部的部分侧壁的初始栅极结构之后，形成栅极插塞之前，形成所述第二半导体掺杂层，本发明在此不做限定。
具体地，本实施例中，形成所述第二半导体掺杂层140的步骤包括：在形成所述填充层125之后，且在所述填充层125中形成开口10之前，对所述半导体柱110的顶部进行掺杂，形成所述第二半导体掺杂层140。
本实施例中，在形成填充层125之后，形成第二半导体掺杂层140，从而可以使所述填充层125作为对半导体柱110的顶部进行掺杂的掩膜。
具体地，作为一种示例，对所述半导体柱110的顶部进行掺杂的步骤包括：采用离子注入工艺，对半导体柱110的顶部进行掺杂。
本实施例中，在对半导体柱110的顶部进行掺杂的步骤中，还对伪半导体柱115的顶部进行掺杂，在去除伪半导体柱115以形成所述开口10的过程中，所述伪半导体柱115的顶部掺杂有离子的部分也被去除。
参考图11，形成横跨半导体柱110和隔离柱120的初始栅极结构150，初始栅极结构150覆盖所述半导体柱110顶部和侧壁、隔离柱120顶部和侧壁、以及半导体柱110与隔离柱120之间的第一半导体掺杂层105。
具体地，本实施例中，初始栅极结构150覆盖所述第二半导体掺杂层140 顶部和侧壁、半导体柱110的侧壁、隔离柱120顶部与侧壁、以及半导体柱110 与隔离柱120之间的第一半导体掺杂层105。
初始栅极结构150用于后续形成栅极结构和连接栅极。本实施例中，初始栅极结构150包围隔离层130露出的半导体柱110和隔离柱120的侧壁，且覆盖半导体柱110和隔离柱120之间的隔离层130。
后续步骤还包括：去除位于半导体柱110顶部和半导体柱110靠近顶部的部分侧壁的初始栅极结构150，使包围半导体柱110部分侧壁的剩余初始栅极结构150用于作为栅极结构，位于隔离柱120顶部和侧壁、以及半导体柱110 和隔离柱120之间的第一半导体掺杂层105上的剩余初始栅极结构150用于作为连接栅极，相应地，连接栅极与栅极结构相连，之后形成与位于所述隔离柱 120顶部的连接栅极相接触的栅极插塞，栅极插塞通过连接栅极与栅极结构实现电连接；在形成栅极插塞的过程中，栅极插塞与位于隔离柱120顶部的连接栅极相接触，栅极插塞与半导体柱110之间的距离较远，且栅极插塞的底部高于栅极结构的顶部，栅极插塞与栅极结构的距离较远，形成栅极插塞时对栅极结构造成损伤的几率低，从而有利于增大形成栅极插塞的工艺窗口，进而提升半导体结构的性能。
本实施例中，后续形成的栅极结构为金属栅极结构，因此，初始栅极结构 150包括：覆盖所述半导体柱110侧壁和顶部、所述隔离柱120侧壁和顶部、以及位于所述半导体柱110和隔离柱120之间的隔离层130的初始高k栅介质层21，以及保形覆盖于初始高k栅介质层的初始功函数层22和保形覆盖于初始功函数层22的初始栅电极层23。
所述初始高k栅介质层21用于实现初始栅极结构150与半导体柱110之间的电隔离。
初始高k栅介质层21的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，初始高k栅介质层 21的材料为HfO2。其他实施例中，初始高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。另一些实施例中，初始栅极结构还包括位于初始高k栅介质层底部的栅氧化层，栅氧化层的材料相应可以为氧化硅或氮氧化硅。
当形成NMOS晶体管时，初始功函数层22的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，初始功函数层22的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，所述初始栅电极层23的材料为镁钨合金。在其他实施例中，初始栅电极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，形成所述初始栅极结构150的工艺包括原子层沉积工艺。原子层工艺是基于原子层沉积过程的自限制反应过程，沉积所得薄膜可以达到单层原子的厚度，因为原子层沉积工艺在每个周期内可精确地沉积一个原子层，所以能够在纳米尺度上对沉积工艺进行控制，有利于精确控制初始栅极结构 150的各个膜层的厚度，而且，原子层沉积工艺制备的薄膜具有结合强度好、膜层厚度一致、成分均匀性好、保形性好等的特点，有利于提高初始栅极结构 150的保形覆盖能力和厚度均一性。
本实施例中，形成所述初始栅极结构150的步骤中，初始栅极结构150形成在隔离层130上。
本实施例中，所述初始栅极结构150还露出位于第一半导体掺杂层105上的部分隔离层130，从而为后续形成贯穿隔离层130且与所述第一半导体掺杂层105相接触的第一导电插塞做准备。
本实施例中，通过相继进行的沉积工艺和刻蚀工艺，形成初始栅极结构 150，使初始栅极结构150还露出位于第一半导体掺杂层105上的部分隔离层 130。
结合参考图12，本实施例中，在形成所述初始栅极结构150之后，去除位于所述半导体柱110顶部和半导体柱110靠近顶部部分侧壁的初始栅极结构150 之前，所述半导体结构的形成方法还包括：在所述半导体柱110和隔离柱120 侧部的第一半导体掺杂层105上形成第一介质层160，所述第一介质层160的顶面低于半导体柱110的顶部，且暴露出半导体110靠近顶部的部分侧壁。
具体地，所述第一介质层160的顶面低于第二半导体掺杂层140的底部。
所述第一介质层160用于实现相邻器件之间的隔离，所述第一介质层160 还为后续去除位于半导体柱110顶部和半导体柱110靠近顶部的部分侧壁的初始栅极结构150做准备。因此，所述第一介质层160的材料为介质材料。本实施例中，所述第一介质层160的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅等其他介质材料。
本实施例中，第一介质层160形成在隔离层上。
继续参考图12，去除位于半导体柱110的顶部和半导体柱110靠近顶部的部分侧壁的初始栅极结构150，包围半导体柱110部分侧壁的剩余初始栅极结构150用于作为栅极结构170，位于隔离柱110顶部和侧壁、以及半导体柱110 和隔离柱120之间第一半导体掺杂层105上的剩余初始栅极结构150用于作为连接栅极180。
具体地，本实施例中，去除位于第二半导体掺杂层140顶部和侧壁的初始栅极结构150，暴露出所述第二半导体掺杂层140。
栅极结构170用于控制全包围栅极晶体管工作时导电沟道的开启或关断。
所述连接栅极结构180与所述栅极结构170的底部相连，从而后续能够形成与位于所述隔离柱120顶部的连接栅极180相接触的栅极插塞，栅极插塞通过连接栅极180与栅极结构170实现电连接。
连接栅极结构180的材料与初始栅极结构150的材料相同，在此不再赘述。
本实施例中，所述栅极结构170包括包围所述半导体柱110侧壁的高k栅介质层31、位于所述高k栅介质层31上的功函数层32、以及位于所述功函数层32上的栅电极层33。
所述高k栅介质层31的材料与前述的初始高k栅介质层21的材料相同；所述功函数层32的材料与前述的初始功函数层22的材料相同；所述栅电极层 33的材料与前述的初始栅电极层23的材料相同，在此不再赘述。
本实施例中，去除位于所述第二半导体掺杂层140顶部和侧壁的初始栅极结构150，从而暴露出所述第二半导体掺杂层140，以实现栅极结构170与第二半导体掺杂层140之间的电性隔离，而且，还为后续形成与第二半导体掺杂层 140相接触的第二导电插塞做准备。
本实施例中，去除位于所述半导体柱110的顶部和半导体柱110靠近顶部的部分侧壁的初始栅极结构150的步骤包括：形成遮挡层(图未示)，覆盖位于隔离柱120顶部和侧壁的初始栅极结构150；以所述遮挡层为掩膜，去除位于半导体柱110的顶部和半导体柱110靠近顶部的部分侧壁的初始栅极结构150。
本实施例中，所述遮挡层形成于第一介质层160上。
具体地，所述遮挡层的材料可以包括光刻胶、旋涂碳、有机介电层等材料。
所述遮挡层可以通过涂覆、曝光、显影等光刻工艺形成。
本实施例中，去除位于半导体柱110的顶部和半导体柱110靠近顶部的部分侧壁的初始栅极结构150的步骤中，去除所述第一介质层160露出的位于半导体柱110顶部和侧壁的初始栅极结构150。
本实施例中，去除位于所述半导体柱110的顶部和半导体柱110靠近顶部的部分侧壁的初始栅极结构150的工艺包括干法刻蚀工艺。
在去除位于所述半导体柱110的顶部和半导体柱110靠近顶部的部分侧壁的初始栅极结构150后，所述半导体结构的形成方法还包括：去除所述遮挡层。具体地，可以采用灰化工艺或者湿法去胶工艺，去除所述遮挡层。
后续步骤还包括：形成与位于所述隔离柱120顶部的连接栅极180相接触的栅极插塞。
结合参考图13，本实施例中，在形成第二半导体掺杂层140、以及形成所述栅极结构170和连接栅极180之后，且形成所述栅极插塞之前，所述半导体结构的形成方法还包括：在所述第一介质层160上形成覆盖连接栅极180和第二半导体掺杂层140的第二介质层190。
所述第二介质层190用于实现栅极插塞之间的电隔离。
后续步骤还包括：形成于所述第二半导体掺杂层140相接触的第二导电插塞，形成与所述第一半导体掺杂层105相接触的第二导电插塞。所述第二介质层190还用于实现栅极插塞与第一导电插塞以及第二导电插塞之间的电隔离。
所述第二介质层190的材料为介质材料。本实施例中，所述第二介质层190 的材料为氧化硅。
参考图14，在形成第二半导体掺杂层140、以及形成所述栅极结构170和连接栅极180之后，形成与位于所述隔离柱120顶部的连接栅极180相接触的栅极插塞181。
本实施例中，在形成栅极插塞181的过程中，栅极插塞181与位于隔离柱 120顶部的连接栅极180相接触，栅极插塞181与半导体柱110之间的距离较远，且栅极插塞181的底部高于栅极结构170的顶部，栅极插塞181与栅极结构170的距离较远，形成栅极插塞181时对栅极结构170造成损伤的几率低，从而有利于增大形成栅极插塞181的工艺窗口，进而提升半导体结构的性能。
本实施例中，所述栅极插塞181的材料为钨。在其他实施例中，所述栅极插塞的材料还可以为钴等其他合适的导电材料。
本实施例中，所述栅极插塞181贯穿隔离柱120顶部的第二介质层190。
本实施例中，形成所述栅极插塞181的步骤包括：在位于所述隔离柱120 顶部的连接栅极180上形成贯穿第二介质层190的栅极接触孔(图未示)；在所述栅极接触孔中填充所述栅极插塞181。
具体地，在形成所述栅极接触孔的过程中，仅需刻蚀位于隔离柱120顶部的第二介质层190，由于隔离柱120的顶部高于栅极结构170的顶部，且隔离柱120与栅极结构170的距离较远，因此，在形成所述栅极接触孔的过程中，对位于半导体柱110侧壁的栅极结构170造成误刻蚀的概率低，从而降低了形成所述栅极接触孔的难度，增大了形成栅极接触孔的光刻工艺的工艺窗口，且栅极结构170被误刻蚀的概率低，相应优化了半导体结构的性能。
本实施例中，采用干法刻蚀工艺，刻蚀位于隔离柱120顶部的第二介质层 190。
本实施例中，在所述栅极接触孔中填充所述栅极插塞181的步骤包括：在所述栅极接触孔和所述第二介质层190上形成导电层；去除高于第二介质层190 的导电层，填充于栅极接触孔的导电层用于作为所述栅极插塞181。
需要说明的是，本实施例中，在形成所述第二介质层190后，所述半导体结构的形成方法还包括：形成与所述第二半导体掺杂层140相接触的第二导电插塞141；形成与所述第一半导体掺杂层105相接触的第一导电插塞111。
本实施例中，所述第二导电插塞141的材料为钨。
本实施例中，所述第二半导体掺杂层140用于作为全包围栅极晶体管的漏区，因此，所述第二导电插塞141用于作为漏极插塞，以实现漏区与外部电路或其他互连结构之间的电连接。
本实施例中，所述第二导电插塞141贯穿位于第二半导体掺杂层140上的第二介质层190。
本实施例中，所述第二导电插塞141与栅极插塞181之间的距离较远，因此，在形成第二导电插塞141的步骤中，也有利于降低形成第二导电插塞141 的工艺难度。
本实施例中，所述第二导电插塞141与所述栅极插塞181在同一步骤中形成。在其他实施例中，第二导电插塞还可以与栅极插塞分别在不同步骤中形成。
本实施例中，所述第一半导体掺杂层105用于作为全包围栅极晶体管的源区，因此，第一导电插塞111用于作为源极插塞，以实现源区与外部电路或其他互连结构之间的电连接。本实施例中，所述第一导电插塞111的材料为钨。
本实施例中，所述第一导电插塞111贯穿所述第一半导体掺杂层105上的隔离层130、第一介质层160和第二介质层190。
相应的，本发明还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；第一半导体掺杂层105，位于所述衬底 100上；分立于所述第一半导体掺杂层105上的半导体柱110和隔离柱120；第二半导体掺杂层140，位于所述半导体柱110的顶部；横跨所述半导体柱110 和隔离柱120的初始栅极结构150，初始栅极结构覆盖半导体柱110的部分侧壁、隔离柱120顶部与侧壁、以及半导体柱110与隔离柱120之间第一半导体掺杂层105；其中，包围所述半导体柱110的部分侧壁的初始栅极结构150作为栅极结构170 ，所述栅极结构170暴露出所述第二半导体掺杂层140；位于所述隔离柱120顶部和侧壁、以及半导体柱110与隔离柱120之间第一半导体掺杂层105上的初始栅极结构150作为连接栅极180；栅极插塞181，位于隔离柱 120的顶部上且与位于所述隔离柱120顶部的连接栅极180相接触。
本发明实施例提供的半导体结构中还设置有隔离柱120，且使位于所述隔离柱120顶部和侧壁、以及半导体柱110与隔离柱120之间第一半导体掺杂层 105上的初始栅极结构作为连接栅极180，相应地，所述连接栅极180与所述栅极结构170相连，因此，通过使所述栅极插塞181与位于隔离柱120顶部的连接栅极180相接触，从而使所述栅极插塞181通过连接栅极180与所述栅极结构170实现电连接；而且，栅极插塞181与半导体柱110之间的距离较远，且栅极插塞181的底部高于栅极结构170的顶部，栅极插塞181与栅极结构170 的距离较远，栅极插塞181形成工艺对栅极结构170造成损伤的几率低，从而有利于增大形成栅极插塞181的工艺窗口，且有利于提升半导体结构的性能。
衬底100用于为垂直全包围栅极(VGAA)晶体管的形成提供工艺平台。
本实施例中，所述衬底100为硅衬底。
第一半导体掺杂层105用于作为垂直全包围栅极晶体管的源区或漏区。本实施例中，第一半导体掺杂层105作为垂直全包围栅极晶体管的源区。
当形成PMOS晶体管时，第一半导体掺杂层105的材料可以为掺杂有P型离子的锗化硅；当形成NMOS晶体管时，第一半导体掺杂层105的材料可以为掺杂有N型离子的碳化硅或磷化硅。
被栅极结构170包围的部分半导体柱110用于提供垂直全包围栅极晶体管工作时的导电沟道。本实施例中，半导体柱110与衬底100的材料相同，半导体柱110的材料为硅。
所述隔离柱120用于为连接栅极180的形成提供工艺平台。
隔离柱120不用于形成器件，因此，隔离柱120的材料为介质材料。本实施例中，隔离柱120的材料包括氮化硅。氮化硅为半导体工艺常用的介质材料，有利于提高工艺兼容性。在其他实施例中，隔离柱的材料还可以为其他合适的介质材料，例如：氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅或碳氮硼化硅等。
本实施例中，所述隔离柱120与所述半导体柱110相邻，从而提高工艺可行性，降低初始栅极结构的形成难度、以及降低与位于隔离柱120顶部的连接栅极180相接触的栅极插塞181的形成难度。
半导体柱110和隔离柱120之间的距离不宜过近，也不宜过远。如果半导体柱110和隔离柱120之间的距离过近，则半导体柱110和隔离柱120之间的间隙过小，容易导致位于半导体柱110侧壁的栅极结构170与位于隔离柱120 侧壁的连接栅极180相接触，或者，导致初始栅极结构难以形成在半导体柱110 和隔离柱120的侧壁；如果半导体柱110和隔离柱120之间的距离过远，容易导致连接栅极180与栅极结构170之间的距离也较远，这容易增加连接栅极180 的电阻。为此，本实施例中，半导体柱110和隔离柱120之间的距离为8nm至40nm。
本实施例中，所述半导体结构还包括：隔离层130，位于所述半导体柱110 和隔离柱120侧部的第一半导体掺杂层105上，且覆盖所述半导体柱110和隔离柱120的部分侧壁。
隔离层130用于隔离第一半导体掺杂层105与栅极结构170、以及隔离第一半导体掺杂层105与连接栅极180。本实施例中，隔离层130的材料为氧化硅。
所述第二半导体掺杂层140位于半导体柱110的顶部，用于作为垂直全包围栅极晶体管的源区或漏区。本实施例中，第二半导体掺杂层140用于作为垂直全包围栅极晶体管的漏区。
本实施例中，第二半导体掺杂层140的材料为掺杂有离子的半导体柱110。
本实施例中，第二半导体掺杂层140的材料与所述第一半导体掺杂层140 的材料相同，且第二半导体掺杂层140的掺杂离子类型与所述第一半导体掺杂层140的掺杂离子类型相同。
当形成PMOS晶体管时，第二半导体掺杂层140的材料可以为掺杂有P型离子的锗化硅；当形成NMOS晶体管时，第二半导体掺杂层140的材料可以为掺杂有N型离子的碳化硅或磷化硅。
栅极结构170用于控制全包围栅极晶体管工作时导电沟道的开启或关断。
本实施例中，所述栅极结构170为金属栅极结构，所述栅极结构170包括包围所述半导体柱110部分侧壁的高k栅介质层31、位于所述高k栅介质层31 上的功函数层32以及位于所述功函数层32上的栅电极层33。
所述高k栅介质层31用于实现栅极结构170与半导体柱110之间的电隔离。
本实施例中，所述高k栅介质层31的材料为HfO2。
当形成NMOS晶体管时，功函数层32的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，所述功函数层32的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，所述栅电极层33的材料为镁钨合金。
所述连接栅极180用于实现栅极结构170与栅极插塞181之间的电连接。
所述连接栅极180包括初始高k栅介质层21，以及保形覆盖于初始高k栅介质层的初始功函数层22和保形覆盖于初始功函数层22的初始栅电极层23。
本实施例中，初始高k栅介质层21的材料为HfO2。
初始功函数层22的材料与功函数层32的材料相同，在此不再赘述。
本实施例中，所述初始栅电极层23的材料为镁钨合金。
本实施例中，所述栅极结构170和连接栅极180位于所述隔离层130上。
本实施例中，所述半导体结构还包括：第一介质层160，位于所述栅极结构170侧部以及隔离柱110侧壁的连接栅极180侧部的第一半导体掺杂层105 上，第一介质层160的顶面低于所述第二半导体掺杂层140的底部。
所述第一介质层160用于实现相邻器件之间的隔离。
本实施例中，所述第一介质层160的材料为氧化硅。
本实施例中，所述半导体结构还包括：第二介质层190，位于所述第一介质层160上且覆盖所述连接栅极180和第二半导体掺杂层140。
所述第二介质层190用于实现栅极插塞181之间的电隔离；所述半导体结构还包括：与第二半导体掺杂层140相接触的第二导电插塞141以及与所述第一半导体掺杂层105相接触的第一导电插塞111，所述第二介质层190还用于实现栅极插塞181、第一导电插塞111以及第二导电插塞141之间的电隔离。
本实施例中，所述第二介质层190的材料为氧化硅。
所述栅极插塞181用于通过所述连接栅极180与所述栅极结构170实现电连接，进而实现所述栅极结构170与外部电路或其他互连结构之间的电连接。
本实施例中，所述栅极插塞181的材料为钨。
本实施例中，所述栅极插塞181贯穿位于所述隔离柱120顶部的第二介质层190，且与位于隔离柱120顶部的连接栅极180相接触。
本实施例中，半导体结构还包括：第二导电插塞141，贯穿第二介质层190 且与第二半导体掺杂层140相接触；第一导电插塞111，贯穿第一半导体掺杂层105上的隔离层130、第一介质层160以及第二介质层190，且与所述第一半导体掺杂层105相接触。本实施例中，所述第二导电插塞141的材料为钨。
本实施例中，所述第二半导体掺杂层140用于作为全包围栅极晶体管的漏区，因此，所述第二导电插塞141用于作为漏极插塞，以实现漏区与外部电路或其他互连结构之间的电连接。
本实施例中，所述第二导电插塞141贯穿位于第二半导体掺杂层140上的第二介质层190。
本实施例中，第二导电插塞141与栅极插塞181之间的距离较远，第二导电插塞141与栅极插塞181相接触的概率较低，有利于提高半导体结构的可靠性。
本实施例中，所述第一半导体掺杂层105用于作为全包围栅极晶体管的源区，因此，第一导电插塞111用于作为源极插塞，以实现源区与外部电路或其他互连结构之间的电连接。本实施例中，所述第一导电插塞111的材料为钨。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一半导体掺杂层；
形成分立于所述第一半导体掺杂层上的半导体柱和隔离柱，所述隔离柱的材料为介质材料；
形成横跨半导体柱和隔离柱的初始栅极结构，初始栅极结构覆盖所述半导体柱顶部和侧壁、隔离柱顶部和侧壁、以及半导体柱与隔离柱之间的第一半导体掺杂层；
去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构，包围半导体柱部分侧壁的剩余初始栅极结构用于作为栅极结构，位于隔离柱顶部和侧壁、以及半导体柱和隔离柱之间的第一半导体掺杂层上的剩余初始栅极结构用于作为连接栅极；所述隔离柱的顶部高于所述栅极结构的顶部；
对所述半导体柱的顶部进行掺杂，形成第二半导体掺杂层；
在形成第二半导体掺杂层、以及形成所述栅极结构和连接栅极之后，形成与位于所述隔离柱顶部的连接栅极相接触的栅极插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述半导体柱之后，形成所述隔离柱；
在形成所述半导体柱的步骤中，还在所述第一半导体掺杂层上形成与所述半导体柱分立的伪半导体柱；
形成所述隔离柱的步骤包括：在所述半导体柱和伪半导体柱侧部的第一半导体掺杂层上形成填充层；去除所述伪半导体柱，在所述填充层中形成开口；在所述开口中填充所述隔离柱。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述开口中填充所述隔离柱的步骤包括：在所述填充层上形成填充所述开口的隔离材料层；
去除高于所述半导体柱的隔离材料层，填充于开口中的剩余隔离材料层用于作为所述隔离柱。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述隔离材料层的工艺包括原子层沉积工艺或化学气相沉积工艺。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，去除高于所述半导体柱的隔离材料层的工艺包括化学机械研磨工艺。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述开口中填充隔离柱后，在形成所述初始栅极结构之前，所述半导体结构的形成方法还包括：回刻蚀部分厚度的所述填充层，剩余的填充层用于作为隔离层，所述隔离层覆盖所述半导体柱和隔离柱的部分侧壁；
形成所述初始栅极结构的步骤中，初始栅极结构形成在隔离层上。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离柱的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅或碳氮硼化硅。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离柱的步骤中，所述隔离柱与所述半导体柱相邻。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体柱和隔离柱之间的距离为8nm至40nm。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述初始栅极结构的工艺包括原子层沉积工艺。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述初始栅极结构之后，去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构之前，所述半导体结构的形成方法还包括：在所述半导体柱和隔离柱侧部的第一半导体掺杂层上形成第一介质层，所述第一介质层的顶面低于所述半导体柱的顶部，且暴露出半导体柱靠近顶部的部分侧壁；
去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构的步骤中，去除所述第一介质层露出的位于半导体柱顶部和侧壁的初始栅极结构。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在形成第二半导体掺杂层、以及形成所述栅极结构和连接栅极之后，且在形成所述栅极插塞之前，所述半导体结构的形成方法还包括：在所述第一介质层上形成覆盖连接栅极和第二半导体掺杂层的第二介质层；
形成所述栅极插塞的步骤包括：在位于所述隔离柱顶部的连接栅极上形成贯穿第二介质层的栅极接触孔；
在所述栅极接触孔中填充所述栅极插塞。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构的步骤包括：形成遮挡层，覆盖位于所述隔离柱顶部和侧壁的初始栅极结构；
以所述遮挡层为掩膜，去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构。
15.一种半导体结构，其特征在于，包括：
衬底；
第一半导体掺杂层，位于所述衬底上；
分立于所述第一半导体掺杂层上的半导体柱和隔离柱，所述隔离柱的材料为介质材料；
第二半导体掺杂层，位于所述半导体柱的顶部；
横跨所述半导体柱和隔离柱的初始栅极结构，初始栅极结构覆盖半导体柱的部分侧壁、隔离柱顶部与侧壁、以及半导体柱与隔离柱之间第一半导体掺杂层；
其中，包围所述半导体柱的部分侧壁的初始栅极结构作为栅极结构，所述栅极结构暴露出所述第二半导体掺杂层；位于所述隔离柱顶部和侧壁、以及半导体柱与隔离柱之间第一半导体掺杂层上的初始栅极结构作为连接栅极；所述隔离柱的顶部高于所述栅极结构的顶部；
栅极插塞，位于隔离柱的顶部上且与位于所述隔离柱顶部的连接栅极相接触。
16.如权利要求15所述的半导体结构，其特征在于，所述隔离柱的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅或碳氮硼化硅。
17.如权利要求15所述的半导体结构，其特征在于，所述隔离柱与半导体柱相邻。
18.如权利要求15所述的半导体结构，其特征在于，所述半导体柱和隔离柱之间的距离为8nm至40nm。
19.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：第一介质层，位于所述栅极结构侧部以及隔离柱侧壁的连接栅极侧部的第一半导体掺杂层上，第一介质层的顶面低于所述第二半导体掺杂层的底部。
20.如权利要求19所述的半导体结构，其特征在于，所述半导体结构还包括：第二介质层，位于所述第一介质层上且覆盖所述连接栅极和第二半导体掺杂层；
所述栅极插塞贯穿位于所述隔离柱顶部的第二介质层，且与位于隔离柱顶部的连接栅极相接触。
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