CN114078769A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括用于第一器件区和第二器件区，基底包括初始衬底、位于初始衬底上的一个或多个初始沟道叠层，初始沟道叠层包括牺牲材料层和位于牺牲材料层上的沟道材料层；在初始沟道叠层上形成分立的组合图形，所述组合图形包括核心层和位于所述核心层侧壁的侧墙层，且组合图形露出第一器件区和第二器件区的交界处；形成贯穿第一器件区和第二器件区交界处的初始沟道叠层的介电墙；去除核心层。本发明实施例，所述侧墙层的均一性较好，以侧墙层为掩膜刻蚀初始沟道叠层，形成分立的沟道叠层的形貌均一性好，有利于提高半导体结构性能的均一性。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(FinFET)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulk Silicon)或者SOI wafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用HKMG(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一器件区和第二器件区，所述基底包括初始衬底、位于所述初始衬底上的一个或多个初始沟道叠层，所述初始沟道叠层包括牺牲材料层和位于所述牺牲材料层上的沟道材料层；在所述初始沟道叠层上形成分立的组合图形，所述组合图形包括核心层和位于所述核心层侧壁的侧墙层，且所述组合图形露出所述第一器件区和第二器件区的交界处；形成所述组合图形后，形成贯穿所述第一器件区和第二器件区交界处的所述初始沟道叠层的介电墙；形成所述介电墙后，去除所述核心层；以所述侧墙层为掩膜刻蚀所述初始沟道叠层，形成分立的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。
相应的，本发明实施例还提供一种半导体结构，包括：初始衬底，所述初始衬底包括第一器件区和第二器件区；初始沟道叠层，位于所述初始衬底上；介电墙，贯穿所述第一器件区和第二器件区交界处的所述初始沟道叠层；侧墙层，分立于所述初始沟道叠层上，且所述侧墙层露出所述介电墙。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，所述基底包括第一器件区和第二器件区，所述基底包括初始衬底、位于所述初始衬底上的一个或多个初始沟道叠层，在所述初始沟道叠层上形成分立的组合图形，所述组合图形包括核心层和位于所述核心层侧壁的侧墙层，且所述组合图形露出所述第一器件区和第二器件区的交界处，所述侧墙层均位于所述核心层的侧壁上，所述侧墙层的均一性较高；形成贯穿所述第一器件区和第二器件区交界处的所述初始沟道叠层的介电墙，所述介电墙将第一器件区和第二器件区的所述初始沟道叠层相隔离，且被所述组合图形覆盖的所述初始沟道叠层不易受到损伤，形成所述介电墙后，以所述侧墙层为掩膜刻蚀所述初始沟道叠层，形成分立的沟道叠层，所述沟道叠层以所述侧墙层为掩膜形成，因此所述沟道叠层的形貌均一性好，有利于提高半导体结构性能的均一性。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图17是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，基底包括用于形成第一型晶体管的第一器件区I和用于形成第二型晶体管的第二器件区II，基底包括衬底1、位于衬底1上分立的鳍部2以及位于所述鳍部2上的沟道堆叠材料层8，沟道堆叠材料层8包括牺牲材料层81和位于牺牲材料层81上的沟道材料层82；刻蚀所述沟道堆叠材料层8，在所述第一器件区I和第二器件区II中形成沟道叠层3，所述沟道叠层3包括牺牲层31和位于所述牺牲层31上的沟道层32，其中在所述第一器件区I和第二器件区II交界处存在所述沟道堆叠材料层8。
如图2所示，形成横跨所述沟道叠层3的伪栅结构4，所述伪栅结构4覆盖所述沟道叠层3的部分顶壁和部分侧壁，伪栅结构4的延伸方向与沟道叠层3的延伸方向垂直，以所述伪栅结构4的延伸方向为横向；在所述伪栅结构4两侧的所述沟道叠层3中形成源漏掺杂层。
如图3所示，在所述伪栅结构4上形成光刻胶材料层，对所述光刻胶材料层进行曝光处理，在所述光刻胶材料层中形成开口9，剩余的所述光刻胶材料层作为光刻胶层5；以所述光刻胶层5为掩膜刻蚀所述第一器件区I和第二器件区II交界处的所述伪栅结构4、沟道堆叠材料层8以及部分厚度的所述鳍部2，形成凹槽7，剩余的所述沟道堆叠材料层8作为沟道叠层3。
如图4所示，在所述凹槽7中填充介电材料，形成介电墙6。
形成所述源漏掺杂层后，在第一器件区I和第二器件区II处形成介电墙6，能够使得第一器件区I中的源漏掺杂层和第二器件区II中的源漏掺杂层不易桥接，有利于提高半导体结构的电学性能，但是形成光刻胶层5的过程中，由于套刻误差(overlay)的影响，易导致开口9偏向所述第一器件区I或者第二器件区II，导致形成的凹槽7偏向第一器件区I或者第二器件区II，也就是说，第一器件区I和第二器件区II交界处的沟道叠层3的横向尺寸与形成所述伪栅结构4之前形成的沟道叠层3的横向尺寸相差较大，导致半导体结构的器件均一性较差。
为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一器件区和第二器件区，所述基底包括初始衬底、位于所述初始衬底上的一个或多个初始沟道叠层，所述初始沟道叠层包括牺牲材料层和位于所述牺牲材料层上的沟道材料层；在所述初始沟道叠层上形成分立的组合图形，所述组合图形包括核心层和位于所述核心层侧壁的侧墙层，且所述组合图形露出所述第一器件区和第二器件区的交界处；形成所述组合图形后，形成贯穿所述第一器件区和第二器件区交界处的所述初始沟道叠层的介电墙；形成所述介电墙后，去除所述核心层；以所述侧墙层为掩膜刻蚀所述初始沟道叠层，形成分立的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层
本发明实施例所提供的半导体结构的形成方法中，所述基底包括第一器件区和第二器件区，所述基底包括初始衬底、位于所述初始衬底上的一个或多个初始沟道叠层，在所述初始沟道叠层上形成分立的组合图形，所述组合图形包括核心层和位于所述核心层侧壁的侧墙层，且所述组合图形露出所述第一器件区和第二器件区的交界处，所述侧墙层均位于所述核心层的侧壁上，所述侧墙层的均一性较高；形成贯穿所述第一器件区和第二器件区交界处的所述初始沟道叠层的介电墙，所述介电墙将第一器件区和第二器件区的所述初始沟道叠层相隔离，且被所述组合图形覆盖的所述初始沟道叠层不易受到损伤，形成所述介电墙后，以所述侧墙层为掩膜刻蚀所述初始沟道叠层，形成分立的沟道叠层，所述沟道叠层以所述侧墙层为掩膜形成，因此所述沟道叠层的形貌均一性好，有利于提高半导体结构性能的均一性。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图5至图17是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底，基底包括第一器件区I和第二器件区II，基底包括初始衬底200、位于初始衬底200上的一个或多个初始沟道叠层201，初始沟道叠层201包括牺牲材料层2011和位于牺牲材料层2011上的沟道材料层2012。
本实施例中，第一器件区I用于形成第一型晶体管，第二器件区II用于形成第二型晶体管，第一型晶体管和第二型晶体管的导电类型不同。具体的，第一型晶体管为PMOS(Positive Channel Metal Oxide Semiconductor)，第二型晶体管为NMOS(Negativechannel Metal Oxide Semiconductor)。
初始衬底200为后续形成衬底做准备。
本实施例中，初始衬底200为硅衬底。在其他实施例中，初始衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，初始衬底还能够为绝缘体上的硅初始衬底或者绝缘体上的锗初始衬底等其他类型的初始衬底。
初始沟道叠层201为后续形成沟道叠层做准备。具体的，沟道材料层2012为后续形成沟道层做准备，牺牲材料层2011为后续形成牺牲层做准备。
本实施例中，沟道材料层2012的被刻蚀难度大于牺牲材料层2011的被刻蚀难度，后续刻蚀沟道材料层2012，形成沟道层，刻蚀牺牲材料层2011，形成牺牲层，在去除牺牲层时，沟道层不易受损伤。
本实施例中，沟道材料层2012的材料为硅；牺牲材料层2011的材料为锗化硅。其他实施例中，沟道材料层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲材料层的材料相应还可以为硅。
需要说明的是，提供基底的步骤中，在初始沟道叠层201上形成掩膜层101。
后续形成贯穿第一器件区I和第二器件区II交界处的初始沟道叠层201的介电墙的步骤中，掩膜层101保护初始沟道叠层201的顶部不易受损伤，初始沟道叠层201的顶部为沟道材料层2012，后续刻蚀沟道材料层2012形成沟道层，相应的沟道层不易受损伤。
具体的，掩膜层101的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，掩膜层101的材料包括氮化硅。
参考图6，在初始沟道叠层201上形成分立的组合图形103，所述组合图形103包括核心层1031和位于核心层1031侧壁的侧墙层1032，且组合图形103露出第一器件区I和第二器件区II的交界处。
核心层1031为形成侧墙层1032提供工艺基础。
本实施例中，核心层1031的材料包括无定形硅。其他实施例中，核心层的材料还可以为氧化硅或氮化硅。
侧墙层1032作为后续刻蚀初始沟道叠层201形成沟道叠层的掩膜层。所述侧墙层1032均位于所述核心层1031的侧壁上，所述侧墙层1032的均一性较高。
后续去除核心层1031的步骤中，侧墙层1032的被刻蚀难度大于核心层1031的被刻蚀难度。
具体的，侧墙层1032的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，侧墙层1032的材料包括氮化硅。
形成组合图形103的步骤包括：在初始沟道叠层201上形成核心材料层；图形化核心材料层，形成分立的核心层1031；在核心层1031以及核心层1031露出的初始沟道叠层201上形成侧墙材料层(图中未示出)；去除核心层1031顶部的侧墙材料层以及初始沟道叠层201表面的侧墙材料层，剩余的位于核心层1031侧壁的侧墙材料层作为侧墙层1032。
具体的，组合图形103形成在初始沟道叠层201上的掩膜层101上。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成侧墙材料层。原子层沉积工艺包括进行多次的原子层沉积循环，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了侧墙材料层的保形覆盖能力，使侧墙材料层能够保形覆盖在核心层1031的侧壁和顶部以及掩膜层101上，有利于提高侧墙材料层的厚度均一性，相应的去除所述核心层1031顶部的侧墙材料层以及初始沟道叠层201表面的侧墙材料层得到的所述侧墙层1032的均一性较高，后续以侧墙层1032为掩膜刻蚀初始沟道叠层201形成的沟道叠层的均一性较高。在其他实施例中，还可以采用化学气相沉积工艺(Chemical VaporDeposition，CVD)形成侧墙材料层。
参考图7至图9，形成组合图形103后，形成贯穿第一器件区I和第二器件区II交界处的初始沟道叠层201的介电墙102。
形成贯穿第一器件区I和第二器件区II交界处的初始沟道叠层201的介电墙102，介电墙102将第一器件区I和第二器件区II的初始沟道叠层201相隔离，且被所述组合图形覆盖的所述初始沟道叠层不易受到损伤。以平行于初始衬底200平面且垂直于介电墙102的延伸方向为横向，介电墙102形成在第一区域I和第二区域II交界处的初始衬底200上，使得第一型晶体管和第二型晶体管之间不需要预留过多的横向尺寸，能够提高初始衬底200平面的利用率，半导体结构的集成度较高，有利于降低半导体结构的能耗。
本实施例中，介电墙102的材料为低K介质材料。(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)，低K介质材料的绝缘性能优越，使得后续将栅极结构替换成金属栅极结构后，第一型晶体管中的金属栅极结构与第二型晶体管中的金属栅极结构之间的电容耦合效应较弱，有利于提升第二型晶体管的电学性能。
具体的，介电墙102的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。本实施例中，介电墙102的材料包括掺杂碳的SiN或掺杂氧的SiN。
需要说明的是，形成介电墙102的步骤中，以垂直于介电墙102的延伸方向为横向，若介电墙102的横向尺寸过大，介电墙102占据的半导体结构的初始衬底200面积过大，不利于提高半导体结构的集成度，相应的在半导体结构工作时，半导体结构的能耗不易降低。且后续刻蚀初始沟道叠层201，形成沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层，去除牺牲层，去除牺牲层后，形成全包围沟道层的金属栅极结构，第一器件区I中的金属栅极结构包括第一功函数层和位于第一功函数层上的金属栅极层，第二器件区II中的金属栅极结构包括第二功函数层和位于第二功函数层上的金属栅极层，先形成第一功函数层和第二功函数层，后形成金属栅极层，第一功函数层和第二功函数层的形成步骤包括：在第一器件区I和第二器件区II中的沟道层的表面形成第一功函数层，去除第二器件区II中的第一功函数层，在第二器件区II中的沟道层表面形成第二功函数层，去除第二器件区II中的第一功函数层的步骤通常包括：形成覆盖第一器件区I且露出第二器件区II的功函数掩膜层，功函数掩膜层还覆盖部分或全部的介电墙102，即使形成功函数掩膜层的过程中存在套刻误差，功函数掩膜层仍易完全覆盖第一器件区II且露出第二器件区II，介电墙102增大了功函数掩膜层形成的工艺窗口，在去除第二器件区II中的第一功函数层的过程中，第一器件区I中的第一功函数层不易受损伤，使得第一型晶体管的形成质量较好，第二器件区中的第一功函数层能去除干净，形成在第二器件区II中的第二功函数层的形成质量较好，相应的第二型晶体管的形成质量较好。后续在沟道叠层中形成分立的源漏掺杂层，若介电墙102的横向尺寸较小，介电墙102不能很好的将第一器件区I的源漏掺杂层和第二器件区II中的源漏掺杂层相间隔，易导致第一器件区I的源漏掺杂层和第二器件区II中的源漏掺杂层发生桥接的情况；且去除第二器件区II中的第一功函数层的过程中，若形成的功函数掩膜层即使存在微小的套刻误差，易误去除第一器件区I中的第一功函数层，或者易导致第二器件区II中的第一功函数层存在残留，导致后续形成的第一晶体管或第二晶体管的阈值电压不满足工艺需求。本实施例中，介电墙102的横向尺寸为5纳米至20纳米。
需要说明的是，形成贯穿第一器件区I和第二器件区II交界处的初始沟道叠层201的介电墙102的步骤中，在初始衬底200表面法线方向上，介电墙102的侧壁与侧墙层103的侧壁齐平。
在初始衬底200表面法线方向上，介电墙102的侧壁与侧墙层103的侧壁齐平，有利于提高初始衬底200表面的平面利用率，提高半导体结构的集成度，降低半导体结构的能耗。
具体的，形成介电墙102的步骤包括：
如图7所示，在初始沟道叠层201上形成遮挡层202，遮挡层202覆盖组合图形103，且露出第一器件区I和第二器件区II的交界处。
遮挡层202为能够起到掩膜作用且易于去除的材料，使得在后续去除遮挡层202时减少对初始沟道叠层201的损伤。
本实施例中，遮挡层202的材料包括：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV LightAbsorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
形成遮挡层202的步骤包括：形成覆盖组合图形103以及初始沟道叠层201的遮挡材料层；对遮挡材料层进行曝光，形成遮挡层202。
本实施例中，采用旋涂工艺形成遮挡材料层。
需要说明的是，因为组合图形103露出第一器件区I和第二器件区II的交界处，因此，图形化遮挡材料层，形成遮挡层202的过程中，即使存在套刻误差，导致遮挡层202露出的部分侧墙层1032，后续以遮挡层202为掩膜刻蚀初始沟道叠层201的过程中，侧墙层1032也能够起到掩膜作用，使得在初始沟道层中形成的开口满足工艺需求。
如图8所示，以遮挡层202为掩膜刻蚀初始沟道叠层201，形成贯穿初始沟道叠层201的开口105。
开口105为形成介电墙102提供工艺空间。
本实施例中，以遮挡层202为掩膜，采用各向异性的干法刻蚀工艺刻蚀第一器件区I和第二器件区II的交界处的初始沟道叠层201，形成贯穿初始沟道叠层201的开口105。各向异性干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使开口105的形貌满足工艺需求。在各向异性干法刻蚀工艺过程中，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀初始沟道叠层201中的沟道材料层2012和牺牲材料层2011，简化了工艺步骤。
需要说明的是，刻蚀第一器件区I和第二器件区II交界处的初始沟道叠层201的步骤中，还刻蚀部分厚度的初始衬底200，也就是说开口105的底面低于初始衬底200的顶面。
开口105的底面低于初始衬底200的顶面，使得后续形成在开口105中的介电墙能够更好的将第一器件区I和第二器件区II中的初始沟道叠层201电隔离。
需要说明的是，形成开口105的步骤中，在初始衬底200表面法线方向上，开口105的侧壁与侧墙层1032的侧壁齐平。
在初始衬底200表面法线方向上，开口105的侧壁与侧墙层1032的侧壁齐平，相应的后续形成在开口105中的介电墙的侧壁与侧墙层1032的侧壁，在初始衬底200表面法线方向上齐平。
半导体结构的形成方法还包括：形成开口105后，去除遮挡层202。去除遮挡层202为后续在开口105中形成介电墙做准备。
本实施例中，采用灰化工艺去除遮挡层202。
如图9所示，在开口105中以及初始沟道叠层201上形成介电材料层(图中未示出)；去除露出开口105的介电材料层，剩余的位于开口105中的介电材料层作为介电墙102。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成介电材料层。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高介电材料层的厚度均一性，使介电材料层能够保形覆盖在开口105中；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了介电材料层的保形覆盖能力，降低介电材料层中出现空洞的概率。其他实施例中，采用等离子体化学气相沉积(Plasma Chemical Vapor Deposition，FCVD)工艺形成介电材料层。
本实施例中，采用干法刻蚀工艺去除露出开口的介电材料层。在采用干法刻蚀工艺去除露出开口的介电材料层的过程中，介电材料层的被刻蚀速率大于掩膜层101的被刻蚀速率，因此，掩膜层101不易受损伤，相应的初始沟道叠层201不易受到损伤。
需要说明的是，形成介电墙102的步骤中，介电墙102还形成在初始衬底200中。介电墙102位于初始衬底200中，使得第一型晶体管和第二型晶体管的具有良好的电隔离效果。
参考图10，形成介电墙102后，去除核心层1031。
本发明实施例，形成贯穿第一器件区I和第二器件区II交界处的初始沟道叠层201的介电墙102，介电墙102将第一器件区I和第二器件区II的初始沟道叠层201相隔离，形成介电墙102后，以侧墙层1032为掩膜刻蚀初始沟道叠层201，形成分立的沟道叠层，沟道叠层以侧墙层1032为掩膜形成，因此沟道叠层的形貌均一性好，有利于提高半导体结构性能的均一性。
去除核心层1031，为后续以侧墙层1032为掩膜刻蚀初始沟道叠层201，形成沟道叠层做准备。
本实施例中，采用湿法刻蚀工艺去除核心层1031。湿法刻蚀工艺为各向同性刻蚀工艺，具有较高的刻蚀速率，且操作简单，工艺成本低。具体的，核心层1031的材料包括无定形硅，相应的湿法刻蚀溶液包括四甲基氢氧化铵(TMAH)溶液。
参考图11，以侧墙层1032为掩膜刻蚀初始沟道叠层201，形成分立的沟道叠层106，沟道叠层106包括牺牲层1061和位于牺牲层1061上的沟道层1062。
在所述初始沟道叠层201上形成分立的核心层1031和位于所述核心层1031侧壁的侧墙层1032，且所述组合图形103露出所述第一器件区I和第二器件区II的交界处，所述侧墙层1032均位于所述核心层1031的侧壁上，所述侧墙层1032的均一性较高；且形成所述介电墙102的过程中，被所述组合图形103覆盖的所述初始沟道叠层201不易受到损伤，形成所述介电墙102后，以所述侧墙层1032为掩膜刻蚀所述初始沟道叠层201，形成分立的沟道叠层106，所述沟道叠层106以所述侧墙层1032为掩膜形成，因此所述沟道叠层106的形貌均一性好，有利于提高半导体结构性能的均一性。
牺牲层1061用于支撑沟道层1062，为后续沟道层1062的间隔悬空设置提供工艺条件，也用于为后续形成的金属栅极结构占据空间位置。在半导体结构工作时，沟道层1062作为沟道。
本实施例中，沟道层1062的被刻蚀难度大于牺牲层1061的被刻蚀难度，后续在去除牺牲层1061时，沟道层1062不易受损伤。
本实施例中，以侧墙层1032为掩膜，采用干法刻蚀工艺刻蚀初始沟道叠层201，形成分立的沟道叠层106。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使沟道叠层106的形貌满足工艺需求，且还有利于提高初始沟道叠层201的去除效率。而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀牺牲材料层2011和沟道材料层2012，简化了工艺步骤。
需要说明的是，刻蚀初始沟道叠层201，形成分立的沟道叠层106的过程中，还刻蚀部分厚度的初始衬底200，形成衬底100和位于衬底100上的鳍部107。
形成沟道叠层106的步骤中，刻蚀部分厚度的初始衬底200，形成衬底100和位于衬底100上的鳍部107，沟道叠层106形成在鳍部107上。
鳍部107侧部的衬底100为后续形成隔离层提供工艺空间。
半导体结构的形成方法还包括：在鳍部107侧部的衬底100上形成隔离层108。
隔离层108用于电隔离衬底100和后续形成的金属栅极结构。
本实施例中，隔离层108的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层108的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层108的用于隔离相邻器件的作用。在其他实施例中，隔离层108的材料还可以为氮化硅或氮氧化硅。
需要说明的是，形成隔离层108的步骤中，掩膜层101起到保护沟道叠层106的顶部免受损伤，相应的顶部的沟道层1062不易受损伤，在半导体结构工作时，沟道层1062用作沟道，沟道层1062的形成质量较好，有利于提高沟道中载流子的迁移速率。
需要说明的是，半导体结构的形成方法包括：形成沟道叠层106后，去除侧墙层1032。
去除侧墙层1032，为后续形成栅极结构做准备。
本实施例中，采用湿法刻蚀工艺去除侧墙层1032。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
侧墙层1032的材料为氮化硅，相应的湿法刻蚀溶液为磷酸溶液。
半导体结构的形成方法包括：去除侧墙层1032后，去除掩膜层101。
去除掩膜层101，为后续形成栅极结构做准备。
本实施例中，采用湿法刻蚀工艺去除掩膜层101。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
掩膜层101的材料为氮化硅，相应的湿法刻蚀溶液为磷酸溶液。
参考图12和图13，图13为图12在AA处的剖面图，所述半导体结构的形成方法包括：形成所述沟道叠层106后，形成横跨沟道叠层106的栅极结构112，栅极结构112覆盖沟道叠层106的部分顶壁和部分侧壁。
栅极结构112为后续制程中形成金属栅极结构占据空间位置。
本实施例中，栅极结构112包括保形覆盖沟道叠层106的部分顶面和部分侧壁的伪栅氧化层(图中未示出)和位于伪栅氧化层上的伪栅层(图中未示出)。
本实施例中，伪栅氧化层的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅层的材料为多晶硅。其他实施例中，伪栅层的材料还可以为非晶碳。
继续参考图13，在所述第一器件区I和第二器件区II的所述栅极结构两侧的所述沟道叠层106中形成沟槽(图中未示出)；在所述沟槽中形成源漏掺杂层110。
本发明实施例，介电墙102形成在第一器件区I和第二器件区II的交界处，源漏掺杂层110在介电墙102之后形成，因此，第一器件区I的源漏掺杂层110和第二器件区II中的源漏掺杂层110能很好的被介电墙102电隔离，第一器件区I的源漏掺杂层110和第二器件区II中的源漏掺杂层110不易发生桥接的情况，有利于提高半导体结构的电学性能。
在半导体结构工作时，源漏掺杂层110用于为沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，第一器件区I用于形成PMOS。在半导体结构工作时，第一器件区I的源漏掺杂层110为栅极结构下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以改进电子的迁移速率。具体的，第一器件区I中的源漏掺杂层10的材料为掺杂N型离子的碳化硅、磷化硅或硅。具体的，N型离子包括P、As和Sb中的一种或多种。
第二器件区II用于形成PMOS。在半导体结构工作时，第二器件区II的源漏掺杂层110为栅极结构下方的沟道施加压缩应力(compression stress)，压缩沟道可以改进空穴的迁移率。具体的，第二器件区II的源漏掺杂层110的材料为掺杂P型离子的锗化硅或硅。具体的，P型离子包括B、Ga和In中的一种或多种。
在介电墙102两侧的沟道叠层106中形成源漏掺杂层110的步骤包括：在栅极结构112两侧的沟道叠层106中形成沟槽(图中未示出)；在沟槽中形成源漏掺杂层110。
沟槽为形成源漏掺杂层提供空间。
形成沟槽的步骤包括：刻蚀栅极结构112两侧的沟道叠层106，形成沟槽。
本实施例中，采用干法刻蚀工艺刻蚀沟道叠层106。干法刻蚀工艺具有各向异性刻蚀特点，具有较好的刻蚀剖面控制性，有利于使沟槽的形貌满足工艺需求，从而为源漏掺杂层的形成提供良好的工艺窗口。
需要说明的是，形成沟槽的步骤中，沟槽露出鳍部107的顶部。
形成源漏掺杂层110的步骤包括：采用选择性外延生长工艺(selective epitaxygrowth，SEG)在沟槽中形成外延层(图中未示出)，并对外延层进行离子掺杂，形成源漏掺杂层110。外延层通过选择性外延生长工艺所形成，其薄膜纯净度高，生长缺陷少，形成质量高，从而有利于优化半导体结构的性能。
本实施例中，采用原位自掺杂工艺对外延层进行离子掺杂，形成源漏掺杂层110。通过采用原位自掺杂的方式，有利于提高源漏掺杂层110中掺杂离子浓度的均一性，从而提高源漏掺杂层110的质量和性能。其他实施例中，还可以在形成外延层后，采用离子注入的方式对外延层进行离子掺杂，形成源漏掺杂层。
半导体结构的形成方法还包括：形成沟槽后，形成源漏掺杂层110前，在介电墙102的延伸方向上，去除沟槽侧壁露出的部分尺寸的牺牲层1061，形成由沟道层1062、鳍部107以及牺牲层1061围成的第一侧沟槽(图中未示出)，以及沟道层1062和牺牲层1061围成的第二侧沟槽(图中未示出)；在第一侧沟槽和第二侧沟槽中形成内侧墙层111。
内侧墙层111用于减小后续形成的源漏掺杂层和后续形成的金属栅极结构之间的电容耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
本实施例中，内侧墙层111的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
半导体的形成方法还包括：形成源漏掺杂层110后，形成覆盖源漏掺杂层110且露出栅极结构112顶部的层间介质层109。
层间介质层109用于电隔离相邻器件。
本实施例中，层间介质层109的材料为绝缘材料。具体地，本实施例中，层间介质层109的材料为氧化硅。
参考图14和图15，图15为图14，在BB方向的剖面图，去除栅极结构112和牺牲层1061，形成栅极开口114。
栅极开口114为后续形成金属栅极结构提供工艺空间。
本实施例中，采用湿法刻蚀工艺去除牺牲层1061。湿法刻蚀工艺为各向同性刻蚀工艺，具有刻蚀速率快，操作简单，成本低等特点。
牺牲层1061的材料锗化硅，相应的湿法刻蚀溶液包括氯化氢溶液。
本实施例中，采用湿法刻蚀工艺去除栅极结构112。湿法刻蚀工艺为各向同性刻蚀工艺，具有刻蚀速率快，操作简单，成本低等特点。
栅极结构112的材料包括伪栅氧化层和伪栅层。伪栅氧化层的材料为氧化硅，伪栅层的材料为多晶硅。相应的湿法刻蚀溶液包括氟化氢和四甲基氢氧化铵(TMAH)。
参考图16和图17，图17为图16在CC剖面的示意图，在栅极开口114中形成全包围沟道层1062的金属栅极结构。
在半导体结构工作时，金属栅极结构用于控制沟道的开启与断开。
第一器件区I的金属栅极结构包括金属栅极层113和第一功函数层118，第二器件区II的金属栅极结构包括金属栅极层113和第二功函数层117。
本实施例中，金属栅极层113的材料包括镁钨合金。其他实施例中，金属栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，采用原子层沉积工艺形成金属栅极层113。其他实施例中，还可以采用电化学电镀工艺形成金属栅极层。
形成全包围沟道层1062的金属栅极结构的步骤包括：在第一器件区I和第二器件区II的沟道层1062的表面形成第一功函数层118；形成第一功函数层118后，去除第二器件区II中的第一功函数层118；去除第二器件区II中的第一功函数层118后，在第二器件区II中的沟道层1062的表面形成第二功函数层115；形成第二功函数层115后，形成包围沟道层1062、第一功函数层118和第二功函数层115的金属栅极层113，第一功函数层118和金属栅极层113作为第一器件区I的金属栅极结构，第二功函数层115和金属栅极层113作为第二器件区II的金属栅极结构。
去除第二器件区II中的第一功函数层118的步骤包括：形成覆盖第一器件区I和部分介电墙102，且露出第二器件区II的功函数掩膜层；以功函数掩膜层和介电墙102为掩膜，去除第二器件区II中的第一功函数层118；半导体结构的形成方法还包括：在第二器件区II中的沟道层1062的表面形成第二功函数层115后，去除功函数掩膜层。
功函数掩膜层可以覆盖部分或全部的介电墙102，即使形成功函数掩膜层的过程中存在套刻误差，功函数掩膜层仍易完全覆盖第一器件区I且露出第二器件区II，介电墙102增大了功函数掩膜层形成的工艺窗口，在去除第二器件区II中的第一功函数层118的过程中，第一器件区I中的第一功函数层118不易受损伤，第一功函数层118对第一晶体管阈值电压的调整较好，第二器件区II中的第一功函数层118能去除干净，第二功函数层115对第二晶体管阈值电压的调整较好，有利于提高半导体结构的电学性能。
需要说明的是，形成金属栅极结构的步骤中，金属栅极结构形成在栅极开口114中。
半导体结构的形成方法还包括：形成栅极开口114后，形成第一功函数层118前，在栅极开口114中保形覆盖栅介质层116。
栅介质层116用于电隔离后续形成的金属栅极结构与沟道层1022。需要说明的是，栅介质层116的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，栅介质层116的材料为HfO2。其他实施例中，栅介质层的材料还为ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
相应的，本发明实施例还提供一种半导体结构。参考图10，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：初始衬底200，初始衬底200包括第一器件区I和第二器件区II；初始沟道叠层201，位于初始衬底200上；介电墙102，贯穿第一器件区I和第二器件区II交界处的初始沟道叠层201；侧墙层1032，分立于初始沟道叠层201上，且侧墙层1032露出介电墙102。
半导体结构中，介电墙102贯穿第一器件区I和第二器件区II交界处的初始沟道叠层201，介电墙102将第一器件区I和第二器件区II的初始沟道叠层201电隔离，后续以侧墙层1032为掩膜刻蚀初始沟道叠层201，形成分立的沟道叠层，沟道叠层以侧墙层1032为掩膜形成，因此沟道叠层的形貌均一性好，有利于提高半导体结构性能的均一性。此外，通常形成沟道叠层后，在介电墙两侧的沟道叠层中形成源漏掺杂层，因为源漏掺杂层在介电墙102之后形成，因此，第一器件区I的源漏掺杂层和第二器件区II中的源漏掺杂层能很好的被介电墙102电隔离，第一器件区I的源漏掺杂层和第二器件区II中的源漏掺杂层不易发生桥接的情况，有利于提高半导体结构的电学性能。
本实施例中，第一器件区I用于形成第一型晶体管，第二器件区II用于形成第二型晶体管，第一型晶体管和第二型晶体管的导电类型不同。具体的，第一型晶体管为PMOS(Positive Channel Metal Oxide Semiconductor)，第二型晶体管为NMOS(Negativechannel Metal Oxide Semiconductor)。
初始衬底200为后续形成衬底做准备。
本实施例中，初始衬底200为硅衬底。在其他实施例中，初始衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，初始衬底还能够为绝缘体上的硅初始衬底或者绝缘体上的锗初始衬底等其他类型的初始衬底。
初始沟道叠层201为后续形成沟道叠层做准备。具体的，沟道材料层2012为后续形成沟道层做准备，牺牲材料层2011为后续形成牺牲层做准备。
本实施例中，沟道材料层2012的被刻蚀难度大于牺牲材料层2011的被刻蚀难度，后续刻蚀沟道材料层2012，形成沟道层，刻蚀牺牲材料层2011，形成牺牲层，在去除牺牲层时，沟道层不易受损伤。
本实施例中，沟道材料层2012的材料为硅；牺牲材料层2011的材料为锗化硅。其他实施例中，沟道材料层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲材料层的材料相应还可以为硅。
侧墙层1032作为后续刻蚀初始沟道叠层201的刻蚀掩膜。
具体的，侧墙层1032的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，侧墙层1032的材料包括氮化硅。
半导体结构还包括：掩膜层101，位于初始沟道叠层201和侧墙层1032之间。
形成介电墙102的步骤中，掩膜层101保护初始沟道叠层201的顶部不易受损伤，初始沟道叠层201的顶部为沟道材料层2012，后续刻蚀沟道材料层2012形成沟道层，相应的沟道层不易受损伤。
具体的，掩膜层101的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，掩膜层101的材料包括氮化硅。
本实施例中，介电墙102的材料为低K介质材料。(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)，低K介质材料的绝缘性能优越，使得后续将栅极结构替换成金属栅极结构后，第一型晶体管中的金属栅极结构与第二型晶体管中的金属栅极结构之间的电容耦合效应较弱，有利于提升第二型晶体管的电学性能。
具体的，介电墙102的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。本实施例中，介电墙102的材料包括掺杂碳的SiN或掺杂氧的SiN。
需要说明的是，在初始衬底200表面法线方向上，介电墙102的侧壁与侧墙层1032的侧壁齐平。
在初始衬底200表面法线方向上，介电墙102的侧壁与侧墙层103的侧壁齐平，有利于提高初始衬底200表面的平面利用率，提高半导体结构的集成度，降低半导体结构的能耗。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一器件区和第二器件区，所述基底包括初始衬底、位于所述初始衬底上的一个或多个初始沟道叠层，所述初始沟道叠层包括牺牲材料层和位于所述牺牲材料层上的沟道材料层；
在所述初始沟道叠层上形成分立的组合图形，所述组合图形包括核心层和位于所述核心层侧壁的侧墙层，且所述组合图形露出所述第一器件区和第二器件区的交界处；
形成所述组合图形后，形成贯穿所述第一器件区和第二器件区交界处的所述初始沟道叠层的介电墙；
形成所述介电墙后，去除所述核心层；
以所述侧墙层为掩膜刻蚀所述初始沟道叠层，形成分立的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述组合图形的步骤包括：在所述初始沟道叠层上形成核心材料层；
图形化所述核心材料层，形成分立的所述核心层；
在所述核心层以及所述核心层露出的所述初始沟道叠层上形成侧墙材料层；
去除所述核心层顶部以及所述初始沟道叠层上的所述侧墙材料层，剩余的位于所述核心层侧壁的所述侧墙材料层作为所述侧墙层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述侧墙材料层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙层的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介电墙的材料为低K介质材料。
6.如权利要求1或5所述的半导体结构的形成方法，其特征在于，所述介电墙的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成贯穿所述第一器件区和第二器件区交界处的所述初始沟道叠层的介电墙的步骤中，在所述初始衬底表面法线方向上，所述介电墙的侧壁与所述侧墙层的侧壁齐平。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介电墙的步骤包括：
在所述初始沟道叠层上形成遮挡层，所述遮挡层覆盖所述组合图形，且露出所述第一器件区和第二器件区的交界处；
以所述遮挡层为掩膜刻蚀所述初始沟道叠层，形成贯穿所述初始沟道叠层的开口；
在所述开口中以及所述初始沟道叠层上形成介电材料层；
去除露出所述开口的所述介电材料层，剩余的位于所述开口中的所述介电材料层作为所述介电墙。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，以所述遮挡层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述的第一器件区和第二器件区的交界处的所述初始沟道叠层，形成所述开口。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，采用等离子体化学气相沉积工艺或者原子层沉积工艺形成所述介电材料层。
11.如权利要求8所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除露出所述开口的所述介电材料层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述侧墙层为掩膜，采用干法刻蚀工艺刻蚀所述初始沟道叠层，形成分立的沟道叠层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括：
形成所述沟道叠层后，形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶壁和部分侧壁；
在所述第一器件区和第二器件区的所述栅极结构两侧的所述沟道叠层中形成沟槽；在所述沟槽中形成源漏掺杂层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：
形成覆盖源漏掺杂层且露出所述栅极结构顶部的层间介质层；
去除所述栅极结构和牺牲层，形成栅极开口；
在所述栅极开口中形成包围所述沟道层的金属栅极结构。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成包围所述沟道层的金属栅极结构的步骤包括：
在所述第一器件区和第二器件区的所述沟道层的表面形成第一功函数层；
形成所述第一功函数层后，去除所述第二器件区中的所述第一功函数层；去除所述第二器件区中的所述第一功函数层后，在所述第二器件区中的所述沟道层的表面形成第二功函数层；
形成所述第二功函数层后，形成包围所述沟道层、第一功函数层和第二功函数层的金属栅极层，所述第一功函数层和金属栅极层作为第一器件区的所述金属栅极结构，所述第二功函数层和金属栅极层作为第二器件区的所述金属栅极结构。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介电墙的步骤中，所述介电墙还形成在所述初始衬底中；
刻蚀所述初始沟道叠层，形成分立的沟道叠层的步骤中，还刻蚀部分厚度的所述初始衬底，形成衬底和位于所述衬底上的鳍部，所述沟道叠层形成在所述鳍部上。
17.一种半导体结构，其特征在于，包括：
初始衬底，所述初始衬底包括第一器件区和第二器件区；
初始沟道叠层，位于所述初始衬底上；
介电墙，贯穿所述第一器件区和第二器件区交界处的所述初始沟道叠层；侧墙层，分立于所述初始沟道叠层上，且所述侧墙层露出所述介电墙。
18.如权利要求17所述的半导体结构，其特征在于，所述侧墙层的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
19.如权利要求17或18所述的半导体结构，其特征在于，所述介电墙的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
20.如权利要求17所述的半导体结构，其特征在于，在所述初始衬底表面法线方向上，所述介电墙的侧壁与所述侧墙层的侧壁齐平。
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