CN113764280A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113764280A
CN113764280A CN202010503521.4A CN202010503521A CN113764280A CN 113764280 A CN113764280 A CN 113764280A CN 202010503521 A CN202010503521 A CN 202010503521A CN 113764280 A CN113764280 A CN 113764280A
Authority
CN
China
Prior art keywords
layer
side wall
forming
semiconductor structure
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010503521.4A
Other languages
English (en)
Inventor
赵猛
施雪捷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010503521.4A priority Critical patent/CN113764280A/zh
Publication of CN113764280A publication Critical patent/CN113764280A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底和位于基底上的栅极结构，以平行于所述基底表面且垂直于栅极结构的延伸方向为横向；在栅极结构的侧壁形成第一侧墙材料层；在栅极结构和第一侧墙材料层两侧的基底中，形成沟槽；从横向上，对第一侧墙材料层进行减薄处理，形成第一侧墙层；在沟槽的侧壁和底面形成防扩散区；在沟槽中形成源漏掺杂层。本发明实施例中，第一侧墙层露出的沟槽的横向尺寸较大，为形成防扩散区提供较大工艺窗口，进而防扩散区能够更好的阻挡源漏掺杂层中的第一型离子扩散至栅极结构下方的沟道中，在半导体结构工作时，源漏掺杂层的耗尽区不易扩展，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源区与漏区间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，来优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底和位于所述基底上的栅极结构，以平行于所述基底表面且垂直于所述栅极结构的延伸方向为横向；在所述栅极结构的侧壁形成第一侧墙材料层；在所述栅极结构和第一侧墙材料层两侧的所述基底中，形成沟槽；形成所述沟槽后，从横向上，对所述第一侧墙材料层进行减薄处理，形成第一侧墙层；形成所述第一侧墙层后，在所述沟槽的侧壁和底面形成防扩散区；形成所述防扩散区后，在所述沟槽中形成源漏掺杂层。
可选的，所述半导体结构的形成方法还包括：形成所述源漏掺杂层后，在所述第一侧墙层的侧壁形成第二侧墙层；在所述第二侧墙层侧部的所述源漏掺杂层上形成盖帽层。
可选的，形成所述第一侧墙材料层的步骤中，所述第一侧墙材料层的横向尺寸为10纳米至20纳米。
可选的，所述第一侧墙层的横向尺寸为3纳米至7纳米。
可选的，所述第一侧墙层的材料包括氮化硅、氧化硅、氮氧化硅、氮碳硼化硅和氮碳化硅中的一种或多种。
可选的，采用湿法刻蚀工艺对所述第一侧墙材料层进行所述减薄处理，形成所述第一侧墙层。
可选的，采用选择性外延生长工艺在所述沟槽的底面和侧壁形成外延层，在形成所述外延层的过程中对所述外延层进行原位自掺杂形成防扩散层，所述防扩散层作为所述防扩散区；或者，采用离子注入工艺在所述沟槽的底面和侧壁形成所述防扩散区。
可选的，所述半导体结构用于形成第一型晶体管；形成防扩散区的步骤中，所述防扩散区中掺杂有第二型离子；形成所述源漏掺杂层的步骤中，所述源漏掺杂层中具有第一型离子，所述第一型离子的导电类型与第二型离子的导电类型不同。
可选的，形成所述防扩散区的步骤中，所述防扩散区掺杂有C离子和N离子。
可选的，所述第二侧墙层的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
可选的，所述第二侧墙层的横向尺寸为7纳米至13纳米。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；第一侧墙层，位于所述栅极结构的侧壁上；沟槽，位于所述栅极结构和第一侧墙层两侧的所述基底中；防扩散区，位于所述沟槽的底面和侧壁；源漏掺杂层，位于所述防扩散区上且填充所述沟槽；第二侧墙层，位于所述第一侧墙层的侧壁上，且所述第二侧墙层位于所述源漏掺杂层上。
可选的，以平行于所述基底表面且垂直于所述栅极结构的延伸方向为横向，所述第一侧墙层的横向尺寸为3纳米至7纳米。
可选的，所述第一侧墙层的材料包括氮化硅、氧化硅、氮氧化硅、氮碳硼化硅和氮碳化硅中的一种或多种。
可选的，所述防扩散区位于所述沟槽底部的所述基底中；或者，所述防扩散区为防扩散层，所述防扩散层位于所述沟槽的底面和侧壁上。
可选的，所述半导体结构用于形成第一型晶体管；所述源漏掺杂层中具有第一型离子；所述防扩散区中掺杂有第二型离子，所述第二型离子的导电类型与第一型离子的导电类型不同。
可选的，所述防扩散区掺杂有C和N离子。
可选的，所述第二侧墙层的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
可选的，以平行于所述基底表面且垂直于所述栅极结构的延伸方向为横向，所述第二侧墙层的横向尺寸为7纳米至13纳米。
可选的，所述半导体结构还包括：盖帽层，位于所述第二侧墙层侧部的所述源漏掺杂层上。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，通常栅极结构下方的基底用作沟道区，在所述栅极结构的侧壁形成横向尺寸较大的第一侧墙材料层，在横向上，依据栅极结构和第一侧墙材料层形成的沟槽的侧壁至所述栅极结构的横向尺寸较大，有利于使得沟道区的横向尺寸较大，能够减缓短沟道效应，有利于提高半导体结构的电学性能。所述第一侧墙层为对第一侧墙材料层进行减薄处理形成的，因此所述第一侧墙层的横向尺寸小于所述第一侧墙材料层的横向尺寸，从而所述第一侧墙层露出的所述沟槽的横向尺寸较大，能够为形成所述防扩散区提供较大的工艺窗口，使得所述防扩散区的形成质量较好，进而所述防扩散区能够更好的阻挡所述源漏掺杂层中的第一型离子扩散至栅极结构下方的沟道中，在半导体结构工作时，源漏掺杂层的耗尽区不易扩展，能够缓解短沟道效应，有利于提高半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
图1至图3示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1、位于所述衬底1上的鳍部2以及横跨所述鳍部2的栅极结构3，且所述栅极结构3覆盖所述鳍部2的部分顶壁和部分侧壁；在所述栅极结构3的侧壁上形成侧墙层6，相邻所述栅极结构3侧壁上的所述侧墙层6之间的尺寸作为D1。
如图2所示，刻蚀所述栅极结构3两侧的所述鳍部2，在所述鳍部2中形成凹槽4；在所述凹槽4的底面和侧壁形成防扩散层7，所述防扩散层7中具有第一型离子。
如图3所示，形成防扩散层7后，在所述凹槽4中形成源漏掺杂层5，所述源漏掺杂层5中具有第二型离子，所述第二型离子的导电类型与所述第一型离子的导电类型不同。
随着半导体制造技术的发展，半导体工艺节点不断减小，因此，垂直于所述栅极结构3的延伸方向上，所述D1的尺寸越来越小，相应的，形成所述防扩散层7的工艺窗口较小，导致防扩散层7的形成质量较差，所述防扩散层7不能很好的阻挡源漏掺杂层5中的第二型离子扩散入栅极结构3下方的鳍部2中，在半导体结构工作时，源漏掺杂层5的耗尽层易扩展，从而短沟道效应较严重，导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底和位于所述基底上的栅极结构，以垂直于所述栅极结构的延伸方向为横向；在所述栅极结构的侧壁形成第一侧墙材料层；在所述栅极结构和第一侧墙材料层两侧的所述基底中，形成沟槽；形成所述沟槽后，从横向上，对所述第一侧墙材料层进行减薄处理，形成第一侧墙层；形成所述第一侧墙层后，在所述沟槽的侧壁和底面形成防扩散区；形成所述防扩散区后，在所述沟槽中形成源漏掺杂层。
本发明实施例所提供的半导体结构的形成方法中，通常栅极结构下方的基底用作沟道区，在所述栅极结构的侧壁形成横向尺寸较大的第一侧墙材料层，在横向上，依据栅极结构和第一侧墙材料层形成的沟槽的侧壁至所述栅极结构的横向尺寸较大，有利于使得沟道区的横向尺寸较大，能够减缓短沟道效应，有利于提高半导体结构的电学性能。所述第一侧墙层为对第一侧墙材料层进行减薄处理形成的，因此所述第一侧墙层的横向尺寸小于所述第一侧墙材料层的横向尺寸，从而所述第一侧墙层露出的所述沟槽的横向尺寸较大，能够为形成所述防扩散区提供较大的工艺窗口，使得所述防扩散区的形成质量较好，进而所述防扩散区能够更好的阻挡所述源漏掺杂层中的第一型离子扩散至栅极结构下方的沟道中，在半导体结构工作时，源漏掺杂层的耗尽区不易扩展，能够缓解短沟道效应，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图4至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底和位于所述基底上的栅极结构102，以平行于所述基底表面且垂直于所述栅极结构102的延伸方向为横向。
基底为后续形成半导体结构提供工艺基础。本实施例中，所述半导体结构用于形成第一型晶体管，也就是说所述第一型晶体管的源漏掺杂层中掺杂有第一型离子。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100和位于所述衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面基底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，本实施例中，平行于所述基底表面指代的是平行于所述衬底100的表面。
所述栅极结构102用于为后续形成的金属栅极结构占据空间位置。
具体的，所述栅极结构102横跨所述鳍部101，且栅极结构102覆盖鳍部101的部分侧壁和顶壁。
本实施例中，栅极结构102为叠层结构，包括保形覆盖鳍部101的部分顶面和部分侧壁的栅氧化层1021和位于栅氧化层1021上的栅极层1022。其他实施例中，栅极结构还可以为单层结构，即栅极结构仅包括栅极层。
本实施例中，栅极结构102为多晶硅栅极结构。
本实施例中，栅氧化层1021的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，栅极层1022的材料为多晶硅。其他实施例中，栅极层的材料还可以为非晶碳。
栅极结构102的形成步骤包括：形成保形覆盖所述基底的栅氧化材料层(图中未示出)；在所述栅氧化材料层上形成栅极材料层(图中未示出)；在所述栅极材料层上形成掩膜层104；以所述掩膜层104为掩膜刻蚀所述栅氧化材料层和栅极材料层，剩余的所述栅极材料层作为栅极层1022，剩余的所述栅氧化材料层作为栅氧化层1021。
本实施例中，所述掩膜层104的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
需要说明的是，在后续半导体结构的形成方法中，所述掩膜层104用于保护栅极结构102的顶部不易受损伤。
参考图5，在所述栅极结构102的侧壁形成第一侧墙材料层103。
后续在所述栅极结构102和第一侧墙材料层103两侧的所述鳍部101中，形成沟槽，通常栅极结构102下方的鳍部101用作沟道区，在所述栅极结构102的侧壁形成横向尺寸较大的第一侧墙材料层103，相应的依据栅极结构102和第一侧墙材料层103形成的沟槽的侧壁至所述栅极结构102的横向尺寸较大，有利于使得沟道区的横向尺寸较大，能够减缓短沟道效应，有利于提高半导体结构的电学性能。
此外，所述第一侧墙材料层103为后续形成第一侧墙层做准备。在后续形成沟槽的过程中，所述第一侧墙材料层103对所述栅极结构102的侧壁起到保护作用，用于定义后续源漏掺杂层的形成区域。
所述第一侧墙材料层103的材料为介电材料。
具体的，所述第一侧墙材料层103的材料包括氮化硅、氧化硅、氮氧化硅、氮碳硼化硅和氮碳化硅中的一种或多种。本实施例中，所述第一侧墙材料层103的材料为氮化硅。
形成所述第一侧墙材料层103的步骤包括：在所述栅极结构102以及所述栅极结构102露出的所述鳍部101上保形覆盖所述第一侧墙材料膜(图中未示出)；去除所述栅极结构102上以及所述鳍部101上的第一侧墙材料膜，位于所述栅极结构102侧壁上的剩余的所述第一侧墙材料膜作为第一侧墙材料层103。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述第一侧墙材料膜。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高第一侧墙材料膜的厚度均一性；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述第一侧墙材料膜的保形覆盖能力。在其他实施例中，还可以采用其他沉积工艺形成所述第一侧墙材料膜，例如：等离子体化学气相沉积工艺等。
需要说明的是，所述第一侧墙材料层103的横向尺寸不宜过大也不宜过小。后续在所述栅极结构102和第一侧墙材料层103两侧的所述鳍部101中形成沟槽，若所述第一侧墙材料层103的横向尺寸过大，相邻所述栅极结构102侧壁上第一侧墙材料层103之间的距离d1过近，易导致后续在所述栅极结构102两侧的所述鳍部101中形成的沟槽的横向尺寸过小，后续在所述沟槽中形成源漏掺杂层后，所述栅极结构102两侧所述源漏掺杂层之间的距离较远，从而易导致在半导体结构工作时，形成在源漏掺杂层之间的沟道较长，不利于提高沟道中载流子的迁移速率。若所述第一侧墙材料层103的横向尺寸过小，在后续形成沟槽的过程中，所述第一侧墙材料层103易被去除，易导致栅极结构102受到损伤，在半导体结构工作时，导致栅极结构102对沟道的控制能力较差。本实施例中，形成所述第一侧墙材料层103的步骤中，所述第一侧墙材料层103的横向尺寸为10纳米至20纳米。
参考图6，在所述栅极结构102和第一侧墙材料层103两侧的所述基底中，形成沟槽105。
所述沟槽105为后续形成源漏掺杂层提供工艺空间。沟槽105是依据栅极结构102和第一侧墙材料层103为掩膜刻蚀所述鳍部101形成的，依据栅极结构102和第一侧墙材料层103形成的沟槽105的侧壁至所述栅极结构102的横向尺寸较大，有利于使得沟道区的横向尺寸较大，能够减缓短沟道效应，有利于提高半导体结构的电学性能。
具体的，在所述栅极结构102两侧的所述鳍部101中形成沟槽105。
本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构102和第一侧墙材料层103两侧的鳍部101，形成所述沟槽105。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述沟槽105的形貌满足工艺需求，降低对其他膜层结构的损伤。且干法刻蚀工艺能够控制鳍部101材料的去除量，控制沟槽105的形成深度。
参考图7，形成所述沟槽105后，从横向上，对所述第一侧墙材料103进行减薄处理，形成第一侧墙层106。
所述第一侧墙层106为对第一侧墙材料层103进行减薄处理形成的，因此所述第一侧墙层106的横向尺寸小于所述第一侧墙材料层103的横向尺寸，从而所述第一侧墙层106露出的所述沟槽105的横向尺寸较大，能够为后续形成所述防扩散区提供较大的工艺窗口，使得所述防扩散区的形成质量较好，进而所述防扩散区能够更好的阻挡所述源漏掺杂层中的第一型离子扩散至栅极结构下方的沟道中，在半导体结构工作时，源漏掺杂层的耗尽区不易扩展，能够缓解短沟道效应，有利于提高半导体结构的电学性能。
本实施例中，采用湿法刻蚀工艺对所述第一侧墙材料层103进行减薄处理，形成所述第一侧墙层106。湿法刻蚀工艺为各向同性刻蚀，且操作简单，工艺成本低，湿法刻蚀工艺具有较高的刻蚀速率，湿法刻蚀工艺还有利于控制第一侧墙材料层103的横向去除尺寸，避免对栅极结构102造成损伤。
具体的，本实施例中，所述第一侧墙材料层103的材料为氮化硅，相应的采用磷酸溶液刻蚀所述第一侧墙材料层103，形成所述第一侧墙层106。
还需要说明的是，所述湿法刻蚀溶液对所述第一侧墙材料层103进行减薄处理的过程中，对所述沟槽105的刻蚀速率较小，所述沟槽105不易受到损伤。
需要说明的是，所述第一侧墙层106的横向尺寸不宜过大也不宜过小。若所述第一侧墙层106的横向尺寸过大，易导致相邻所述栅极结构102侧壁上的所述第一侧墙层106之间的距离d2过小，所述第一侧墙层106露出的所述沟槽105的横向尺寸较小，不易为后续形成防扩散区提供较大的工艺窗口，导致所述防扩散区的形成质量较差，进而所述防扩散区不能够更好的阻挡后续形成在防扩散区上的源漏掺杂层中的第一型离子扩散至栅极结构102下方的沟道中，在半导体结构工作时，源漏掺杂层的耗尽区易扩展，导致短沟道效应较严重。若所述第一侧墙层106的横向尺寸过小，所述第一侧墙层106易露出所述栅极结构102的部分侧壁，且所述栅极结构102的材料为多晶硅，后续在沟槽105中选择性外延生长形成源漏掺杂层的过程中，栅极结构102的侧壁上易生长出多余的外延层，所述多余的外延层容易与栅极结构102桥接，后续将栅极结构102替换成金属栅极结构后，多余的外延层容易与金属栅极结构桥接，进而导致半导体结构的电学性能较差。本实施例中，所述第一侧墙层106的横向尺寸为3纳米至7纳米。
参考图8，形成所述第一侧墙层106后，在所述沟槽105的侧壁和底面形成防扩散区107。
形成所述防扩散区107后，后续在所述沟槽105中形成源漏掺杂层。所述第一侧墙层106露出的所述沟槽105的横向尺寸较大，能够为形成所述防扩散区107提供较大的工艺窗口，使得所述防扩散区107的形成质量较好，进而所述防扩散区107能够更好的阻挡所述源漏掺杂层中的第一型离子扩散至栅极结构102下方的沟道中，在半导体结构工作时，源漏掺杂层的耗尽区不易扩展，能够缓解短沟道效应，有利于提高半导体结构的电学性能。
本实施例中，采用选择性外延生长工艺(selective epitaxy growth，SEG)在所述沟槽105的侧壁和底面形成外延层，在形成所述外延层的过程中对所述外延层进行原位自掺杂形成防扩散层，所述防扩散层作为所述防扩散区107。通过选择性外延生长工艺得到的薄膜纯度高、缺陷少，有利于提高外延层的形成质量，相应的所述防扩散区107的形成质量较高，能够更好的阻挡源漏掺杂层中的第一型离子穿过防扩散区107扩散至沟道区中，从而有利于优化半导体结构的电学性能。
本实施例中，形成防扩散区107的步骤中，所述防扩散区107中掺杂有第二型离子。
具体的，所述防扩散区107中的第二型离子是通过原位自掺杂形成。
所述防扩散区107中的第二型离子与后续源漏掺杂层中的第一型离子的导电类型不同，因此，后续形成的源漏掺杂层中的第一型离子不易穿过防扩散区107，扩散至沟道区中，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，能够缓解短沟道效应，有利于提高半导体结构的电学性能。
当所述半导体结构用于形成NMOS(Negative channel MetalOxideSemiconductor)时，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子或铟离子。当所述半导体结构的形成方法用于形成PMOS(positivechannel Metal OxideSemiconductor)时，所述第二型离子为N型离子，所述N型离子包括磷离子、砷离子或锑离子。
其他实施例中，形成所述防扩散区的步骤中，所述防扩散区中掺杂有C离子或N离子。所述C离子或N离子能够填充在晶格间隙中，使得所述源漏掺杂层中的第一型离子不易穿过防扩散区扩散至沟道区中，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，能够缓解短沟道效应，有利于提高半导体结构的电学性能。
其他实施例中，采用离子注入工艺在所述沟槽的底面和侧壁形成所述防扩散区。离子注入具有操作简单，工艺成本低等特点。且通过离子注入工艺形成的防扩散区位于衬底中，从而所述防扩散区不会占用沟槽的空间，从而能够提供足够大空间形成源漏掺杂层，在半导体结构工作时，有利于提高沟道中载流子的迁移速率。
形成所述防扩散区后，后续在所述沟槽中形成源漏掺杂层。通常将栅极结构下方且位于所述源漏掺杂层之间的区域作为沟道区，所述防扩散区使得源漏掺杂层中源漏离子不易穿过防扩散区扩散至沟道区中，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，能够缓解短沟道效应，有利于提高半导体结构的电学性能。
参考图9，形成所述防扩散区107后，在所述沟槽105中形成源漏掺杂层108。
在半导体结构工作时，所述源漏掺杂层108为沟道提供应力，使得沟道中载流子的迁移速率更高。
当所述半导体结构用于形成NMOS时，所述源漏掺杂层108为掺杂有N型离子的Si、SiP或SiC，所述N型离子包括磷离子、砷离子或锑离子。当所述半导体结构的形成方法用于形成PMOS时，所述源漏掺杂层108为掺杂有P型离子的Si或SiGe，所述P型离子包括硼离子、镓离子或铟离子。
形成所述源漏掺杂层108的步骤包括：在所述防扩散区107上形成源漏种子层1081；在所述源漏种子层1081上形成应力层1082，所述应力层1082和所述源漏种子层1081中均掺杂有第一型离子，且所述应力层1082中第一型离子的浓度大于所述源漏种子层1081中第一型离子的浓度。
所述应力层1082中第一型离子的浓度大于所述源漏种子层1081中第一型离子的浓度，从而源漏掺杂层108指向沟道区的方向上，所述源漏掺杂层108中第一型离子的掺杂浓度递减，使得所述源漏掺杂层108在对沟道提供足够应力的同时，还使得源漏掺杂层108中第一型离子不易扩散至沟道中，从而使得源漏掺杂层108的耗尽层不易扩展，有利于减缓短沟道效应，提高半导体结构的性能。
所述源漏种子层1081，用于提高所述沟槽105的表面平整度和光滑度，从而提供良好的界面态，为后续形成应力层1082提供工艺基础，使得应力层1082具有较好的形成质量。
本实施例中，所述源漏种子层1081和应力层1082均采用选择性外延生长工艺形成。通过选择性外延生长工艺得到的薄膜纯度高、缺陷少，有利于提高源漏掺杂层108的形成质量，从而有利于优化半导体结构的电学性能。在其他实施例中，还可以采用化学气相沉积等工艺形成源漏掺杂层。
参考图10，所述半导体结构的形成方法还包括：形成所述源漏掺杂层108后，在所述第一侧墙层106的侧壁形成第二侧墙层109。
后续在所述第一侧墙层106侧部的所述源漏掺杂层108上形成盖帽层，所述盖帽层中掺杂有第一型离子，在半导体结构工作时，所述盖帽层和源漏掺杂层108共同对沟道施加应力，提高沟道中载流子的迁移速率，所述第二侧墙层109使得盖帽层的形成位置距离所述沟道较远，从而盖帽层中的第一型离子不易扩散至沟道中，相应的，在半导体结构工作时，源漏掺杂层108的源极和漏极的耗尽层不易扩展，从而源漏掺杂层108的源极和漏极的耗尽层保持较大的间隔，有利于减缓短沟道效应，提高半导体结构的电学性能。
此外，后续形成覆盖所述栅极结构102侧壁且露出所述栅极结构102顶壁的层间介质层；为了提高半导体结构的电学性能，后续去除所述栅极结构102，形成由层间介质层以及鳍部101围成的栅极开口；在所述栅极开口中形成金属栅极结构。所述第二侧墙层109用于在形成栅极开口的过程中保护层间介质层不易受到损伤，有利于控制后续形成的金属栅极结构的空间位置，使得金属栅极结构不易与源漏掺杂层108接触，降低金属栅极结构与源漏掺杂层108桥接的概率。
本实施例中，所述第二侧墙层109的材料为低K材料。后续形成与源漏掺杂层108连接的接触孔插塞，所述第二侧墙层109采用低K材料能够降低接触孔插塞与金属栅极结构的电容耦合效应。
具体的，所述第二侧墙层109的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
需要说明的是，所述第二侧墙层109的横向尺寸不宜过大也不宜过小。若所述第二侧墙层109的横向尺寸过大，会导致后续形成的盖帽层距离沟道区的距离过远，在半导体结构工作时，盖帽层不能对沟道提供足够的应力，导致沟道中载流子的迁移速率较小。若所述第二侧墙层109的横向尺寸过小，导致盖帽层距离所述沟道区的距离过近，盖帽层中的第一型离子，易扩散进入沟道区中，在半导体结构工作时，源漏掺杂层108的源极和漏极的耗尽层易扩展，从而短沟道效应严重，导致半导体结构的电学性能较差。本实施例中，所述第二侧墙层109的横向尺寸为7纳米至13纳米。
所述半导体结构的形成方法还包括：形成所述第二侧墙层109后，对所述源漏掺杂层108再次进行第一型离子的掺杂，用于提升所述源漏掺杂层108的离子掺杂浓度，在半导体结构工作时，提高源漏掺杂层108对沟道的应力，提高沟道中载流子的迁移速率。
参考图11，形成所述第二侧墙层109后，在所述第二侧墙层109侧部的所述源漏掺杂层108上形成盖帽层110。
在半导体结构工作时，所述盖帽层110和源漏掺杂层108共同对沟道施加应力，提高沟道中载流子的迁移速率。
形成所述盖帽层110的步骤中，所述盖帽层110中具有第一型离子。当所述半导体结构用于形成NMOS时，所述盖帽层110为掺杂有N型离子的Si、SiP或SiC，所述N型离子包括磷离子、砷离子或锑离子。当所述半导体结构的形成方法用于形成PMOS时，所述盖帽层110为掺杂有P型离子的Si或SiGe，所述P型离子包括硼离子、镓离子或铟离子。
本实施例中，采用选择性外延生长工艺形成盖帽层110。通过选择性外延生长工艺得到的薄膜纯度高、缺陷少，有利于提高盖帽层110的形成质量，从而有利于优化半导体结构的电学性能。在其他实施例中，还可以采用化学气相沉积等工艺形成盖帽层。
需要说明的是，所述盖帽层110与所述第二侧墙层109接触。
参考图12和图13，所述半导体结构的形成方法还包括：在形成所述第二侧墙层109后，形成保形覆盖所述栅极结构102侧壁以及源漏掺杂层108的抗刻蚀层111(如图12所示)；形成所述抗刻蚀层111后，形成覆盖所述栅极结构102侧壁且露出所述栅极结构102顶壁的层间介质层112(如图13所示)。
后续在层间介质层112中形成用于填充接触孔插塞的开口过程中，所述抗刻蚀层111的被刻蚀速率小于所述层间介质层112的被刻蚀速率，所述抗刻蚀层111用于定义暂时刻蚀停止位置，之后进一步的刻蚀所述抗刻蚀层111和盖帽层110，直至露出所述源漏掺杂层108，进而使得各源漏掺杂层108上开口的刻蚀速率易一致，不易引起的刻蚀过量或刻蚀不足等问题，进一步提高半导体结构的电学性能和可靠性。
所述抗刻蚀层111的材料可以为氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述抗刻蚀层111的材料为氮化硅。
所述层间介质层112用于电隔离相邻器件。
所述层间介质层112的材料为介电材料。
具体的，本实施例中，所述层间介质层112的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述半导体结构的形成方法还包括：形成所述层间介质层112的过程中，去除所述掩膜层104，为后续去除所述栅极结构，形成金属栅极结构做准备。
需要说明的是，后续过程中，将所述栅极结构102替换成金属栅极结构，具体的过程在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图11，示出了本发明半导体结构第一实施例的结构示意图。
所述半导体结构包括：基底；栅极结构102，位于所述基底上；第一侧墙层106，位于所述栅极结构102的侧壁上；沟槽(图中未示出)，位于所述栅极结构102和第一侧墙层106两侧的所述基底中；防扩散区107，位于所述沟槽的底面和侧壁；源漏掺杂层108，位于所述防扩散区107上且填充所述沟槽；第二侧墙层109，位于所述第一侧墙层106的侧壁上，且所述第二侧墙层109，位于所述源漏掺杂层108上。
所述半导体结构的形成过程中，形成所述衬底100和栅极结构102后，在所述栅极结构102的侧壁形成第一侧墙材料层，以垂直于所述栅极结构102的延伸方向为横向，依据栅极结构102和第一侧墙材料层形成的沟槽105的侧壁至所述栅极结构102的横向尺寸较大，有利于使得沟道区的横向尺寸较大，能够减缓短沟道效应，有利于提高半导体结构的电学性能。所述第一侧墙层106为对第一侧墙材料层进行减薄处理形成的，因此所述第一侧墙层106的横向尺寸小于所述第一侧墙材料层的横向尺寸，从而所述第一侧墙层106露出的所述沟槽105的横向尺寸较大，能够为形成所述防扩散区107提供较大的工艺窗口，使得所述防扩散区107的形成质量较好，进而所述防扩散区107能够更好的阻挡所述源漏掺杂层108中的掺杂离子扩散至栅极结构102下方的沟道中，在半导体结构工作时，源漏掺杂层108的耗尽区不易扩展，能够缓解短沟道效应，有利于提高半导体结构的电学性能。
本实施例中，所述半导体结构用于形成第一型晶体管，也就是说所述第一型晶体管的源漏掺杂层108中掺杂有第一型离子。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100和位于所述衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面基底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述栅极结构102用于为后续形成的金属栅极结构占据空间位置。
本实施例中，栅极结构102为多晶硅栅极结构。
具体的，所述栅极结构102横跨所述鳍部101，且栅极结构102覆盖鳍部101的部分侧壁和顶壁。
本实施例中，栅极结构102为叠层结构，包括保形覆盖鳍部101的部分顶面和部分侧壁的栅氧化层1021和位于栅氧化层1021上的栅极层1022。其他实施例中，栅极结构还可以为单层结构，即栅极结构仅包括栅极层。
本实施例中，栅氧化层1021的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，栅极层1022的材料为多晶硅。其他实施例中，栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
所述第一侧墙层106的材料包括氮化硅、氧化硅、氮氧化硅、氮碳硼化硅和氮碳化硅中的一种或多种。本实施例中，所述第一侧墙层106的材料为氮化硅。
需要说明的是，以平行于所述基底表面且垂直于所述栅极结构102的延伸方向为横向，所述第一侧墙层106的横向尺寸不宜过大也不宜过小。若所述第一侧墙层106的横向尺寸过大，易导致相邻所述栅极结构102侧壁上的所述第一侧墙层106之间的距离d2过小，所述第一侧墙层106露出的所述沟槽105的横向尺寸较小，形成所述防扩散区107的工艺窗口较小，导致所述防扩散区107的形成质量较差，进而所述防扩散区107不能够更好的阻挡源漏掺杂层108中的第一型离子扩散至沟道中，在半导体结构工作时，源漏掺杂层108的耗尽区易扩展，导致短沟道效应较严重。若所述第一侧墙层106的横向尺寸过小，所述第一侧墙层106易露出所述栅极结构102的部分侧壁，且所述栅极结构102的材料为多晶硅，在采用选择性外延生长形成源漏掺杂层108的过程中，栅极结构102的侧壁上易生长出多余的外延层，所述多余的外延层易与栅极结构102桥接，后续将栅极结构102替换成金属栅极结构后，多余的外延层易与金属栅极结构桥接，导致半导体结构的电学性能较差。本实施例中，所述第一侧墙层106的横向尺寸为3纳米至7纳米。
需要说明的是，本实施例中，平行于所述基底表面指代的是平行于所述衬底100的表面。
所述防扩散区107使得源漏掺杂层108中第一型离子不易穿过防扩散区107扩散至沟道区中，相应的，在半导体结构工作时，源漏掺杂层108的源极和漏极的耗尽层不易扩展，从而源漏掺杂层108的源极和漏极的耗尽层保持较大的间隔，缓解短沟道效应，有利于提高半导体结构的电学性能。
所述防扩散区107中掺杂有第二型离子，所述防扩散区107中的掺杂离子与源漏掺杂层108中的第一型离子的导电类型不同，因此，源漏掺杂层108中第一型离子不易穿过防扩散区107扩散至沟道区中，相应的，在半导体结构工作时，源漏掺杂层108的源极和漏极的耗尽层不易扩展，从而源漏掺杂层108的源极和漏极的耗尽层保持较大的间隔，能够缓解短沟道效应，有利于提高半导体结构的电学性能。
当所述半导体结构为NMOS时，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子或铟离子。当所述半导体结构的形成方法用于形成PMOS时，第二型离子为N型离子，所述N型离子包括磷离子、砷离子或锑离子。
需要说明的是，本实施例中，所述防扩散区107为防扩散层，所述防扩散层位于所述沟槽底部上，通常所述防扩散层通过选择性外延生长工艺形成。
其他实施例中，所述防扩散区中掺杂有C离子或N离子。所述C离子或N离子能够填充在晶格间隙中，使得所述源漏掺杂层中的第一型离子不易穿过防扩散区扩散至沟道区中，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，能够缓解短沟道效应，有利于提高半导体结构的电学性能。
需要说明的是，在其他实施例中，所述防扩散区位于所述沟槽底部的所述基底中。
所述防扩散区形成在基底中，从而所述防扩散区不会占用沟槽的空间，从而使得形成的源漏掺杂层的体积较大，在半导体结构工作时，能够为沟道提供足够的应力，有利于提高沟道中载流子的迁移速率。
在半导体结构工作时，所述源漏掺杂层108为沟道提供应力，使得沟道中载流子的迁移速率更高。
当所述半导体结构为NMOS时，所述源漏掺杂层108为掺杂有N型离子的Si、SiP或SiC，所述N型离子包括磷离子、砷离子或锑离子。当所述半导体结构的形成方法用于形成PMOS时，所述源漏掺杂层108为掺杂有P型离子的Si或SiGe，所述P型离子包括硼离子、镓离子或铟离子。
本实施例中，源漏掺杂层108包括源漏种子层1081和位于所述源漏种子层108上的应力层。所述应力层1082和所述源漏种子层1081中均掺杂有第一型离子，且所述应力层1082中第一型离子的浓度大于所述源漏种子层1081中第一型离子的浓度。
所述应力层1082中第一型离子的浓度大于所述源漏种子层1081中第一型离子的浓度，从而源漏掺杂层108指向沟道区的方向上，所述源漏掺杂层108中第一型离子的掺杂浓度递减，使得所述源漏掺杂层108在对沟道提供足够应力的同时，还使得源漏掺杂层108中第一型离子不易扩散至沟道中，从而使得源漏掺杂层108的耗尽层不易扩展，有利于减缓短沟道效应，提高半导体结构的性能。
所述半导体结构还包括：盖帽层110，位于所述第二侧墙层109侧部的所述源漏掺杂层108上。
在半导体结构工作时，所述盖帽层110和源漏掺杂层108共同对沟道施加应力，提高沟道中载流子的迁移速率。
所述盖帽层110中具有第一型离子。当所述半导体结构用于形成NMOS时，所述盖帽层110为掺杂有N型离子的Si、SiP或SiC，所述N型离子包括磷离子、砷离子或锑离子。当所述半导体结构的形成方法用于形成PMOS时，所述盖帽层110为掺杂有P型离子的Si或SiGe，所述P型离子包括硼离子、镓离子或铟离子。
需要说明的是，所述盖帽层110与所述第二侧墙层109接触。
所述第二侧墙层109使得盖帽层110的形成位置距离所述沟道区较远，从而盖帽层110中的第一型离子不易扩散至沟道中，相应的，在半导体结构工作时，源漏掺杂层108的源极和漏极的耗尽层不易扩展，从而源漏掺杂层108的源极和漏极的耗尽层保持较大的间隔，有利于减缓短沟道效应，提高半导体结构的电学性能。
此外，后续形成覆盖所述栅极结构102侧壁且露出所述栅极结构102顶壁的层间介质层；为了提高半导体结构的电学性能，后续去除所述栅极结构102，形成由层间介质层以及鳍部101围成的栅极开口；在所述栅极开口中形成金属栅极结构。所述第二侧墙层109用于在形成栅极开口的过程中保护层间介质层不易受到损伤，有利于控制后续形成的金属栅极结构的空间位置，使得金属栅极结构不易与源漏掺杂层108接触，降低金属栅极结构与源漏掺杂层108桥接的概率。
本实施例中，所述第二侧墙层109的材料为低K材料。后续形成与源漏掺杂层108连接的接触孔插塞，所述第二侧墙层109采用低K材料能够降低接触孔插塞与金属栅极结构的电容耦合效应。
具体的，所述第二侧墙层109的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
需要说明的是，所述第二侧墙层109的横向尺寸不宜过大也不宜过小。若所述第二侧墙层109的横向尺寸过大，会导致盖帽层110距离沟道区的距离过远，在半导体结构工作时，盖帽层110不能对沟道提供足够的应力，导致沟道中载流子的迁移速率较小。若所述第二侧墙层109的横向尺寸过小，导致盖帽层110距离所述沟道区的距离过近，盖帽层110中的第一型离子，易扩散进入沟道区中，在半导体结构工作时，源漏掺杂层108的源极和漏极的耗尽层易扩展，从而短沟道效应严重，导致半导体结构的电学性能较差。本实施例中，所述第二侧墙层109的横向尺寸为7纳米至13纳米。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底和位于所述基底上的栅极结构，以平行于所述基底表面且垂直于所述栅极结构的延伸方向为横向；
在所述栅极结构的侧壁形成第一侧墙材料层；
在所述栅极结构和第一侧墙材料层两侧的所述基底中，形成沟槽；
形成所述沟槽后，从横向上，对所述第一侧墙材料层进行减薄处理，形成第一侧墙层；
形成所述第一侧墙层后，在所述沟槽的侧壁和底面形成防扩散区；
形成所述防扩散区后，在所述沟槽中形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：
形成所述源漏掺杂层后，在所述第一侧墙层的侧壁形成第二侧墙层；
在所述第二侧墙层侧部的所述源漏掺杂层上形成盖帽层。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙材料层的步骤中，所述第一侧墙材料层的横向尺寸为10纳米至20纳米。
4.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一侧墙层的横向尺寸为3纳米至7纳米。
5.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一侧墙层的材料包括氮化硅、氧化硅、氮氧化硅、氮碳硼化硅和氮碳化硅中的一种或多种。
6.如权利要求1或2所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺对所述第一侧墙材料层进行所述减薄处理，形成所述第一侧墙层。
7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，采用选择性外延生长工艺在所述沟槽的底面和侧壁形成外延层，在形成所述外延层的过程中对所述外延层进行原位自掺杂形成防扩散层，所述防扩散层作为所述防扩散区；
或者，采用离子注入工艺在所述沟槽的底面和侧壁形成所述防扩散区。
8.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述半导体结构用于形成第一型晶体管；
形成防扩散区的步骤中，所述防扩散区中掺杂有第二型离子；
形成所述源漏掺杂层的步骤中，所述源漏掺杂层中具有第一型离子，所述第一型离子的导电类型与第二型离子的导电类型不同。
9.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述防扩散区的步骤中，所述防扩散区掺杂有C离子和N离子。
10.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二侧墙层的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
11.如权利要求2所述体结构的形成方法，其特征在于，所述第二侧墙层的横向尺寸为7纳米至13纳米。
12.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
第一侧墙层，位于所述栅极结构的侧壁上；
沟槽，位于所述栅极结构和第一侧墙层两侧的所述基底中；
防扩散区，位于所述沟槽的底面和侧壁；
源漏掺杂层，位于所述防扩散区上且填充所述沟槽；
第二侧墙层，位于所述第一侧墙层的侧壁上，且所述第二侧墙层位于所述源漏掺杂层上。
13.如权利要求12所述的半导体结构，其特征在于，以平行于所述基底表面且垂直于所述栅极结构的延伸方向为横向，所述第一侧墙层的横向尺寸为3纳米至7纳米。
14.如权利要求12所述的半导体结构，其特征在于，所述第一侧墙层的材料包括氮化硅、氧化硅、氮氧化硅、氮碳硼化硅和氮碳化硅中的一种或多种。
15.如权利要求12所述的半导体结构，其特征在于，所述防扩散区位于所述沟槽底部的所述基底中；
或者，
所述防扩散区为防扩散层，所述防扩散层位于所述沟槽的底面和侧壁上。
16.如权利要求12所述的半导体结构，其特征在于，所述半导体结构用于形成第一型晶体管；
所述源漏掺杂层中具有第一型离子；
所述防扩散区中掺杂有第二型离子，所述第二型离子的导电类型与第一型离子的导电类型不同。
17.如权利要求12所述的半导体结构，其特征在于，所述防扩散区掺杂有C和N离子。
18.如权利要求12所述的半导体结构，其特征在于，所述第二侧墙层的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
19.如权利要求12所述的半导体结构，其特征在于，以平行于所述基底表面且垂直于所述栅极结构的延伸方向为横向，所述第二侧墙层的横向尺寸为7纳米至13纳米。
20.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：盖帽层，位于所述第二侧墙层侧部的所述源漏掺杂层上。
CN202010503521.4A 2020-06-05 2020-06-05 半导体结构及其形成方法 Pending CN113764280A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010503521.4A CN113764280A (zh) 2020-06-05 2020-06-05 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010503521.4A CN113764280A (zh) 2020-06-05 2020-06-05 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN113764280A true CN113764280A (zh) 2021-12-07

Family

ID=78783874

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010503521.4A Pending CN113764280A (zh) 2020-06-05 2020-06-05 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN113764280A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070155142A1 (en) * 2005-12-30 2007-07-05 Been-Yih Jin Abrupt junction formation by atomic layer epitaxy of in situ delta doped dopant diffusion barriers
CN102569195A (zh) * 2010-12-21 2012-07-11 格罗方德半导体公司 利用均匀氧化物层形成于晶体管中的嵌埋σ形半导体合金
CN103972092A (zh) * 2013-01-30 2014-08-06 中芯国际集成电路制造(上海)有限公司 晶体管的制作方法和确定栅极周围侧墙厚度的方法
CN104124167A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
CN105097698A (zh) * 2015-07-09 2015-11-25 北京慧摩尔科技有限公司 一种半导体器件及其制造方法
CN107591436A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN110660669A (zh) * 2018-06-29 2020-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112151449A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070155142A1 (en) * 2005-12-30 2007-07-05 Been-Yih Jin Abrupt junction formation by atomic layer epitaxy of in situ delta doped dopant diffusion barriers
CN102569195A (zh) * 2010-12-21 2012-07-11 格罗方德半导体公司 利用均匀氧化物层形成于晶体管中的嵌埋σ形半导体合金
CN103972092A (zh) * 2013-01-30 2014-08-06 中芯国际集成电路制造(上海)有限公司 晶体管的制作方法和确定栅极周围侧墙厚度的方法
CN104124167A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
CN105097698A (zh) * 2015-07-09 2015-11-25 北京慧摩尔科技有限公司 一种半导体器件及其制造方法
CN107591436A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN110660669A (zh) * 2018-06-29 2020-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112151449A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Similar Documents

Publication Publication Date Title
CN109411352B (zh) 纳米片场效应晶体管中的内间隙壁形成
CN110277316B (zh) 半导体结构及其形成方法
US8629008B2 (en) Electrical isolation structures for ultra-thin semiconductor-on-insulator devices
CN112309860B (zh) 半导体结构及其形成方法
CN112309861B (zh) 半导体结构及其形成方法、晶体管
CN113257921A (zh) 半导体结构
CN114121807A (zh) 用于形成晶体管结构的方法
CN110634798A (zh) 半导体结构及其形成方法
CN112582265B (zh) 半导体结构及其形成方法
KR102613747B1 (ko) 반도체 디바이스 및 방법
CN112768407B (zh) 半导体结构及其形成方法
CN111613672B (zh) 半导体结构及其形成方法
CN111463275B (zh) 半导体结构及其形成方法
CN112151449A (zh) 半导体结构及其形成方法
CN113745114B (zh) 半导体结构及其形成方法
CN111725067A (zh) 半导体结构及其形成方法
CN113764280A (zh) 半导体结构及其形成方法
CN112951765A (zh) 半导体结构及其形成方法
CN111627814A (zh) 半导体结构及其形成方法
CN111554578A (zh) 半导体结构及其形成方法
CN113808947B (zh) 半导体结构及其形成方法
CN112289746B (zh) 半导体结构及其形成方法
US20230042196A1 (en) Semiconductor device and method of manufacture
CN110875390B (zh) 半导体结构及其形成方法
CN114078769A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination