CN113745114B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113745114B
CN113745114B CN202010482400.6A CN202010482400A CN113745114B CN 113745114 B CN113745114 B CN 113745114B CN 202010482400 A CN202010482400 A CN 202010482400A CN 113745114 B CN113745114 B CN 113745114B
Authority
CN
China
Prior art keywords
layer
forming
source
semiconductor structure
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010482400.6A
Other languages
English (en)
Other versions
CN113745114A (zh
Inventor
赵猛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010482400.6A priority Critical patent/CN113745114B/zh
Publication of CN113745114A publication Critical patent/CN113745114A/zh
Application granted granted Critical
Publication of CN113745114B publication Critical patent/CN113745114B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；在所述基底上形成栅极结构；刻蚀所述栅极结构两侧的所述基底，形成沟槽；在所述沟槽的底部形成防扩散区；形成所述防扩散区后，在所述沟槽中形成源漏掺杂层。通常将栅极结构下方且位于所述源漏掺杂层之间的区域作为沟道区，所述防扩散区使得源漏掺杂层中的掺杂离子不易穿过防扩散区向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，使得源漏掺杂层不易穿通，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源区与漏区间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；刻蚀所述栅极结构两侧的所述基底，形成沟槽；在所述沟槽的底部形成防扩散区；形成所述防扩散区后，在所述沟槽中形成源漏掺杂层。
可选的，采用离子注入工艺在所述沟槽的底部的所述基底中形成所述防扩散区；或者，采用选择性外延生长工艺在所述沟槽的底部形成外延层，在形成所述外延层的过程中对所述外延层进行原位自掺杂形成防扩散层，所述防扩散层作为所述防扩散区。
可选的，在所述基底表面法线方向上，所述防扩散区的尺寸为3纳米至10纳米。
可选的，所述半导体结构的形成方法用于形成NMOS时，所述防扩散区中掺杂有P型离子；或者，所述半导体结构的形成方法用于形成PMOS时，防扩散区中掺杂有N型离子。
可选的，形成所述防扩散区的步骤中，所述防扩散区包括C离子和N离子。
可选的，采用离子注入工艺形成所述防扩散区的工艺参数包括：注入能量为0.5Kev至3Kev，离子的注入方向与所述基底表面法线的夹角小于25度。
可选的，形成所述防扩散区的步骤中，所述防扩散区中的掺杂离子浓度为5E18原子每立方厘米至3E19原子每立方厘米。
可选的，所述半导体结构的形成方法还包括：形成所述沟槽后，形成所述防扩散区前，在所述沟槽的侧壁上形成保护层；所述半导体结构的形成方法还包括：形成所述防扩散区后，去除所述保护层。
可选的，形成所述保护层的步骤包括：形成保形覆盖所述沟槽的保护材料层；去除所述沟槽底部的所述保护材料层，剩余的位于所述沟槽侧壁的所述保护材料层作为所述保护层。
可选的，所述保护层的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。
可选的，形成所述保护层的步骤中，所述保护层的厚度为2纳米至6纳米。
可选的，采用湿法刻蚀工艺去除所述保护层。
可选的，所述半导体结构的形成方法还包括：去除所述保护层后，形成所述源漏掺杂层前，对所述沟槽的侧壁以及所述防扩散区的表面进行钝化处理。
可选的，形成所述源漏掺杂层的步骤包括：在所述防扩散区以及所述防扩散区露出的所述沟槽中形成源漏种子层；在所述源漏种子层上形成应力层，所述应力层中源漏离子的导电类型与所述源漏种子层中源漏离子的导电类型相同，且应力层中源漏离子的掺杂浓度大于所述源漏种子层中源漏离子的掺杂浓度。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；沟槽，位于所述栅极结构两侧的所述基底中；防扩散区，位于所述沟槽的底部；源漏掺杂层，位于所述防扩散区上且填充所述沟槽。
可选的，在所述基底表面法线方向上，所述防扩散区的尺寸为3纳米至10纳米。
可选的，所述半导体结构为NMOS时，所述防扩散区中掺杂有P型离子；或者，所述半导体结构为PMOS时，所述防扩散区中掺杂有N型离子。
可选的，所述防扩散区具有C和N离子。
可选的，所述防扩散区位于所述沟槽底部的所述基底中；或者，所述防扩散区为防扩散层，所述防扩散层位于所述沟槽底部上。
可选的，所述防扩散区中的掺杂离子浓度为5E18原子每立方厘米至3E19原子每立方厘米。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，在所述沟槽的底部形成防扩散区，形成所述防扩散区后，在所述沟槽中形成源漏掺杂层。通常将栅极结构下方且位于所述源漏掺杂层之间的区域作为沟道区，所述防扩散区使得源漏掺杂层中的源漏离子不易穿过防扩散区向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，使得源极和漏极不易穿通，有利于提高半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图11是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图12是本发明实施例半导体结构的形成方法第二实施例中的结构示意图
图13是依据图12的半导体结构的形成方法形成的半导体结构的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：衬底1和位于所述衬底1上的鳍部2；栅极结构3，横跨所述鳍部2，且所述栅极结构3覆盖所述鳍部2的部分顶壁和部分侧壁；在所述栅极结构3两侧的所述鳍部2中形成源漏掺杂区4。
以垂直于栅极结构3侧壁的方向为横向，随着半导体制程的发展，所述栅极结构3的横向尺寸宽度越来越小，从而栅极结构3两侧的源漏掺杂区4的距离越来越小，相应的在半导体结构工作时，沟道的横向尺寸越来越小，所述源漏掺杂区4的耗尽层易扩展，导致源漏掺杂区4中漏极引入的势垒易降低以及亚阈值摆幅易提高，因此短沟道效应比较严重，导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例所提供的半导体结构的形成方法中，包括：提供基底；在所述基底上形成栅极结构；刻蚀所述栅极结构两侧的所述基底，形成沟槽；在所述沟槽的底部形成防扩散区；形成所述防扩散区后，在所述沟槽中形成源漏掺杂层。
本发明实施例所提供的半导体结构的形成方法中，在所述沟槽的底部形成防扩散区，形成所述防扩散区后，在所述沟槽中形成源漏掺杂层。通常将栅极结构下方且位于所述源漏掺杂层之间的区域作为沟道区，所述防扩散区使得源漏掺杂层中的源漏离子不易穿过防扩散区向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，使得源极和漏极不易穿通，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图11是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图2，提供基底。
所述基底为后续形成半导体结构提供工艺平台。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，所述基底包括衬底100和位于所述衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为全包围栅极结构(gate-all-around，GAA)，所述基底包括衬底和位于所述衬底上的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
鳍部101用于后续提供鳍式场效应晶体管的沟道区。
本实施例中，鳍部101和衬底100由对同一半导体层进行刻蚀所得到。其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制鳍部高度的目的。
因此，本实施例中，鳍部101的材料与衬底100的材料相同，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
继续参考图2，在所述基底上形成栅极结构102。
所述栅极结构102，为后续形成金属栅极结构占据空间位置。
具体的，所述栅极结构102横跨所述鳍部101，且所述栅极结构102覆盖所述鳍部101的部分顶壁和部分侧壁。其他实施例中，当形成GAA晶体管时，在所述基底上形成栅极结构的步骤中，所述栅极结构横跨所述沟道叠层，且覆盖所述沟道叠层的部分顶壁和部分侧壁。
本实施例中，所述栅极结构102为叠层结构。具体的，所述栅极结构102包括栅氧化层1021和位于所述栅氧化层1021上的栅极层1022。其他实施例中，所述栅极结构还可为单层结构，即所述栅极结构仅包括栅极层。
本实施例中，所述栅氧化层1021的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述栅氧化层1021的工艺难度和工艺成本。
本实施例中，所述栅极层1022为多晶硅。其他实施例中，所述栅极层的材料还可以为非晶碳。
形成栅极结构102的步骤包括：形成保形覆盖所述鳍部101的栅氧化材料层(图中未示出)；在所述栅氧化材料层上形成栅极材料层(图中未示出)；在所述栅极材料层上形成掩膜层103；以所述掩膜层103为掩膜刻蚀所述栅氧化材料层和栅极材料层，剩余的所述栅氧化材料层作为栅氧化层1021，剩余的所述栅极材料层作为栅极层1022，所述栅氧化层1021和栅极层1022作为所述栅极结构102。
所述半导体结构的形成方法还包括：形成所述栅极结构102后，在所述栅极结构102的侧壁上形成侧墙层104。
后续在所述栅极结构102两侧的所述基底中形成沟槽的过程中，侧墙层104保护所述栅极结构102，还限定了沟槽的形成位置。
参考图3，刻蚀所述栅极结构102两侧的所述基底，形成沟槽105。
所述沟槽105为后续形成防扩散区和源漏掺杂层提供工艺空间。
具体的，所述沟槽105形成在所述栅极结构102两侧的所述鳍部101中。其他实施例中，形成的半导体结构为全包围栅极结构时，形成所述沟槽的步骤中，所述沟槽形成在所述沟道叠层中。
本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构102两侧的所述基底，形成所述沟槽105。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于降低对其他膜层结构的损伤，使得沟槽105的形成质量较高，且干法刻蚀工艺能够控制所述鳍部101材料的去除厚度，使得沟槽105达到预设的深度。
其他实施例中，还可以采用湿法刻蚀工艺形成所述沟槽。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
参考图4至图7，在所述沟槽105的底部形成防扩散区106(如图6所示)。
形成所述防扩散区106后，后续在所述沟槽105中形成源漏掺杂层。通常将栅极结构102下方且位于所述源漏掺杂层之间的区域作为沟道区，所述防扩散区106使得源漏掺杂层中的源漏离子不易穿过防扩散区106，向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，使得源极和漏极不易穿通，有利于提高半导体结构的电学性能。
本实施例中，采用选择性外延生长工艺(selective epitaxy growth，SEG)在所述沟槽105的底部形成外延层，在形成所述外延层的过程中对所述外延层进行原位自掺杂形成防扩散层，所述防扩散层作为所述防扩散区106。通过选择性外延生长工艺得到的薄膜纯度高、缺陷少，有利于提高外延层的形成质量，相应的所述防扩散区106的形成质量较高，能够更好的阻挡后续形成的源漏掺杂层中的源漏离子穿过防扩散区106，向沟道区下方扩散，从而有利于优化半导体结构的电学性能。
所述防扩散区106中的掺杂离子与后续源漏掺杂层中源漏离子的导电类型不同，因此，后续形成的源漏掺杂层中源漏离子不易穿过防扩散区106，向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，使得源极和漏极不易穿通，有利于提高半导体结构的电学性能。
本实施例中，当所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)时，所述防扩散区106中掺杂有P型离子，所述P型离子包括硼离子、镓离子或铟离子。当所述半导体结构的形成方法用于形成PMOS时，防扩散区106中掺杂有N型离子，所述N型离子包括磷离子、砷离子或锑离子。
其他实施例中，所述防扩散区包括C离子或N离子。所述C离子或N离子能够填充在晶格间隙中，使得所述源漏掺杂层中源漏离子，不易穿过防扩散区，向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，使得源极和漏极不易穿通，有利于提高半导体结构的电学性能。
需要说明的是，在所述基底表面法线方向上，具体的在衬底100表面法线的方向上，所述防扩散区106的尺寸不宜过大也不宜过小。若在衬底100表面法线方向上，所述防扩散区106的尺寸过大，会花费过多的工艺时间形成所述防扩散区106，不利于提高防扩散区106的形成速率，且还易过多的占据沟槽105的空间，导致源漏掺杂层的形成体积较小，在半导体结构工作时，源漏掺杂层对沟道的应力较小，不利于提高沟道中载流子的迁移速率。若在衬底100表面法线方向上，所述防扩散区106的尺寸过小，所述源漏掺杂层中的源漏离子易穿过防扩散区106，向沟道区下方扩散，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层易扩展，从而源漏掺杂层的源极和漏极的耗尽层易接触，导致源极和漏极穿通，不利于提高半导体结构的电学性能。本实施例中，在所述基底表面法线方向上，所述防扩散区106的尺寸为3纳米至10纳米。
需要说明的是，防扩散区106中的掺杂离子的浓度不宜过大也不宜过小。若防扩散区106中的掺杂离子浓度过大，所述防扩散区106中掺杂离子易扩散至所述沟道区中，在半导体结构工作时，沟道中的载流子易散射，导致载流子的迁移速率不高。若所述防扩散区106中的掺杂离子的浓度过小，所述防扩散区106不易阻挡后续形成的源漏掺杂层中源漏离子向沟道区下方扩散，从而不易使得源漏掺杂层中的源极和漏极保持较远的间隔，且在半导体结构工作时，所述防扩散区106抑制所述源漏掺杂层的耗尽层扩展的效果不显著，进而导致短沟道效应较严重，不利于提高半导体结构的电学性能。本实施例中，防扩散区106中的掺杂离子的浓度为5E18原子每立方厘米至3E19原子每立方厘米。
所述半导体结构的形成方法还包括：形成所述沟槽105后，形成所述防扩散区106前，在所述沟槽105的侧壁上形成保护层108(如图5所示)。
采用选择性外延生长工艺形成防扩散区106的过程中，保护层108上不易给选择性外延生长外延层提供良好的界面态，相应的所述保护层108上不易选择性外延生长外延层，也就是说所述沟槽105的侧壁上不易形成防扩散区106，从而有利于后续去除所述沟槽105侧壁的保护层108。
具体的，所述保护层108的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，所述保护层108的材料包括掺杂碳的SiN或掺杂氧的SiN。
需要说明的是，形成所述保护层108的步骤中，所述保护层108不宜过厚也不宜过薄。若所述保护层108过厚，形成所述保护层108花费的工艺时间过长，相应的形成所述防扩散区106后，去除所述保护层108所需的工艺时间也过长，不利于提高半导体结构的形成效率。若所述保护层108过薄，采用选择性外延生长工艺形成所述防扩散区106的过程中，所述保护层108降低所述沟槽105侧壁界面态的效果不显著，易在所述保护层108的侧壁上形成防扩散区106，不利于后续去除所述沟槽105侧壁的保护层108。本实施例中，形成所述保护层108的步骤中，所述保护层108的厚度为2纳米至6纳米。
形成所述保护层108的步骤包括：形成保形覆盖所述沟槽105的保护材料层107；去除所述沟槽105底部的所述保护材料层107，剩余的位于所述沟槽105侧壁的所述保护材料层107作为所述保护层108。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述保护材料层107。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高保护材料层107的厚度均一性，使保护材料层107能够保形覆盖在所述沟槽105的底部和侧壁；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好。其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述保护材料层。
本实施例中，采用各向异性的干法刻蚀工艺去除所述沟槽105底部的所述保护材料层107。各向异性的干法刻蚀工艺具有较好的刻蚀异性，在去除所述沟槽105底部的所述保护材料层107的同时，保留所述沟槽105侧壁的所述保护材料层107作为保护层108；此外，各向异性的干法刻蚀工艺能够以衬底100的顶部为刻蚀停止位置，降低对其他膜层结构的损伤。
如图7所示，所述半导体结构的形成方法还包括：形成所述防扩散区106后，去除所述保护层108。
本实施例中，采用湿法刻蚀工艺去除所述保护层108。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。湿法刻蚀工艺能够沿垂直于栅极结构102侧壁方向刻蚀保护层108，从而后续形成在沟槽105中的源漏掺杂层易直接与沟道区的材料接触，在半导体结构工作时，源漏掺杂层能够给沟道提供足够的应力，有利于提高沟道中载流子的迁移速率。
所述半导体结构的形成方法还包括：去除所述保护层108后，形成所述源漏掺杂层前，对所述沟槽105的侧壁以及所述防扩散区106的表面进行钝化处理。
对所述沟槽105的侧壁以及所述防扩散区106的表面进行钝化处理，能够去除所述沟槽105侧壁以及防扩散区106表面的晶格缺陷，使得所述沟槽105的侧壁以及所述防扩散区106的表面变得光滑，为后续形成源漏掺杂层提供良好的界面态。
具体的，对所述沟槽105的侧壁进行钝化处理的过程中，采用的气体包括：氘、氩气或氦气。
需要说明的是，在去除所述保护层108的步骤中，所述沟槽105底部和顶部的拐角处会有残留部分保护层108。
参考图8和图9，形成所述防扩散区106后，在所述沟槽105中形成源漏掺杂层109。
在半导体结构工作时，所述源漏掺杂层109为沟道提供应力，使得载流子的迁移速率更高。
当所述半导体结构用于形成NMOS时，所述源漏掺杂层109为掺杂有源漏离子的Si、SiP和SiC，所述源漏离子为N型离子，所述N型离子包括磷离子、砷离子或锑离子。当所述半导体结构用于形成PMOS时，所述源漏掺杂层109为掺杂有源漏离子的Si和SiGe，所述源漏离子为P型离子，所述P型离子包括硼离子、镓离子或铟离子。
形成所述源漏掺杂层109的步骤包括：在所述防扩散区106以及所述防扩散区106露出的所述沟槽105中形成源漏种子层1091；在所述源漏种子层1091上形成应力层1092，所述应力层1092中源漏离子的导电类型与所述源漏种子层1091中源漏离子的导电类型相同，且所述应力层1092中掺杂离子的浓度大于所述源漏种子层1091中源漏离子的掺杂浓度。
所述应力层1092中掺杂离子的浓度大于所述源漏种子层1091中源漏离子的掺杂浓度，从而从应力层1092指向沟道区的方向上，所述源漏掺杂层109中源漏离子的掺杂浓度递减，使得所述源漏掺杂层109在对沟道提供足够应力的同时，还使得源漏掺杂层109中源漏离子不易扩散至沟道区中，从而在半导体结构工作时，使得源漏掺杂层109的耗尽层不易扩展，相应的，栅极结构102两侧的所述源漏掺杂层109之间不易发生穿通，进而有利于提高半导体结构的性能。
所述源漏种子层1091，用于提高所述沟槽105的表面平整度和光滑度，从而提供良好的界面态，为形成应力层1092提供工艺基础，使得应力层1092具有较好的形成质量。
本实施例中，所述源漏种子层1091和应力层1092均采用选择性外延生长工艺形成。通过选择性外延生长工艺得到的薄膜纯度高、缺陷少，有利于提高源漏掺杂层109的形成质量，从而有利于优化半导体结构的电学性能。在其他实施例中，还可以采用化学气相沉积等工艺形成源漏掺杂层。
参考图10，所述半导体结构的形成方法还包括：形成所述源漏掺杂层109后，在所述侧墙层104的侧壁上形成保护侧墙层110。
后续形成覆盖所述栅极结构102侧壁且露出所述栅极结构102顶壁的层间介质层，去除所述栅极结构102，在原先栅极结构102的位置处形成栅极开口，在所述栅极开口中形成金属栅极结构。在形成栅极开口的过程中，所述保护侧墙层110和侧墙层104一同限制栅极开口的形成区域，相应的控制后续形成的金属栅极结构的空间位置，使得金属栅极结构不易与源漏掺杂层109接触，减少半导体结构发生漏电流的概率。
本实施例中，所述保护侧墙层110的材料为低K材料。后续形成与源漏掺杂层109连接的接触孔插塞，所述保护侧墙层110，用于降低接触孔插塞与栅极结构102的电容耦合效应。
具体的，所述保护侧墙层110的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。
参考图11，所述半导体结构的形成方法还包括：形成所述保护侧墙层110后，在所述栅极结构102侧部的源漏掺杂层109上形成抗刻蚀层111；形成所述抗刻蚀层111后，形成覆盖所述栅极结构102侧壁的层间介质层112。
后续在层间介质层112中形成用于填充接触孔插塞的开口过程中，所述抗刻蚀层111的被刻蚀速率小于所述层间介质层112的被刻蚀速率，所述抗刻蚀层111用于定义暂时刻蚀停止位置，之后进一步的刻蚀所述抗刻蚀层111，直至露出所述源漏掺杂层109，进而使得各源漏掺杂层109上开口的刻蚀速率易一致，不易引起的刻蚀过量或刻蚀不足等问题，进一步提高半导体结构的电学性能和可靠性。
所述抗刻蚀层111的材料可以为氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述抗刻蚀层111的材料为氮化硅。
所述层间介质层112用于电隔离相邻器件。所述层间介质层112的材料为介电材料。
具体的，本实施例中，所述层间介质层112的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
需要说明的是，所述层间介质层112还覆盖所述掩膜层103的侧壁，且露出所述掩膜层103的顶面。
需要说明的是，后续过程中，将所述栅极结构102替换成金属栅极结构，具体的过程在此不再赘述。
参考图12，示出了本发明实施例半导体结构的形成方法第二实施例中防扩散区的形成示意图。
本实施例与第一实施例的相同之处在此不再赘述，不同之处在于：采用离子注入工艺在所述沟槽205的底部的所述基底中形成防扩散区206。离子注入具有操作简单，工艺成本低等特点。
形成所述防扩散区206后，后续在所述沟槽205中形成源漏掺杂层。通常将栅极结构202下方且位于所述源漏掺杂层之间的区域作为沟道区，所述防扩散区206使得源漏掺杂层中源漏离子不易穿过防扩散区206，向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，使得源漏掺杂层不易穿通，有利于提高半导体结构的电学性能。
本发明实施例，通过离子注入工艺形成防扩散区206，所述防扩散区206形成在衬底200中，从而所述防扩散区206不会占用沟槽205的空间，从而能够提供足够大空间形成源漏掺杂层，在半导体结构工作时，有利于提高沟道中载流子的迁移速率。
需要说明的是，离子注入能量不宜过大也不宜过小。若所述离子注入能量过大，在形成防扩散区206的过程中，沟道区的所述鳍部201的晶格损伤较大，在半导体结构工作时，使得沟道中的载流子迁移速率不高，且若所述注入能量过大，易导致形成的防扩散区206与源漏掺杂层具有一段距离，源漏掺杂层易通过源漏掺杂层与防扩散区206之间的间隙扩散至沟道区中，在半导体结构工作时，所述防扩散区206抑制所述源漏掺杂层的耗尽层扩展的效果不显著，从而导致源漏掺杂层中漏极引入的势垒显著降低以及亚阈值摆幅显著提高，进而导致短沟道效应较严重，不利于提高半导体结构的电学性能。且若所述注入能量过大，易导致掺杂离子穿过栅极结构202进入沟道区中，在半导体结构工作时，沟道中易出现载流子散射的问题，从而导致半导体结构的电学性能不佳。若所述掺杂离子的注入能量过小，易导致掺杂离子位于沟槽205表面，进而导致沟道区下方的防扩散区206中掺杂离子浓度过低，在半导体结构工作时，所述防扩散区206使得所述源漏掺杂层的耗尽层不易扩展的效果不显著，导致短沟道效应较严重，不利于提高半导体结构的电学性能。本实施例中，注入能量为0.5Kev至3Kev。
需要说明的是，掺杂离子的注入方向与所述基底表面法线的夹角不宜太大，具体的，是与衬底200表面法线的夹角不宜太大。若所述夹角太大，易导致所述掺杂离子过多的进入所述沟道区中，在半导体结构工作时，沟道中易出现载流子散射的问题，导致载流子的迁移速率不高。本实施例中，掺杂离子的注入方向与所述衬底200表面法线的夹角小于25度。
相应的，本发明实施例还提供一种半导体结构。参考图11，示出了本发明半导体结构第一实施例的结构示意图。
所述半导体结构包括：基底；栅极结构102，位于所述基底上；沟槽(图中未示出)，位于所述栅极结构102两侧的所述基底中；防扩散区106，位于所述沟槽的底部；源漏掺杂层109，位于所述防扩散区106上且填充所述沟槽。
通常将栅极结构102下方且位于所述源漏掺杂层109之间的区域作为沟道区，源漏掺杂层109中具有源漏离子，所述防扩散区106使得源漏掺杂层109中源漏离子不易穿过防扩散区106向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层109的源极和漏极的耗尽层不易扩展，从而源漏掺杂层109的源极和漏极的耗尽层保持较大的间隔，使得源漏掺杂层109不易穿通，有利于提高半导体结构的电学性能。
所述基底为后续形成半导体结构提供工艺平台。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，所述基底包括衬底100和位于所述衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为全包围栅极结构(gate-all-around，GAA)，所述基底包括衬底和位于所述衬底上的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，鳍部101的材料与衬底100的材料相同，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
所述栅极结构102，在半导体结构工作时用于开启或关闭沟道。
具体的，所述栅极结构102横跨所述鳍部101，且所述栅极结构102覆盖所述鳍部101的部分顶壁和部分侧壁。其他实施例中，所述栅极结构横跨所述沟道叠层，且覆盖所述沟道叠层的部分顶壁和部分侧壁。
本实施例中，所述栅极结构102为叠层结构。具体的，所述栅极结构102包括栅氧化层1021和位于所述栅氧化层1021上的栅极层1022。其他实施例中，所述栅极结构还可为单层结构，即所述栅极结构仅包括栅极层。
本实施例中，所述栅氧化层1021的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述栅氧化层1021的工艺难度和工艺成本。
本实施例中，所述栅极层1022为多晶硅。其他实施例中，所述栅极层的材料还可以为非晶碳。
所述半导体结构还包括：侧墙层104，位于所述栅极结构102的侧壁上。
所述侧墙层104限定了防扩散区106和源漏掺杂层109的形成位置。
需要说明的是，本实施例中，所述防扩散区106为防扩散层，所述防扩散层位于所述沟槽底部上，通常所述防扩散层通过选择性外延生长工艺形成。
本实施例中，所述沟槽，位于所述栅极结构102两侧的所述鳍部101中，其他实施例中，所述沟槽位于所述栅极结构两侧的所述沟道叠层中。
本实施例中，当所述半导体结构用于形成NMOS时，所述防扩散区106中掺杂有P型离子，所述P型离子包括硼离子、镓离子或铟离子。当所述半导体结构的形成方法用于形成PMOS时，防扩散区106中掺杂有N型离子，所述N型离子包括磷离子、砷离子或锑离子。
所述防扩散区106中的掺杂离子与源漏掺杂层109中源漏离子的导电类型不同，因此，源漏掺杂层109中的源漏离子不易穿过防扩散区106，向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层109的源极和漏极的耗尽层不易扩展，从而源漏掺杂层109的源极和漏极的耗尽层保持较大的间隔，使得源漏掺杂层109不易穿通，有利于提高半导体结构的电学性能。
其他实施例中，所述防扩散区中还可以具有C离子或N离子。所述C离子或N离子易阻塞凹槽底部的晶格间隙，使得所述源漏掺杂层中源漏离子，不易穿过防扩散区，向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，从而源漏掺杂层的源极和漏极的耗尽层保持较大的间隔，使得源漏掺杂层不易穿通，有利于提高半导体结构的电学性能。
需要说明的是，在所述基底表面法线方向上，具体的在衬底100表面法线的方向上，所述防扩散区106的尺寸不宜过大也不宜过小。若在衬底100表面法线方向上，所述防扩散区106的尺寸过大，形成所述防扩散区106的工艺时间过长，不利于提高半导体结构的形成速率，且还易过多的占据沟槽的空间，导致源漏掺杂层109的体积较小，在半导体结构工作时，源漏掺杂层109对沟道的应力较小，不利于提高沟道中载流子的迁移速率。若在衬底100表面法线方向上，所述防扩散区106的尺寸过小，所述源漏掺杂层109中的源漏离子，易穿过防扩散区106，向沟道区下方扩散，相应的，在半导体结构工作时，源漏掺杂层109的源极和漏极的耗尽层易扩展，从而源漏掺杂层109的源极和漏极的耗尽层易接触，导致源漏掺杂层109易穿通，不利于提高半导体结构的电学性能。本实施例中，在所述基底表面法线方向上，所述防扩散区106的尺寸为3纳米至10纳米。
需要说明的是，防扩散区106中的掺杂离子的浓度不宜太大也不宜太小。若所述掺杂离子的浓度太大，所述防扩散区106中掺杂离子易扩散至所述沟道区中，在半导体结构工作时，沟道中的载流子易散射，导致载流子的迁移速率不高。若所述防扩散区106中的掺杂离子的浓度过小，相应的所述防扩散区106的形成质量较差，所述防扩散区106不易阻挡源漏掺杂层109中的源漏离子向沟道区下方扩散，从而不易使得源漏掺杂层109中的源极和漏极保持较远的间隔，且在半导体结构工作时，所述防扩散区106抑制所述源漏掺杂层109的耗尽层扩展的效果不显著，进而导致短沟道效应较严重，不利于提高半导体结构的电学性能。本实施例中，防扩散区106中的掺杂离子的浓度为5E18原子每立方厘米至3E19原子每立方厘米。
在半导体结构工作时，所述源漏掺杂层109为沟道提供应力，使得载流子的迁移速率更高。
源漏掺杂层109形成在凹槽105(如图5所示)中，在形成所述凹槽105的过程中，所述侧墙层104保护所述栅极结构102。
具体的，所述源漏掺杂层109位于所述栅极结构102两侧的所述鳍部101中。
当所述半导体结构用于形成NMOS时，所述源漏掺杂层109为掺杂有源漏离子的Si、SiP和SiC，所述源漏离子为N型离子，N型离子包括磷离子、砷离子或锑离子。当所述半导体结构的形成方法用于形成PMOS时，所述源漏掺杂层109为掺杂有源漏离子的Si和SiGe，所述源漏离子为P型离子，所述P型离子包括硼离子、镓离子或铟离子。
源漏掺杂层109包括：源漏种子层1091和位于所述源漏种子层1091上的应力层1092，所述应力层1092中离子掺杂浓度大于所述源漏种子层1091中离子掺杂浓度。
所述应力层1092中掺杂离子的浓度大于所述源漏种子层1091中源漏离子的掺杂浓度，从而从应力层1092指向沟道区的方向上，所述源漏掺杂层109中源漏离子的掺杂浓度递减，使得所述源漏掺杂层109在对沟道提供足够应力的同时，还使得源漏掺杂层109中源漏离子不易扩散至沟道区中，从而在半导体结构工作时，使得源漏掺杂层109的耗尽层不易扩展，相应的，栅极结构102两侧的所述源漏掺杂层109之间不易发生穿通，进而有利于提高半导体结构的性能。
所述半导体结构还包括：层间介质层112，位于所述栅极结构102露出的所述基底上，且所述层间介质层112覆盖所述栅极结构102的侧壁。
所述层间介质层112用于电隔离相邻器件。所述层间介质层112的材料为介电材料。
本实施例中，所述层间介质层112的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述半导体结构还包括：保护侧墙层110，位于所述侧墙层104和所述层间介质层112之间。
后续去除所述栅极结构102，在原先栅极结构102的位置处形成栅极开口，在所述栅极开口中形成金属栅极结构。在形成栅极开口的过程中，所述保护侧墙层110和侧墙层104一同限制栅极开口的形成区域，相应的控制后续形成的金属栅极结构的空间位置，使得金属栅极结构不易与源漏掺杂层109接触，减少半导体结构发生漏电流的概率。
本实施例中，所述保护侧墙层110的材料为低K材料。后续形成与源漏掺杂层109连接的接触孔插塞，所述保护侧墙层110，用于降低接触孔插塞与栅极结构102的电容耦合效应。
具体的，所述保护侧墙层110的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。
所述半导体结构还包括：抗刻蚀层111，位于所述层间介质层112和源漏掺杂层109之间。
后续在层间介质层112中形成用于填充接触孔插塞的开口过程中，所述抗刻蚀层111的被刻蚀速率小于所述层间介质层112的被刻蚀速率，所述抗刻蚀层111用于定义暂时刻蚀停止位置，之后进一步的刻蚀所述抗刻蚀层111，直至露出所述源漏掺杂层109，进而使得各源漏掺杂层109上开口的刻蚀速率易一致，不易引起的刻蚀过量或刻蚀不足等问题，进一步提高半导体结构的电学性能和可靠性。
所述抗刻蚀层111的材料可以为氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述抗刻蚀层111的材料为氮化硅。
参考图13，示出了本发明半导体结构第二实施例的结构示意图。
本发明实施例与第一实施例的相同之处在此不再赘述，本发明实施例与第一实施例的不同之处在于：所述防扩散区206位于所述沟槽底部的所述基底中，所述防扩散区206通常通过离子注入方式形成。
具体的，所述防扩散区206位于所述沟槽底部的所述衬底200中。
所述防扩散区206形成在衬底200中，从而所述防扩散区206不会占用沟槽的空间，从而使得形成的源漏掺杂层209的体积较大，在半导体结构工作时，能够为沟道提供足够的应力，有利于提高沟道中载流子的迁移速率。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极结构；
刻蚀所述栅极结构两侧的所述基底，形成沟槽；
在所述沟槽的底部形成防扩散区；
形成所述防扩散区后，在所述沟槽中形成源漏掺杂层；
所述半导体结构的形成方法还包括：形成所述沟槽后，形成所述防扩散区前，在所述沟槽的侧壁上形成保护层；
所述半导体结构的形成方法还包括：形成所述防扩散区后，去除所述保护层；在去除所述保护层的步骤中，所述沟槽底部和顶部的拐角处会有残留部分保护层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，采用离子注入工艺在所述沟槽的底部的所述基底中形成所述防扩散区；
或者，采用选择性外延生长工艺在所述沟槽的底部形成外延层，在形成所述外延层的过程中对所述外延层进行原位自掺杂形成防扩散层，所述防扩散层作为所述防扩散区。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底表面法线方向上，所述防扩散区的尺寸为3纳米至10纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法用于形成NMOS时，所述防扩散区中掺杂有P型离子；
或者，
所述半导体结构的形成方法用于形成PMOS时，防扩散区中掺杂有N型离子。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述防扩散区的步骤中，所述防扩散区包括C离子和N离子。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用离子注入工艺形成所述防扩散区的工艺参数包括：注入能量为0.5Kev至3Kev，离子的注入方向与所述基底表面法线的夹角小于25度。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述防扩散区的步骤中，所述防扩散区中的掺杂离子浓度为5E18原子每立方厘米至3E19原子每立方厘米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：
形成保形覆盖所述沟槽的保护材料层；
去除所述沟槽底部的所述保护材料层，剩余的位于所述沟槽侧壁的所述保护材料层作为所述保护层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的厚度为2纳米至6纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述保护层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：去除所述保护层后，形成所述源漏掺杂层前，对所述沟槽的侧壁以及所述防扩散区的表面进行钝化处理。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层的步骤包括：
在所述防扩散区以及所述防扩散区露出的所述沟槽中形成源漏种子层；
在所述源漏种子层上形成应力层，所述应力层中源漏离子的导电类型与所述源漏种子层中源漏离子的导电类型相同，且应力层中源漏离子的掺杂浓度大于所述源漏种子层中源漏离子的掺杂浓度。
14.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
沟槽，位于所述栅极结构两侧的所述基底中；
防扩散区，位于所述沟槽的底部；
源漏掺杂层，位于所述防扩散区上且填充所述沟槽；
保护层，位于所述沟槽的底部和顶部拐角处。
15.如权利要求14所述的半导体结构，其特征在于，在所述基底表面法线方向上，所述防扩散区的尺寸为3纳米至10纳米。
16.如权利要求14所述的半导体结构，其特征在于，所述半导体结构为NMOS时，所述防扩散区中掺杂有P型离子；
或者，
所述半导体结构为PMOS时，所述防扩散区中掺杂有N型离子。
17.如权利要求14所述的半导体结构，其特征在于，所述防扩散区具有C和N离子。
18.如权利要求14所述的半导体结构，其特征在于，所述防扩散区位于所述沟槽底部的所述基底中；
或者，
所述防扩散区为防扩散层，所述防扩散层位于所述沟槽底部上。
19.如权利要求14所述的半导体结构，其特征在于，所述防扩散区中的掺杂离子浓度为5E18原子每立方厘米至3E19原子每立方厘米。
CN202010482400.6A 2020-05-29 2020-05-29 半导体结构及其形成方法 Active CN113745114B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010482400.6A CN113745114B (zh) 2020-05-29 2020-05-29 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010482400.6A CN113745114B (zh) 2020-05-29 2020-05-29 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN113745114A CN113745114A (zh) 2021-12-03
CN113745114B true CN113745114B (zh) 2024-05-17

Family

ID=78727984

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010482400.6A Active CN113745114B (zh) 2020-05-29 2020-05-29 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN113745114B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107785422A (zh) * 2016-08-29 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN107785261A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN110660669A (zh) * 2018-06-29 2020-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112768407A (zh) * 2019-10-21 2021-05-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485536B2 (en) * 2005-12-30 2009-02-03 Intel Corporation Abrupt junction formation by atomic layer epitaxy of in situ delta doped dopant diffusion barriers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107785261A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN107785422A (zh) * 2016-08-29 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN110660669A (zh) * 2018-06-29 2020-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112768407A (zh) * 2019-10-21 2021-05-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN113745114A (zh) 2021-12-03

Similar Documents

Publication Publication Date Title
US20220209003A1 (en) Semiconductor structure and method for forming the same
CN112825327A (zh) 半导体结构及其形成方法
US11682591B2 (en) Method for forming transistor structures
US20220181440A1 (en) Transistors with Stacked Semiconductor Layers as Channels
CN112017963A (zh) 半导体结构及其形成方法
CN110581173A (zh) 半导体结构及其形成方法
CN110634798A (zh) 半导体结构及其形成方法
CN112582265B (zh) 半导体结构及其形成方法
CN112768407B (zh) 半导体结构及其形成方法
CN113745114B (zh) 半导体结构及其形成方法
CN114256336A (zh) 一种半导体器件及其制造方法
CN111613672B (zh) 半导体结构及其形成方法
CN112151449A (zh) 半导体结构及其形成方法
CN111725067A (zh) 半导体结构及其形成方法
CN111627814A (zh) 半导体结构及其形成方法
CN113764280A (zh) 半导体结构及其形成方法
CN111627816A (zh) 半导体结构及其形成方法
CN111128731A (zh) 半导体器件及其形成方法
CN114068706B (zh) 半导体结构及其形成方法
CN113808947B (zh) 半导体结构及其形成方法
US20230387309A1 (en) Transistor structure
CN114068705A (zh) 半导体结构及其形成方法
CN114334825A (zh) 半导体结构及其形成方法
CN115763371A (zh) 半导体结构及其形成方法
CN114551356A (zh) 半导体结构及其形成方法、sram器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant