CN114068705A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、分立于衬底上的沟道叠层以及横跨沟道叠层的栅极结构，栅极结构覆盖沟道叠层的部分顶壁和部分侧壁，沟道叠层包括牺牲层和位于牺牲层上的沟道层；刻蚀栅极结构两侧的沟道叠层，形成露出衬底的凹槽；在栅极结构以及凹槽的侧壁上形成侧墙层；在侧墙层露出的凹槽底部衬底中掺杂第一型离子；去除侧墙层；在凹槽中形成具有第一型离子的源漏掺杂层。本发明实施例，侧墙层使得第一型离子所处位置距离栅极结构下方的衬底较远，凹槽底部衬底中的第一型离子不易扩散至栅极结构下方的衬底中，在半导体结构工作时，源漏掺杂层的耗尽层不易扩展，有利于提高半导体结构的电学性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE，short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(FinTET)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulk Silicon)或者SOI wafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用HKMG(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的一个或多个沟道叠层以及横跨一个或多个所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶壁和部分侧壁，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；刻蚀所述栅极结构两侧的所述沟道叠层，形成露出所述衬底的凹槽；在所述栅极结构以及凹槽的侧壁上形成侧墙层；在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子；在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子后，去除所述侧墙层；去除所述侧墙层后，在所述凹槽中形成源漏掺杂层，所述源漏掺杂层具有第一型离子。
可选的，以垂直于所述栅极结构侧壁的方向为横向，所述侧墙层的横向尺寸为2纳米至10纳米。
可选的，形成所述侧墙层的步骤包括：在所述栅极结构、沟道叠层，以及所述栅极结构和沟道叠层露出的所述衬底上形成侧墙材料层；去除所述栅极结构顶面以及所述衬底表面的所述侧墙材料层，剩余的位于所述栅极结构侧壁和所述沟道叠层侧壁的所述侧墙材料层作为所述侧墙层。
可选的，所述侧墙层的材料为低K介质材料。
可选的，所述侧墙层的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
可选的，采用原子层沉积工艺或化学气相沉积工艺形成所述侧墙材料层。
可选的，采用离子注入工艺在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子。
可选的，所述半导体结构用于形成NMOS，采用离子注入工艺在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子的工艺参数包括：注入能量为3KeV至10KeV、注入剂量为8.0E13原子每平方厘米至2.0E15原子每平方厘米、注入角度与衬底表面法线夹角小于5°，第一型离子包括P、As和Sb中的一种或多种；所述半导体结构用于形成PMOS，采用离子注入工艺在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子的工艺参数包括：注入能量为0.5KeV至5KeV、注入剂量为1.5E14原子每平方厘米至5.0E15原子每平方厘米、注入角度与衬底表面法线夹角小于5°，第一型离子包括B、Ga和In中的一种或多种。
可选的，以垂直于所述栅极结构侧壁的方向为横向；所述沟道叠层的数量为多个；所述半导体结构的形成方法还包括：形成所述凹槽后，形成所述侧墙层前，横向去除所述凹槽侧壁露出的部分横向尺寸的所述牺牲层，形成由所述沟道层、衬底以及牺牲层围成的第一侧凹槽，以及所述沟道层和牺牲层围成的第二侧凹槽；形成所述侧墙层的步骤中，在所述第一侧凹槽和第二侧凹槽中形成内侧墙层。
可选的，采用湿法刻蚀工艺横向去除所述凹槽侧壁露出的部分横向尺寸的所述牺牲层。
可选的，采用湿法刻蚀工艺去除所述侧墙层。
可选的，采用湿法刻蚀工艺去除所述侧墙层的步骤中，采用的湿法刻蚀溶液包括磷酸溶液。
可选的，提供基底的步骤中，所述沟道叠层底部的衬底中掺杂有第二型离子，所述第二型离子的导电类型和第一型离子的导电类型不同。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；一个或多个沟道叠层，分立于所述衬底上，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；栅极结构，横跨一个或多个所述沟道叠层，且覆盖所述沟道叠层的部分顶壁和部分侧壁；凹槽，位于所述栅极结构两侧的所述沟道叠层中，且露出所述衬底；侧墙层，位于所述栅极结构和所述凹槽的侧壁上；第一型离子，位于所述凹槽底部的所述衬底中。
可选的，以垂直于所述栅极结构侧壁的方向为横向，所述侧墙层的横向尺寸为2纳米至10纳米。
可选的，所述侧墙层的材料为低K介质材料。
可选的，所述侧墙层的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
可选的，所述半导体结构为NMOS，所述侧墙层露出的所述凹槽底部的衬底中第一型离子的浓度为8.0E18原子每立方厘米至2.0E20原子每立方厘米，第一型离子包括P、As和Sb中的一种或多种；所述半导体结构为PMOS，所述侧墙层露出的所述凹槽底部的衬底中第一型离子的浓度为1.5E19原子每立方厘米至5.0E20原子每立方厘米，第一型离子包括包括B、Ga和In中的一种或多种。
可选的，所述半导体结构还包括：内侧墙层，位于所述牺牲层和侧墙层之间。
可选的，所述沟道叠层底部的衬底中掺杂有第二型离子，所述第二型离子的导电类型和第一型离子的导电类型不同。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，刻蚀所述栅极结构两侧的所述沟道叠层，在所述沟道叠层中形成露出所述衬底的凹槽，在所述栅极结构以及凹槽的侧壁上形成侧墙层，形成所述侧墙层后，在所述侧墙层和栅极结构露出的所述凹槽底部衬底中掺杂第一型离子的步骤中，所述侧墙层使得第一型离子所处位置距离栅极结构下方的衬底较远，使得凹槽底部衬底中的第一型离子不易扩散至栅极结构下方的衬底中，形成在所述凹槽中的源漏掺杂层中具有第一型离子，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，源漏掺杂层的源极和漏极不易穿通，有利于提高半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中关键步骤对应的结构示意图；
图4至图11是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中关键步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1以及位于所述衬底1上的沟道叠层2，所述沟道叠层2包括牺牲层21和位于所述牺牲层21上的沟道层22；栅极结构4，横跨所述沟道叠层2，且覆盖所述沟道叠层2的部分顶壁和部分侧壁；凹槽3，位于所述栅极结构4两侧的所述沟道叠层2中。
如图2所示，在所述栅极结构4两侧的所述凹槽3的底部掺杂第一型离子。
如图3所示，在所述凹槽3中形成源漏掺杂层5，源漏掺杂层5中具有第一型离子；去除所述栅极结构4和牺牲层21，形成栅极开口(图中未示出)；在所述栅极开口中形成金属栅极结构6。
一种半导体结构为全包围栅极结构(GAA)，所述金属栅极结构6全包围沟道层22，在半导体结构工作时，所述沟道层22用作沟道，最底部的所述金属栅极结构6与衬底1接触，在半导体结构工作时，为了阻止最底部的金属栅极结构6与衬底1构成的寄生器件被开启，通常所述衬底1中掺杂有浓度较高的第二型离子，第二型离子的导电类型与第一型离子的导电类型不同，源漏掺杂层5和金属栅极结构6底部的衬底1中的掺杂离子类型不同，因此源漏掺杂层5和衬底1之间易存在结漏电。在所述凹槽3底部的衬底1掺杂的第一型离子，用于使得源漏掺杂层5与衬底1形成一个浓度梯度变化较缓的PN结，达到降低源漏掺杂层5和衬底1之间结漏电的目的。
半导体器件朝着集成度更高的方向发展，以垂直于所述金属栅极结构6的侧壁方向为横向，凹槽3距离金属栅极结构6的横向距离越来越短，相应的掺杂在所述凹槽3中的第一型离子更易扩散至金属栅极结构6下方的衬底1中，在半导体结构工作时，源漏掺杂层5的源极和漏极的耗尽层易扩展，源漏掺杂层5的源极和漏极易穿通，导致半导体结构的电学性能不佳。
为了解决技术问题，本发明实施例，提供基底，所述基底包括衬底、分立于所述衬底上的一个或多个沟道叠层以及横跨一个或多个所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶壁和部分侧壁，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；刻蚀所述栅极结构两侧的所述沟道叠层，形成露出所述衬底的凹槽；在所述栅极结构以及凹槽的侧壁上形成侧墙层；在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子；在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子后，去除所述侧墙层；去除所述侧墙层后，在所述凹槽中形成源漏掺杂层，所述源漏掺杂层具有第一型离子。
本发明实施例所提供的半导体结构的形成方法中，刻蚀所述栅极结构两侧的所述沟道叠层，在所述沟道叠层中形成露出所述衬底的凹槽，在所述栅极结构以及凹槽的侧壁上形成侧墙层，形成所述侧墙层后，在所述侧墙层和栅极结构露出的所述凹槽底部衬底中掺杂第一型离子的步骤中，所述侧墙层使得第一型离子所处位置距离栅极结构下方的衬底较远，使得凹槽底部衬底中的第一型离子不易扩散至栅极结构下方的衬底中，形成在所述凹槽中的源漏掺杂层中具有第一型离子，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，源漏掺杂层的源极和漏极不易穿通，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图4至图11是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底，基底包括衬底100、分立于所述衬底100上的一个或多个沟道叠层102以及横跨一个或多个所述沟道叠层102的栅极结构103，所述栅极结构103覆盖所述沟道叠层102的部分顶壁和部分侧壁，沟道叠层102包括牺牲层1021和位于牺牲层1021上的沟道层1022。
本实施例中，以半导体结构的形成方法用于形成第一型晶体管为例，也就是说，后续第一型晶体管中的源漏掺杂层中掺杂第一型离子。在提供基底的步骤中，所述栅极结构103下方的衬底100中掺杂有第二型离子，所述第二型离子的导电类型与第一型离子的导电类型不同。
本实施例中，所述半导体结构的形成方法用于形成全包围栅极结构(GAA)，后续去除所述牺牲层1021和栅极结构103，形成栅极开口，在所述栅极开口中形成金属栅极结构，所述金属栅极结构全包围沟道层1022，在半导体结构工作时，所述沟道层1022用作沟道，所述金属栅极结构与衬底100接触，与金属栅极结构接触的衬底100中掺杂有浓度较高的第二型离子，使得最底部的金属栅极结构与衬底100构成的寄生器件不易被开启。
具体地，本实施例中，所述第一型晶体管为NMOS(Negative channel Metal OxideSemiconductor)时，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。
其他实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)，所述第二型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
沟道叠层102用于为后续形成悬空设置的沟道层1022提供工艺基础。牺牲层1021用于支撑沟道层1022，为后续沟道层1022的间隔悬空设置提供工艺条件，也用于为后续形成的金属栅极结构占据空间位置。
本实施例中，沟道层1022的被刻蚀难度大于牺牲层1021的被刻蚀难度，后续在去除牺牲层1021时，沟道层1022不易受损伤。
本实施例中，沟道层1022的材料为硅；牺牲层1021的材料为锗化硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲层的材料相应还可以为硅。
需要说明的是，本实施例中，所述沟道叠层102的数量为多个，相应的，所述沟道层1022的数量为多个，后续半导体结构工作时，具有多个沟道，有利于提高载流子的迁移速率。
栅极结构103为后续制程中形成金属栅极结构占据空间位置。
本实施例中，栅极结构103包括保形覆盖沟道叠层102的部分顶面和部分侧壁的伪栅氧化层(图中未示出)和位于伪栅氧化层上的伪栅层(图中未示出)。
本实施例中，伪栅氧化层的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅层的材料为非晶硅。其他实施例中，伪栅层的材料还可以为非晶碳。
形成栅极结构103的步骤包括：在所述沟道叠层102和所述沟道叠层102露出的所述衬底100上形成伪栅氧化材料层；在所述伪栅氧化材料层上形成伪栅材料层(图未示)；在伪栅材料层上形成栅极掩膜层101；以栅极掩膜层101为掩膜刻蚀伪栅材料层和伪栅氧化材料层，剩余的所述伪栅氧化材料层作为伪栅氧化层，剩余的所述伪栅材料层作为伪栅层。
需要说明的是，提供基底的步骤中，所述栅极结构103的侧壁上形成有栅极侧墙层105。
所述栅极侧墙层105用于限定后续源漏掺杂层的形成位置，在后续半导体结构的形成过程中，栅极侧墙层105还用于保护所述栅极结构103的侧壁免受损伤。
所述栅极侧墙层105的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
参考图5，刻蚀所述栅极结构103两侧的所述沟道叠层102，形成露出所述衬底100的凹槽104。
所述凹槽104为后续形成源漏掺杂层做准备。
本实施例中，以栅极掩膜层101为掩膜采用干法刻蚀工艺刻蚀所述栅极结构103两侧的沟道叠层102，形成凹槽104。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述凹槽104的形貌满足工艺需求，采用干法刻蚀工艺形成凹槽104的过程中，能够以所述衬底100的顶部为刻蚀停止位置，能够降低对其他膜层结构的损伤。而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀牺牲层1021和沟道层1022。
其他实施例中，还可以采用湿法刻蚀工艺或者干法和湿法相结合的刻蚀工艺刻蚀栅极结构两侧的沟道叠层，形成凹槽。
参考图6至图8，在所述栅极结构103以及凹槽104的侧壁上形成侧墙层106(如图8所示)。
在所述栅极结构103以及凹槽104的侧壁上形成侧墙层106，形成所述侧墙层106后，在所述侧墙层106和栅极结构103露出的所述凹槽104底部衬底100中掺杂第一型离子的步骤中，所述侧墙层106使得第一型离子所处位置距离栅极结构103下方的衬底100较远，相应的，凹槽104底部衬底100中的第一型离子不易扩散至栅极结构103下方的衬底100中，形成在所述凹槽中的源漏掺杂层中具有第一型离子，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，源漏掺杂层的源极和漏极不易穿通，有利于提高半导体结构的电学性能。
本实施例中，所述侧墙层106的材料为低K介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低K介质材料绝缘性能优越。
具体的，所述侧墙层106的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。本实施例中，所述侧墙层106的材料包括掺杂碳的SiN或掺杂氧的SiN。
形成所述侧墙层106的步骤包括：在所述栅极结构103、沟道叠层102，以及所述栅极结构103和沟道叠层102露出的所述衬底100上形成侧墙材料层107；去除所述栅极结构103顶面以及所述衬底100表面的所述侧墙材料层107，剩余的位于所述栅极结构103侧壁和所述沟道叠层102侧壁的所述侧墙材料层107作为侧墙层106。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述侧墙材料层107(如图7所示)。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高侧墙材料层107的厚度均一性，使侧墙材料层107的厚度能够保形覆盖在所述栅极结构103以及凹槽104；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述侧墙材料层107的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(ChemicalVapor Deposition，CVD)形成所述侧墙材料层。
本实施例中，采用无掩膜干法刻蚀工艺去除所述栅极结构103顶面以及所述衬底100表面的所述侧墙材料层107。无掩膜干法刻蚀工艺具有各向异性刻蚀的特性，有利于保证将所述栅极结构103顶面以及所述衬底100表面的侧墙材料层107完全去除的同时，有利于避免对侧墙材料层107横向刻蚀使得形成的侧墙层106的横向尺寸满足工艺需求。此外，无掩膜干法刻蚀工艺能够省去一张光罩(mask)，降低了形成所述侧墙层106的工艺成本。
需要说明的是，以垂直于所述栅极结构103侧壁的方向为横向，所述侧墙层106的横向尺寸不宜过大也不宜过小。若所述侧墙层106的横向尺寸过大，相应的后续以栅极结构103和侧墙层106为掩膜掺杂第一型离子的过程中，第一型离子所处位置至栅极结构103横向距离较大，后续去除所述侧墙层106，去除所述侧墙层106后，形成源漏掺杂层，靠近栅极结构103的部分源漏掺杂层底部的衬底100中的第一型离子的掺杂剂量较少，因为衬底100中原先掺杂有较高第二型离子，源漏掺杂层中掺杂有较高浓度的第一型离子，第二型离子与第一型离子的导电类型不同，半导体结构工作时，靠近栅极结构103的部分源漏掺杂层与衬底100的结漏电较大，导致半导体结构的电学性能不佳。若所述侧墙层106的横向尺寸过小，易导致第一型离子的所处位置距离栅极结构103下方的衬底100较近，相应的掺杂在衬底100中的第一型离子易扩散至栅极结构103下方的衬底100中，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层易扩展，源漏掺杂层的源极和漏极不易穿通。本实施例中，所述侧墙层106的横向尺寸为2纳米至10纳米。
如图6所示，所述半导体结构的形成方法还包括：形成所述凹槽104后，形成所述侧墙层106前，横向去除所述凹槽104侧壁露出的部分横向尺寸的所述牺牲层1021，形成由所述沟道层1022、衬底100以及牺牲层1021围成的第一侧凹槽108，以及所述沟道层1022和牺牲层1021围成的第二侧凹槽109。
所述第一侧凹槽108和第二侧凹槽109为后续形成内侧墙层做准备。
本实施例中，采用湿法刻蚀工艺横向去除所述凹槽104侧壁露出的部分横向尺寸的所述牺牲层1021。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
本实施例中，所述牺牲层1021的材料为锗化硅，相应的，采用湿法刻蚀工艺横向去除所述凹槽104侧壁露出的部分横向尺寸的所述牺牲层1021的过程中，采用的湿法刻蚀溶液包括氯化氢溶液。
需要说明的是，形成所述侧墙层106的步骤中，在所述第一侧凹槽108和第二侧凹槽109中形成内侧墙层111。
后续去除所述牺牲层1021，形成通道，去除栅极结构103形成栅极开口，在所述通道和开口中形成金属栅极结构，所述金属栅结构全包围所述沟道层1022。内侧墙层111用于减小后续形成的源漏掺杂层和后续形成的金属栅极结构之间的电容耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
本实施例中，在同一步骤中形成侧墙层106和内侧墙层111，有利于简化半导体结构的形成方法，提高半导体结构的形成效率。
参考图9，在所述侧墙层106露出的所述凹槽104底部衬底100中掺杂第一型离子。
在所述侧墙层106露出的所述凹槽104底部衬底100中掺杂第一型离子，使得后续形成在凹槽104中的源漏掺杂层与衬底100之间形成一个缓变的PN结，在半导体结构工作时，所述源漏掺杂层和衬底100之间结漏电发生的概率较小，有利于提高半导体结构的电学性能。
本实施例中，在所述侧墙层106露出的所述凹槽104底部衬底100中掺杂第一型离子，后续形成在凹槽104中的源漏掺杂层中具有第一型离子，在半导体结构工作时，所述凹槽104底部衬底100中的第一型离子有利于增强源漏掺杂层对沟道的应力，提高沟道中载流子的迁移速率。
本实施例中，采用离子注入工艺在所述侧墙层106露出的所述凹槽104底部衬底100中掺杂第一型离子。离子注入具有操作简单，工艺成本低等特点。
采用离子注入工艺在所述侧墙层106露出的所述凹槽104底部衬底100中掺杂第一型离子的步骤中，离子注入能量不宜过大也不宜过小。若离子注入能量过大，第一型离子易掺杂在衬底100的中部或者底部，掺杂在衬底100中的第一型离子不能与衬底100顶部的第二型离子形成空间电荷区，后续形成的源漏掺杂层中掺杂有第一型离子，源漏掺杂层与衬底100的顶部直接接触，所述源漏掺杂层和衬底100顶部的离子的导电类型相反且离子浓度差过大，在半导体结构工作时，在源漏掺杂层和衬底100顶部的交界面处易存在结漏电的问题，导致半导体结构的电学性能不佳。若离子注入能量过小，注入第一型离子易掺杂在衬底100的顶面，相应的，所述衬底100的顶部与源漏掺杂层形成的PN结较陡，在半导体结构工作时，在源漏掺杂层和衬底100顶部的交界面处易存在结漏电的问题，导致半导体结构的电学性能不佳。本实施例中，注入能量为3KeV至10KeV。
采用离子注入工艺在所述侧墙层106露出的所述凹槽104底部衬底100中掺杂第一型离子的步骤中，离子注入剂量不宜过大也不宜过小。若离子注入剂量过大，相应的，侧墙层106露出的所述凹槽104底部的衬底100中掺杂的第一型离子的浓度过高，栅极结构103下方衬底100中的未掺杂第一型离子，因此侧墙层106露出的所述凹槽104底部的衬底100与栅极结构103下方的衬底100中存在较大的离子浓度差，侧墙层106露出的所述凹槽104底部的衬底100中的第一型离子易扩散至栅极结构103下方的衬底100中，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层易扩展，导致源漏掺杂层的源极和漏极易穿通。若离子注入剂量过小，在半导体结构工作时，易导致侧墙层106露出的所述凹槽104底部的衬底100中呈现的导电类型与第二型离子的导电类型相同，所述源漏掺杂层中掺杂有第一型离子，所述源漏掺杂层和侧墙层106露出的所述凹槽104底部的衬底100的导电类型不同，在源漏掺杂层和衬底100顶部的交界面处易存在结漏电的问题，导致半导体结构的电学性能不佳。本实施例中，注入剂量为8.0E13原子每平方厘米至2.0E15原子每平方厘米。
采用离子注入工艺在所述侧墙层106露出的所述凹槽104底部衬底100中掺杂第一型离子的步骤中，离子注入角度与衬底100表面法线的夹角不宜过大。若离子注入角度与衬底100表面法线的夹角过大，离子注入的第一型离子易扩散到栅极结构103底部的衬底100中，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层易扩展，源漏掺杂层的源极和漏极易穿通。本实施例中，离子注入角度与衬底100表面法线夹角小于5°。
其他实施例中，所述半导体结构用于形成PMOS，采用离子注入工艺在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子的工艺参数包括：注入能量为0.5KeV至5KeV、注入剂量为1.5E14原子每平方厘米至5.0E15原子每平方厘米、注入角度与衬底表面法线夹角小于5°。
参考图10，在所述侧墙层106露出的所述凹槽104底部衬底100中掺杂第一型离子后，去除所述侧墙层106。
去除所述侧墙层106为后续形成源漏掺杂层提供工艺空间，使得形成源漏掺杂层能够直接与沟道层1022接触，在半导体结构工作时，能够为沟道提供足够的应力，提高沟道中载流子的迁移速率。
本实施例中，采用湿法刻蚀工艺去除所述侧墙层106。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。通过控制湿法刻蚀工艺的处理时间以及湿法刻蚀工艺中采用刻蚀溶液的浓度能够精确控制去除所述侧墙层106的尺寸，降低对所述内侧墙层111的损伤。
本实施例中，所述侧墙层106的材料为掺杂碳的SiN或掺杂氧的SiN。相应的，采用湿法刻蚀工艺去除所述侧墙层的步骤中，采用的湿法刻蚀溶液包括磷酸溶液。
需要说明的是，去除所述侧墙层106的过程中，保留所述第一侧凹槽和第二侧凹槽中的内侧墙层111。
参考图11，去除所述侧墙层106后，在所述凹槽104中形成源漏掺杂层110。
在半导体结构工作时，源漏掺杂层110用于为沟道提供应力，提高沟道中载流子的迁移速率。
所述源漏掺杂层110下方的衬底100中掺杂有第一型离子，所述源漏掺杂层掺杂有第一型离子，在半导体结构工作时，源漏掺杂层110和源漏掺杂层110下方的衬底100呈现的导电类型与第一型离子的导电类型相同，相应的所述源漏掺杂层110和衬底100之间不易存在结漏电，有利于提高半导体结构的电学性能。
形成所述源漏掺杂层110的步骤包括：采用选择性外延生长工艺(SelectiveEpitaxy Growth，SEG)在凹槽104中外延生长外延层(图未示)，在形成外延层的过程中原位掺杂第一型离子，形成所述源漏掺杂层110。
本实施例中，所述半导体结构用于形成NMOS，源漏掺杂层110的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
其他实施例中，所述半导体结构用于形成PMOS，源漏掺杂层的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
后续过程中，将栅极结构103替换成金属栅极结构的过程为现有技术，在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图9，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构用于形成第一型晶体管，所述半导体结构包括：衬底100；沟道叠层102，分立于所述衬底100上，一个或多个沟道叠层102包括牺牲层1021和位于所述牺牲层1021上的沟道层1022；栅极结构103，横跨一个或多个所述沟道叠层102，且覆盖所述沟道叠层102的部分顶壁和部分侧壁；凹槽104，位于所述栅极结构103两侧的所述沟道叠层102中，且露出所述衬底100；侧墙层106，位于所述栅极结构103和所述凹槽104的侧壁上；第一型离子，位于所述凹槽104底部的所述衬底100中。
本发明实施例所提供的半导体结构中，所述侧墙层106位于所述栅极结构103以及凹槽104的侧壁上，所述衬底100中的第一型离子为依据侧墙层106为掩膜掺杂形成的，在所述凹槽104底部衬底100中掺杂第一型离子的步骤中，所述侧墙层106使得第一型离子所处位置距离栅极结构103下方的衬底100较远，使得凹槽104底部的衬底100中的第一型离子不易扩散至栅极结构103下方的衬底100中，后续在凹槽104中形成源漏掺杂层，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，源漏掺杂层的源极和漏极不易穿通，有利于提高半导体结构的电学性能。
本实施例中，以半导体结构用于形成第一型晶体管为例，也就是说，后续第一型晶体管中的源漏掺杂层中掺杂第一型离子。在提供基底的步骤中，所述沟道叠层102底部的衬底100中掺杂有第二型离子，所述第二型离子的导电类型与第一型离子的导电类型不同。
本实施例中，所述半导体结构用于形成全包围栅极结构(GAA)，后续去除所述牺牲层1021和栅极结构103，形成栅极开口，在所述栅极开口中形成金属栅极结构，所述金属栅极结构全包围沟道层1022，在半导体结构工作时，所述沟道层1022用作沟道，最底部的所述金属栅极结构与衬底100接触，与最底部的金属栅极结构接触的衬底100中掺杂有浓度较高的第二型离子，使得最底部的金属栅极结构与衬底100构成的寄生器件不易被开启。
具体地，本实施例中，所述第一型晶体管为NMOS(Negative channel Metal OxideSemiconductor)时，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。
其他实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)，所述第二型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
沟道叠层102用于为后续形成悬空设置的沟道层1022提供工艺基础。牺牲层1021用于支撑沟道层1022，为后续沟道层1022的间隔悬空设置提供工艺条件，也用于为后续形成的金属栅极结构占据空间位置。
本实施例中，沟道层1022的被刻蚀难度大于牺牲层1021的被刻蚀难度，后续在去除牺牲层1021时，沟道层1022不易受损伤。
本实施例中，沟道层1022的材料为硅；牺牲层1021的材料为锗化硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲层的材料相应还可以为硅。
需要说明的是，本实施例中，所述沟道叠层102的数量为多个，相应的，所述沟道层1022的数量为多个，后续半导体结构工作时，具有多个沟道，有利于提高载流子的迁移速率。
栅极结构103为后续制程中形成金属栅极结构占据空间位置。
本实施例中，栅极结构103包括保形覆盖沟道叠层102的部分顶面和部分侧壁的伪栅氧化层(图中未示出)和位于伪栅氧化层上的伪栅层(图中未示出)。
本实施例中，伪栅氧化层的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅层的材料为非晶硅。其他实施例中，伪栅层的材料还可以为非晶碳。
所述半导体结构还包括：栅极侧墙层105，位于所述栅极结构103的侧壁上。
所述栅极侧墙层105用于限定后续源漏掺杂层的形成位置，在后续半导体结构的形成过程中，还用于保护所述栅极结构103的侧壁免受损伤。
所述栅极侧墙层105的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
所述凹槽104为后续形成源漏掺杂层做准备。
本实施例中，所述半导体结构用于形成第一型晶体管，也就是说后续形成在凹槽104中的源漏掺杂层中具有第一型离子，源漏掺杂层与衬底100形成缓变PN结，在半导体结构工作时，所述源漏掺杂层和衬底100之间结漏电发生的概率较小，有利于提高半导体结构的电学性能。
本实施例中，第一型离子位于所述凹槽104底部的所述衬底100中，后续形成在凹槽104中的源漏掺杂层中具有第一型离子，在半导体结构工作时，所述凹槽104底部衬底100中的第一型离子有利于增强源漏掺杂层对沟道的应力，提高沟道中载流子的迁移速率。
凹槽104底部的所述衬底100的顶部掺杂有第一型离子，所述衬底100的顶部形成有空间电荷区，后续形成的源漏掺杂层与衬底100之间形成缓变的PN结，有利于减小结漏电。
本实施例中，所述半导体结构为NMOS，所述侧墙层106露出的所述凹槽104底部的衬底100中第一型离子的浓度不宜过大也不宜过小。若所述凹槽104底部的所述衬底100中第一型离子浓度过大，相应的，侧墙层106露出的所述凹槽104底部的衬底100中掺杂的第一型离子的浓度过高，栅极结构103下方衬底100中的未掺杂第一型离子，因此侧墙层106露出的所述凹槽104底部的衬底100与栅极结构103下方的衬底100中存在较大的离子浓度差，侧墙层106露出的所述凹槽104底部的衬底100中的第一型离子易扩散至栅极结构103下方的衬底100中，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层易扩展，导致源漏掺杂层的源极和漏极易穿通。若所述凹槽104底部的所述衬底100中第一型离子浓度过小，在半导体结构工作时，易导致侧墙层106露出的所述衬底100中呈现的导电类型与第二型离子的导电类型相同，后续所述源漏掺杂层中掺杂有第一型离子，所述源漏掺杂层和侧墙层106露出的所述衬底100的导电类型不同，在源漏掺杂层和衬底100顶部的交界面处易存在结漏电的问题，导致半导体结构的电学性能不佳。本实施例中，掺杂离子浓度为8.0E18原子每立方厘米至2.0E20原子每立方厘米。
其他实施例中，所述半导体结构为PMOS，所述侧墙层露出的所述凹槽底部的衬底中第一型离子的浓度为1.5E19原子每立方厘米至5.0E20原子每立方厘米。
侧墙层106用于限定凹槽104底部衬底100中掺杂第一型离子的形成位置，所述侧墙层106使得第一型离子所处位置距离栅极结构103下方的衬底100较远，相应的，凹槽104底部衬底100中的第一型离子不易扩散至栅极结构103下方的衬底100中，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层不易扩展，源漏掺杂层的源极和漏极不易穿通，有利于提高半导体结构的电学性能。
本实施例中，所述侧墙层106的材料为低K介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低K介质材料绝缘性能优越。
具体的，所述侧墙层106的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，所述侧墙层106的材料包括掺杂碳的SiN或掺杂氧的SiN。
需要说明的是，以垂直于所述栅极结构103侧壁的方向为横向，所述侧墙层106的横向尺寸不宜过大也不宜过小。若所述侧墙层106的横向尺寸过大，凹槽104底部衬底100中第一型离子所处位置至栅极结构103横向距离较大，后续去除所述侧墙层106，去除所述侧墙层106后，形成源漏掺杂层，靠近栅极结构103的部分源漏掺杂层底部的衬底100中的第一型离子的掺杂剂量较少，因为衬底100中原先掺杂有较高第二型离子，源漏掺杂层中掺杂有较高浓度的第一型离子，第二型离子与第一型离子的导电类型不同，半导体结构工作时，靠近栅极结构103的部分源漏掺杂层与衬底100的结漏电较大，导致半导体结构的电学性能不佳。若所述侧墙层106的横向尺寸过小，易导致凹槽104底部衬底100中第一型离子的所处位置距离栅极结构103下方的衬底100较近，相应的掺杂在衬底100中的第一型离子易扩散至栅极结构103下方的衬底100中，在半导体结构工作时，源漏掺杂层的源极和漏极的耗尽层易扩展，源漏掺杂层的源极和漏极不易穿通。本实施例中，所述侧墙层106的横向尺寸为2纳米至10纳米。
所述半导体结构还包括：内侧墙层111，位于所述牺牲层1021和侧墙层106之间。
后续去除所述牺牲层1021，形成通道，去除栅极结构形成栅极开口，在所述通道和开口中形成金属栅极结构，所述金属栅结构全包围所述沟道层1022。内侧墙层111用于减小后续形成的源漏掺杂层和后续形成的金属栅极结构之间的电容耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
本实施例中，侧墙层106和内侧墙层111的材料相同，相应的侧墙层106和内侧墙层111可以在一步中形成，有利于简化半导体结构的形成方法，提高半导体结构的形成效率。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、分立于所述衬底上的一个或多个沟道叠层以及横跨一个或多个所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶壁和部分侧壁，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
刻蚀所述栅极结构两侧的所述沟道叠层，形成露出所述衬底的凹槽；
在所述栅极结构以及凹槽的侧壁上形成侧墙层；
在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子；
在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子后，去除所述侧墙层；
去除所述侧墙层后，在所述凹槽中形成源漏掺杂层，所述源漏掺杂层具有第一型离子。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，以垂直于所述栅极结构侧壁的方向为横向，所述侧墙层的横向尺寸为2纳米至10纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙层的步骤包括：
在所述栅极结构、沟道叠层，以及所述栅极结构和沟道叠层露出的所述衬底上形成侧墙材料层；
去除所述栅极结构顶面以及所述衬底表面的所述侧墙材料层，剩余的位于所述栅极结构侧壁和所述沟道叠层侧壁的所述侧墙材料层作为所述侧墙层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙层的材料为低K介质材料。
5.如权利要求1或4所述的半导体结构的形成方法，其特征在于，所述侧墙层的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述侧墙材料层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，采用离子注入工艺在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述半导体结构用于形成NMOS，采用离子注入工艺在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子的工艺参数包括：注入能量为3KeV至10KeV、注入剂量为8.0E13原子每平方厘米至2.0E15原子每平方厘米、注入角度与衬底表面法线夹角小于5°，第一型离子包括P、As和Sb中的一种或多种；
所述半导体结构用于形成PMOS，采用离子注入工艺在所述侧墙层露出的所述凹槽底部衬底中掺杂第一型离子的工艺参数包括：注入能量为0.5KeV至5KeV、注入剂量为1.5E14原子每平方厘米至5.0E15原子每平方厘米、注入角度与衬底表面法线夹角小于5°，第一型离子包括B、Ga和In中的一种或多种。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，以垂直于所述栅极结构侧壁的方向为横向；
所述沟道叠层的数量为多个；
所述半导体结构的形成方法还包括：形成所述凹槽后，形成所述侧墙层前，横向去除所述凹槽侧壁露出的部分横向尺寸的所述牺牲层，形成由所述沟道层、衬底以及牺牲层围成的第一侧凹槽，以及所述沟道层和牺牲层围成的第二侧凹槽；
形成所述侧墙层的步骤中，在所述第一侧凹槽和第二侧凹槽中形成内侧墙层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺横向去除所述凹槽侧壁露出的部分横向尺寸的所述牺牲层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述侧墙层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述侧墙层的步骤中，采用的湿法刻蚀溶液包括磷酸溶液。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述沟道叠层底部的衬底中掺杂有第二型离子，所述第二型离子的导电类型和第一型离子的导电类型不同。
14.一种半导体结构，用于形成第一型晶体管，其特征在于，包括：
衬底；
一个或多个沟道叠层，分立于所述衬底上，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
栅极结构，横跨一个或多个所述沟道叠层，且覆盖所述沟道叠层的部分顶壁和部分侧壁；
凹槽，位于所述栅极结构两侧的所述沟道叠层中，且露出所述衬底；
侧墙层，位于所述栅极结构和所述凹槽的侧壁上；
第一型离子，位于所述凹槽底部的所述衬底中。
15.如权利要求14所述的半导体结构，其特征在于，以垂直于所述栅极结构侧壁的方向为横向，所述侧墙层的横向尺寸为2纳米至10纳米。
16.如权利要求14所述的半导体结构，其特征在于，所述侧墙层的材料为低K介质材料。
17.如权利要求14或16所述的半导体结构，其特征在于，所述侧墙层的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
18.如权利要求14所述的半导体结构，其特征在于，所述半导体结构为NMOS，所述侧墙层露出的所述凹槽底部的衬底中第一型离子的浓度为8.0E18原子每立方厘米至2.0E20原子每立方厘米，第一型离子包括P、As和Sb中的一种或多种；
所述半导体结构为PMOS，所述侧墙层露出的所述凹槽底部的衬底中第一型离子的浓度为1.5E19原子每立方厘米至5.0E20原子每立方厘米，第一型离子包括包括B、Ga和In中的一种或多种。
19.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：内侧墙层，位于所述牺牲层和侧墙层之间。
20.如权利要求14所述的半导体结构，其特征在于，所述沟道叠层底部的衬底中掺杂有第二型离子，所述第二型离子的导电类型和第一型离子的导电类型不同。
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