CN104217955A - N型晶体管及其制作方法、互补金属氧化物半导体 - Google Patents
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Abstract
一种N型晶体管及其制作方法、互补金属氧化物半导体。所述制作方法包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极、位于所述栅极侧壁上的偏移侧墙；以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位错的掺杂区；在所述偏移侧墙上形成主侧墙；以所述主侧墙和偏移侧墙为掩模对所述半导体衬底进行第二离子掺杂，以形成包括所述第一位错和第二位错的N型源漏区；在所述N型源漏区的半导体衬底表面形成凸起N型应力层。本发明可以提高电子迁移率，进而提高晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种N型晶体管及其制作方法、互补金属氧化物半导体。
背景技术
随着半导体器件元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管栅极尺寸变短容易使晶体管产生短沟道效应，从而导致漏电流的产生。
现有技术主要通过提高晶体管沟道区的应力以提高载流子迁移，进而提高晶体管的驱动电流，减少晶体管中的漏电流。具体地，可以在晶体管的源漏区形成应力层，以提高载流子迁移。
参考图1，示出了现有技术一种晶体管的示意图，包括：
半导体衬底10，所述半导体衬底10包括待形成NMOS晶体管的区域A和待形成PMOS晶体管的区域B，利用浅沟槽隔离结构15将相邻的区域A和区域B隔开；
位于所述半导体衬底区域A表面的栅极结构20，所述栅极结构20包括位于所述半导体衬底区域A表面的栅氧化层21、位于所述栅氧化层21表面的栅电极22、位于所述栅氧化层21和栅电极22侧壁表面的侧墙23，位于所述栅极结构20两侧的半导体衬底10内的类矩形结构的源/漏区25；
位于所述半导体衬底区域B表面的栅极结构30，所述栅极结构30包括位于所述半导体衬底区域B表面的栅氧化层31、位于所述栅氧化层31表面的栅电极32、位于所述栅氧化层31和栅电极32侧壁表面的侧墙33，位于所述栅极结构30两侧的半导体衬底10内的类矩形结构的源/漏区35；
其中所述半导体衬底区域A的源/漏区25的材料为原位形成的碳化硅（SiC），所述半导体衬底区域B的源/漏区35的材料为原位形成的锗硅（SiGe）。
对于NMOS晶体管而言，填充所述源/漏区25的材料是碳化硅，其晶格常数小于半导体衬底的晶格常数，对所述源/漏区25之间的沟道区产生拉伸应力（Tensile Stress），提高电子的迁移率。
然而现有技术中晶体管中载流子迁移率的提高较小，晶体管的性能提高有限，因此业界需要能产生更大应力的MOS器件。
发明内容
本发明解决的是N型晶体管中载流子迁移率较小的问题。
为解决上述问题，本发明提供一种N型晶体管的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极、位于所述栅极侧壁上的偏移侧墙；以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位错的掺杂区；在所述偏移侧墙上形成主侧墙；以所述主侧墙和偏移侧墙为掩模对所述半导体衬底进行第二离子掺杂，以形成包括所述第一位错和第二位错的N型源漏区；在所述N型源漏区的半导体衬底表面形成凸起N型应力层。
可选地，以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位错的掺杂区的步骤包括：对待掺杂区进行非晶化处理；对非晶化处理后的区域进行轻掺杂和袋形注入；对轻掺杂和袋形注入后的区域进行退火。
可选地，成凸起N型应力层的步骤包括：通过原位掺杂的方式形成所述凸起N型应力层。
相应地，本发明还提供一种N型晶体管，包括：半导体衬底；位于所述半导体衬底上的栅极结构，所述栅极结构包括依次位于所述半导体衬底上的栅介质层、栅极以及位于所述栅极侧壁上的侧墙；位于所述栅极结构露出的所述半导体衬底中的N型源漏区，所述N型源漏区包括至少两个位错；位于所述N型源漏区的半导体衬底表面的凸起N型应力层。
可选地，所述栅介质层为高K介质层，所述栅极为金属栅极。
相应地，本发明还提供一种互补金属氧化物半导体，包括：P型晶体管以及所述的N型晶体管。
与现有技术相比，本发明的技术方案包括以下优点：
本发明N型晶体管结合第一位错、第二位错和凸起N型应力层，向N型晶体管的沟道区提供较大的拉应力，从而使N型晶体管具有较小的漏电流。
进一步地，通过对待掺杂区进行非晶化处理，之后对非晶化处理后的区域进行N型离子注入，最后对N型离子注入的区域进行退火，从而在非晶区域和结晶区域的交界处形成位错，工艺较为简单且与现有工艺具有良好的兼容性。
进一步地，通过原位掺杂的方式形成所述凸起N型应力层，可以简化工艺步骤。
进一步地，所述栅介质层为高K介质层，所述栅极为金属栅极，可以降低漏电流。
附图说明
图1示出了现有技术一种晶体管的示意图；
图2至图13本发明N型晶体管的制作方法一实施例的流程示意图。
具体实施方式
正如背景部分所述，现有技术的晶体管在半导体衬底中设置应力层，以对晶体管的沟道区提供拉应力或压应力，但是现有技术的晶体管的电子迁移率仍然较低。
针对上述问题，本发明提供了一种N型晶体管及其制作方法、互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）。所述制作方法在半导体衬底中形成包括至少两个位错（dislocation）的N型源漏区，具有位错的N型源漏区能向晶体管的沟道区提供拉应力，此外，所述制作方法还在所述N型源漏区表面设置凸起N型应力层，此处所述凸起N型应力层为凸出于所述半导体衬底表面的N型掺杂应力层，用于向沟道区提供拉应力。本发明N型晶体管的第一位错、第二位错和凸起N型应力层，向沟道区提供较大的拉应力，从而可以提高电子迁移率，进而提高晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2至图13，示出了本发明N型晶体管的制作方法一实施例的流程示意图。需要说明的是，本实施例以后栅工艺为例进行说明，但是本发明并不限制于此，在其他实施例中，还可以采用前栅工艺。
如图2所示，提供半导体衬底100。本实施例中所述半导体衬底100为硅衬底，但是本发明对此不作限制，在其他实施例中，所述半导体衬底100还可以是单晶、多晶、或非晶结构的锗衬底和锗硅衬底，也可以是绝缘体上硅（Silicon On Insulator，SOI），或者所述半导体衬底100还可以包括其它的材料，例如砷化镓等三五族化合物。
在所述半导体衬底100中形成多个隔离结构102，所述隔离结构102用于实现不同晶体管之间的绝缘。具体地，所述隔离结构102可以是浅沟槽隔离（Shallow Trench Isolation，STI）结构或者局部氧化硅（Local Oxidation ofSilicon，LOCOS）隔离结构，但是本发明对隔离结构102的材料和结构不做限制。
在相邻两个隔离结构102之间的半导体衬底100上形成栅极结构104。所述栅极结构104包括：位于所述半导体衬底100上的保护层1041，位于所述保护层1041上的栅极1042，以及覆盖于所述栅极1042侧壁上的偏移侧墙106。
具体地，所述保护层1041的材料可以是氧化硅。可以通过化学气相沉积（Chemical Vapor Deposition，CVD）或者原子层沉积的方式形成所述保护层1041。所述保护层1041的厚度可以位于的范围内。
本实施例中，本步骤形成的栅极1042用作伪栅。具体地，所述栅极1042为多晶硅栅极，可以通过化学气相沉积的方式形成所述多晶硅栅极。在其他实施例中，所述栅极1042还可以是锗等半导体材料，栅极1042的厚度位于的范围内。
本实施例中，偏移侧墙106包括依次位于所述栅极1042侧壁上的氧化硅偏移侧墙1061、氮化硅偏移侧墙1062。具体地，可以先在栅极1042和半导体衬底100上覆盖氧化硅层和氮化硅层，之后通过干刻去除栅极1042和半导体衬底100上的氧化硅层和氮化硅层，以形成氧化硅偏移侧墙1061、氮化硅偏移侧墙1062。但是本发明对偏移侧墙106的材料和结构不做限制。在其他实施例中，偏移侧墙106还可以是非叠层结构，所述偏移侧墙106还可以只包括一种材料，例如：所述偏移侧墙106还可以是诸如氮氧化硅等的其他材料构成的单层侧墙。
参考图3，以所述偏移侧墙106为掩模对所述半导体衬底100进行轻掺杂和袋形注入，以形成包含第一位错110的第一掺杂区108。
具体地，以所述偏移侧墙106为掩模向硅衬底注入硅、锗、碳或氮，以在半导体衬底100形成第一非晶硅区域（图未示）。具体地，注入时能量位于1～80KeV的范围内，剂量位于1×1014/cm2～5×1015/cm2。
以所述偏移侧墙106对所述第一非晶硅区域进行第一离子掺杂，本实施例所述第一离子掺杂包括轻掺杂（Light Doped Drain，LDD）和袋形（Pocket）注入，以形成第一掺杂区108。
具体地，LDD可以采用磷离子或砷离子进行离子注入。如注入离子为磷离子，在轻掺杂过程中离子注入能量范围为1～20KeV，离子注入剂量为1×1014/cm2～5×1015/cm2；如注入离子为砷离子，在轻掺杂过程中离子注入能量范围为2～50KeV，离子注入剂量为1×1014/cm2～5×1015/cm2。
可以采用硼离子进行袋形注入，具体工艺与现有技术相同，在此不再赘述。
之后进行第一退火，所述第一退火的步骤使第一掺杂区108的材料结晶化。结晶化的第一掺杂区108与第一非晶硅区域的交界处形成第一位错110，所述第一位错110可以对栅极结构104下方的沟道区域产生拉应力。
本实施例中，第一退火采用快速退火的方式，所述快速退火工艺为：在惰性气体环境中，以800～1100℃的温度退火10～20s。在其他实施例中，还可以采用低温固相外延（Solid Phase Epitaxy，SPE）或者激光退火（Laser Anneal）。
需要说明的是，由于在形成第一位错110的步骤中，以所述偏移侧墙106为掩模进行的第一非晶化处理和轻掺杂、袋形注入，所述偏移侧墙106的位置可以确定第一位错110的位置，从而使最终形成的第一位错110的位置与偏移侧墙106的位置相对应。
结合参考图4和图5，在所述偏移侧墙104的侧壁上形成主侧墙112。
主侧墙112为形成第二位错116的掩模，因此，与偏移侧墙104类似，所述主侧墙112的厚度与后续形成的第二位错116的位置相对应。
本实施例中，主侧墙112包括依次覆盖于所述偏移侧墙104侧壁上的氧化硅主侧墙1121、氮化硅主侧墙1122，但是本发明对主侧墙112的材料和结构不做限制。
在其他实施例中，所述主侧墙112还可以是非叠层结构，所述主侧墙112还可以只包括一种材料，所述主侧墙112还可以是诸如氮氧化硅等的其他材料构成的单层侧墙。
如图5所示，对所述硅衬底100进行第二非晶化处理。本实施例中，所述第二非晶化处理包括：以所述主侧墙112为掩模向硅衬底注入硅、锗、碳或氮，以在半导体衬底100形成第二非晶硅区域（图未示）。具体地，注入时能量位于1～80KeV的范围内，剂量位于1×1014/cm2～5×1015/cm2。
之后，以所述主侧墙112为掩模对第二非晶化处理后的硅衬底进行N型的源漏掺杂，形成N型掺杂区，所述N型掺杂区为晶体管的源漏区（S/D）114。
具体地，可以通过磷离子或砷离子的离子注入形成N型掺杂区。实际工艺中可以采用一道离子注入步骤，也可以是磷离子多次注入、砷离子多次注入或是磷离子和砷离子复合多次注入的方式形成N型掺杂区。
完成离子注入之后进行第二退火，所述第二退火的步骤使源漏区114的材料结晶化。结晶化的源漏区114与非晶硅区域交界处形成第二位错116，所述第二位错116可以对栅极结构104下方的沟道区域产生拉应力。
具体地，所述第二退火可以采用快速退火的方式，例如：在惰性气体环境中，以800～1100℃的温度退火10～20s。在其他实施例中，还可以采用低温固相外延（Solid Phase Epitaxy，SPE）或者激光退火（Laser Anneal）。
本实施例形成的源漏区114具有靠近沟道区的第一位错110、相对于第一位错110远离沟道区的第二位错116，所述第一位错110和第二位错116相结合可以对源漏区114之间的沟道区产生较大的拉应力。
需要说明的是，此处以具有两个位错的N型掺杂区为例进行说明，在其他实施例中，所述源漏区114还可以包括一个位错或者两个以上的位错。
如图6所述，去除主侧墙112。需要说明的是，去除主侧墙112后，偏移侧墙106可以露出较大面积的源漏区114半导体衬底100表面，以便于在所述表面形成具有较大接触面的凸起N型应力层，进而使凸起N型应力层可以更好地提供拉伸应力。
但是本发明对是否去除主侧墙112不作限制，在其他实施例中还可以不去除所述主侧墙112，而在主侧墙112露出的源漏区114半导体衬底表面上形成凸起N型应力层。
本实施例中，所述主侧墙112包括依次覆盖于所述偏移侧墙104侧壁上的氧化硅主侧墙1121、氮化硅主侧墙1122。可以通过湿法刻蚀的方法去除所述主侧墙112，例如：先通过热磷酸进行第一湿法刻蚀，之后通过稀释的氢氟酸进行第二湿法刻蚀。
如图7所述，在所述N型掺杂区的半导体衬底100表面形成凸起N型应力层118，所述N型应力层118的晶格常数小于半导体衬底100的晶格常数，用于向N型晶体管的沟道区提供拉应力。
本实施例凸起N型应力层118凸出与半导体衬底100的表面，与设置于半导体衬底100中的应力层相比，本实施例无需去除半导体衬底100的部分材料，可以避免去除半导体衬底100材料的步骤对N型晶体管造成的损伤；此外，还可以提高凸起N型应力层118的形成效率。
本实施例中，所述凸起N型应力层118的材料为碳化硅（SiC），小于硅衬底的晶格常数，可以向沟道区提供拉应力。具体地，可以通过外延生长的方式在所述N型掺杂区上生长所述碳化硅，并且在外延生长的过程中进行原位的N型离子掺杂。
需要说明的是，通过原位掺杂的方式可以简化N型晶体管的制作步骤，但是本发明对此不作限制，在其他实施例中，还可以先在所述N型掺杂区的半导体衬底100表面形成应力层，之后对所述应力层进行N型离子掺杂，以形成凸起N型应力层118。
可选地，所述凸起N型应力层118完全覆盖栅极结构104与隔离结构102之间的源漏区114，从而使凸起N型应力层118与源漏区114具有较大的接触面积，可以向沟道区提供较大拉应力，减小漏电流。
需要说明的是，本实施例通过原位掺杂的方式形成的凸起N型应力层118呈截顶锥形（图7为截面图，图7中凸起N型应力层118截面呈梯形）。但是本发明不限制凸起N型应力层118的形状。
还需要说明的是，本实施例中碳化硅材料的凸起N型应力层118可以对硅衬底构成的沟道区提供拉应力。但是本发明对凸起N型应力层118的材料不做限制，例如：对于半导体衬底为锗硅衬底的实施例，硅材料的凸起N型应力层也可以提供拉应力。
如图8所示，在凸起N型应力层118上、隔离结构102上以及栅极结构104的侧壁上形成刻蚀停止层120。
请继续参考图8，在刻蚀停止层120上覆盖第一层间介质层122，之后通过诸如化学机械抛光（Chemical Mechanical Polishing，CMP）去除多余的材料，使第一层间介质层122与栅极结构104的表面齐平。具体地，所述第一层间介质层122的材料可以是氧化硅，可以通过化学气相沉积工艺形成所述氧化硅。
如图9所示，去除所述多晶硅栅极，使偏移侧墙106和衬底100围成第一开口130。具体地，可以通过选择性的湿法刻蚀工艺去除所述多晶硅栅极。
在去除多晶硅栅极的过程中，保护层1041可以起到保护半导体衬底100的作用。但是在去除多晶硅栅极之后，位于多晶硅栅极下方的保护层1041也被去除。
结合参考图10，在图9中所述第一开口130底部的衬底氧化形成氧化硅，继续向所述第一开口130依次填充高K介质材料、金属栅极材料和金属材料，以形成包括所述高K介质层1242、金属栅极1241和偏移侧墙106的金属栅极结构124。
所述金属栅极1241的材料可以是氮化钛、钛、氮化钽、铝或钨，可以通过物理气相沉积的方式形成所述金属栅极1241。
所述高K介质层1242可以是HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO等材料，可以通过化学气相沉积的方式形成所述高K介质层1242。
结合参考图11，图形化所述第一层间介质层122，形成露出凸起N型应力层118上刻蚀阻挡层120的第一接触孔140。具体地，在第一层间介质层122上形成光刻胶图形，以所述光刻胶图形为掩模进行刻蚀，去除凸起N型应力层118上的第一层间介质层122直至露出所述刻蚀阻挡层120。
之后，去除所述第一接触孔140露出的刻蚀阻挡层120，从而使第一接触孔140露出所述凸起N型应力层118。
结合参考图12，通过自对准工艺在N型应力层118上形成金属硅化物150，用于减小后续形成的第一连接件与所述凸起N型应力层118之间的接触电阻。
在形成金属硅化物150之后，向第一接触孔140内填充金属，形成第一插塞126。具体地，所述第一插塞126的金属材料可以是钨，可以通过电镀的方式在所述第一接触孔140内填充所述进行金属。
如图13所示，在第一层间介质层122、所述第一插塞126、金属栅极1241及偏移侧墙106上覆盖第二层间介质层128。具体地，所述第二层间介质层128的材料可以是氧化硅，可以通过化学气相沉积工艺形成所述第二层间介质层128。在化学气相沉积工艺之后，还包括通过化学机械抛光工艺去除多余材料，使第二层间介质层128具有平整的表面。
图形化所述第二层间介质层128，形成露出所述第一插塞126的第二接触孔（图未示）以及露出所述金属栅极1241的第三接触孔（图未示）。
具体地，在所述第二层间介质层128上形成光刻胶图形，以所述光刻胶图形为掩模进行刻蚀，去除第一插塞126上的部分第二层间介质层128，直至露出所述第一插塞126，从而形成第二接触孔；同时，去除金属栅极1241上的部分第二层间介质层128，直至露出所述金属栅极1241，从而形成第三接触孔。
之后，向所述第二接触孔和所述第三接触孔中填充金属，以形成填充于所述第二接触孔的第二插塞130、填充于所述第三接触孔的第三插塞131。具体地，所述第二插塞130和第三插塞131的材料可以是钨，可以通过电镀方式分别向第二接触孔、第三接触空中填充钨，以分别形成第二插塞130、第三插塞131。
所述第一插塞126以及位于第一插塞126上、与所述第一次插塞126相接触的第二插塞130构成第一连接件，所述第一连接件与所述凸起N型应力层118相接触，用于实现N型晶体管源漏区114的电连接。所述第三插塞131构成所述第二连接件，所述第二连接件位于所述金属栅极1241上，且与所述金属栅极1241相接触，用于实现N型晶体管栅极的电连接。
本实施例提供的N型晶体管中设置有第一位错110、第二位错116以及N型应力层118，三者相结合可以向沟道区提供较大的拉应力，从而提高了载流子迁移率。
相应地，本发明还提供一种N型晶体管，请继续参考图13，示意了本发明N型晶体管一实施例的示意图。本实施例N型晶体管以金属栅极的NMOS管为例进行说明，不应以此限制本发明。具体地，N型晶体管包括：
半导体衬底100，本实施例中，所述半导体衬底100为硅衬底，在其他实施例中，所述半导体衬底100还可以是单晶、多晶、或非晶结构的锗衬底和锗硅衬底，也可以是绝缘体上硅（Silicon On Insulator，SOI），或者所述半导体衬底100还可以包括其它的材料，例如砷化镓等三五族化合物。
在所述半导体衬底100中设置有多个实现不同晶体管绝缘的隔离结构102，具体地，所述隔离结构102可以是浅沟槽隔离（Shallow Trench Isolation，STI）结构或者局部氧化硅（Local Oxidation of Silicon，LOCOS）隔离结构，但是本发明对隔离结构102的材料和结构不做限制。
位于所述半导体衬底100上的栅极结构，所述栅极结构设置于相邻隔离结构102之间。具体地，所述栅极结构包括依次位于所述半导体衬底100上的栅介质层1242、金属栅极1241以及位于所述金属栅极1241侧壁上的偏移侧墙106。
所述金属栅极1241的材料可以是氮化钛、钛、氮化钽、铝或钨。
所述栅极介质层1242的材料可以是氧化硅、氮化硅、氮氧化硅，还可以是HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO等的高K介质材料。
所述偏移侧墙106包括依次覆盖于所述金属栅极1241侧壁上的氧化硅偏移侧墙1061、氮化硅偏移侧墙1062。但是本发明对栅极结构的材料和结构不做限制。
位于所述半导体衬底100中的源漏区114。本实施例中，所述源漏区114包括：靠近沟道区的第一位错110、相对于所述第一位错110远离沟道区的第二位错116。所述第一位错110与所述第二位错116可以向沟道区提供拉应力。
需要说明的是，此处以具有两个位错的N型掺杂区为例进行说明，在其他实施例中，所述源漏区114还可以包括一个位错或者两个以上的位错。
位于所述源漏区114的半导体衬底100表面的凸起N型应力层118。所述凸起N型应力层118凸出于所述半导体100衬底的表面，用于向N型晶体管的沟道区提供拉应力。
本实施例中，所述半导体衬底100为硅衬底，所述凸起N型应力层118的材料为碳化硅，可以向沟道区提供拉应力。但是本发明对凸起N型应力层118的材料不作限制，例如：当半导体衬底100的为锗硅衬底时，所述凸起N型应力层118的材料还可以是硅，用于向锗硅衬底提供拉应力。
需要说明的是，本实施例中所述凸起N型应力层118呈截顶锥形（图13所示的为截面图，所述凸起N型应力层118在截面图中呈梯形）。但是本发明对所述凸起N型应力层118的形状并不做限制。
本实施例N型晶体管还包括：与所述凸起N型应力层118相接触的第一连接件、与所述栅极相接触的第二连接件。所述第一连接件用于实现N型晶体管源漏区114的电连接，所述第二连接件用于实现N型晶体管的金属栅极1241的电连接。
本实施例中，所述凸起N型应力层118与所述第一连接件之间还设置有金属硅化物150，用于减小所述凸起N型应力层118与所述第一连接件之间的接触电阻。
其中，所述第一连接件为所述凸起N型应力层118上、与所述凸起N型应力层118相接触的插塞。具体地，所述第一连接件包括与所述凸起N型应力层118相接触的第一插塞126、位于所述第一插塞126上与所述第一插塞126相接触的第二插塞130。所述第二连接件为位于所述金属栅极1241上、与所述金属栅极1241相接触的第三插塞131。
本实施例中所述第一插塞126、第二插塞130、第三插塞131的材料相同，为钨。但是本发明对第一插塞126、第二插塞130、第三插塞131的材料是否相同不作限制。所述第一插塞126、第二插塞130、第三插塞131还可以是其他的金属材料，例如：铝。
本实施例提供的N型晶体管中，第一位错110、第二位错116和凸起N型应力层118相结合，向沟道区提供较大的拉应力，进而提高沟道区的载流子迁移率。
需要说明的是，本发明提供的N型晶体管可以由本发明N型晶体管的制作方法形成，也可以由其他N型晶体管的制作方法形成，本发明对此不作限制。
相应地，本发明还提供一种互补金属氧化物半导体，包括：P型晶体管和N型晶体管，所述N型晶体管为本发明提供的N型晶体管，具体结构、材料等可参考上述N型晶体管相关实施例的描述，在此不再赘述。
在上述实施例中，以具有金属栅极的N型晶体管为例进行说明，具有金属栅极的N型晶体管具有较小的漏电流。但是本发明对此不作限制，在其他实施例中N型晶体管还可以具有硅栅极。本领域技术人员可以根据上述实施例对本发明进行相应地修改、变形和替换。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种N型晶体管的制作方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极、位于所述栅极侧壁上的偏移侧墙；
以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位错的掺杂区；
在所述偏移侧墙上形成主侧墙；
以所述主侧墙和偏移侧墙为掩模对所述半导体衬底进行第二离子掺杂，以形成包括所述第一位错和第二位错的N型源漏区；
在所述N型源漏区的半导体衬底表面形成凸起N型应力层。
2.如权利要求1所述的制作方法，其特征在于，以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位错的掺杂区的步骤包括：
对待掺杂区进行非晶化处理；
对非晶化处理后的区域进行轻掺杂和袋形注入；
对轻掺杂和袋形注入后的区域进行退火。
3.如权利要求1所述的制作方法，其特征在于，以所述主侧墙和偏移侧墙为掩模对所述半导体衬底进行第二离子掺杂，以形成包括所述第一位错和第二位错的N型掺杂区的步骤包括：
对待掺杂区进行非晶化处理；
对非晶化处理后的区域进行源漏掺杂；
对源漏掺杂后的区域进行退火。
4.如权利要求1所述的制作方法，其特征在于，形成凸起N型应力层的步骤包括：通过原位掺杂的方式形成所述凸起N型应力层。
5.如权利要求1所述的制作方法，其特征在于，形成凸起N型应力层的步骤包括：
在所述N型掺杂区的半导体衬底表面形成应力层；
对所述应力层进行N型离子掺杂，以形成凸起N型应力层。
6.如权利要求1所述的制作方法，其特征在于，所述半导体衬底为硅衬底；在所述半导体衬底上形成栅极结构的步骤包括：在所述硅衬底上多晶硅栅极；
在所述多晶硅栅极的侧壁上依次形成氧化硅偏移侧墙、氮化硅偏移侧墙，所述氧化硅偏移侧墙、氮化硅偏移侧墙作为所述偏移侧墙；
在所述偏移侧墙的侧壁上依次形成氧化硅主侧墙、氮化硅主侧墙，所述氧化硅主侧墙、氮化硅主侧墙作为所述主侧墙。
7.如权利要求6所述的制作方法，其特征在于，所述凸起N型应力层的材料为碳化硅，形成凸起N型应力层的步骤包括：通过外延生长的方式形成所述碳化硅，在外延生长的过程中进行原位的N型离子掺杂，以形成凸起N型应力层。
8.如权利要求6所述的制作方法，其特征在于，
在形成凸起N型应力层的步骤之前，还包括去除所述主侧墙的步骤；
在形成凸起N型应力层的步骤之后，还包括：
在所述凸起N型应力层上依次形成刻蚀阻挡层和第一层间介质层，使所述第一层间介质层与所述栅极结构齐平；
去除所述多晶硅栅极，使偏移侧墙和半导体衬底围成第一开口；
在所述第一开口中依次形成高K介质层和金属栅极。
9.如权利要求8所述的制作方法，其特征在于，在形成金属栅极之后，还包括：形成与所述凸起N型应力层相接触的第一连接件；形成与栅极结构相连的第二连接件。
10.如权利要求9所述的制作方法，其特征在于，形成与所述凸起N型应力层相接触的第一连接件的步骤包括：
图形化所述第一层间介质层，形成露出凸起N型应力层上刻蚀阻挡层的第一接触孔；
去除第一接触孔露出的刻蚀阻挡层；
向第一接触孔内填充金属，形成第一插塞；
在第一层间介质层、第一插塞、金属栅极及偏移侧墙上形成第二层间介质层；
图形化所述第二层间介质层，形成露出所述第一插塞的第二接触孔以及露出所述金属栅极的第三接触孔；
向所述第二接触孔和所述第三接触孔中填充金属，以形成填充于所述第二接触孔的第二插塞、填充于所述第三接触孔的第三插塞，所述第一插塞和第二插塞作为所述第一连接件，所述第三插塞作为所述第二连接件。
11.一种N型晶体管，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的栅极结构，所述栅极结构包括依次位于所述半导体衬底上的栅介质层、栅极以及位于所述栅介质层和栅极侧壁上的侧墙；
位于所述栅极结构露出的所述半导体衬底中的N型源漏区，所述N型源漏区包括至少两个位错；
位于所述N型源漏区的半导体衬底表面的凸起N型应力层。
12.如权利要求11所述的N型晶体管，其特征在于，所述半导体衬底为硅衬底，所述凸起N型应力层的材料为碳化硅。
13.如权利要求11所述的N型晶体管，其特征在于，所述栅介质层为高K介质层，所述栅极为金属栅极。
14.如权利要求11所述的N型晶体管，其特征在于，所述N型源漏区包括与所述侧墙的位置相对应的第一位错、以及相对于所述第一位错远离沟道区的第二位错。
15.如权利要求11所述的N型晶体管，其特征在于，所述凸起N型应力层呈截顶锥形。
16.如权利要求11所述的N型晶体管，其特征在于，还包括与所述凸起N型应力层相接触的第一连接件，与所述栅极相接触的第二连接件。
17.如权利要求16所述的N型晶体管，其特征在于，所述第一连接件包括位于所述凸起N型应力层上、与所述凸起N型应力层相接触的第一插塞，以及位于所述第一插塞上、与所述第一插塞相接触的第二插塞。
18.如权利要求16所述的N型晶体管，其特征在于，所述第二连接件为位于所述栅极上的、与所述栅极相接触的第三插塞。
19.一种互补金属氧化物半导体，其特征在于，包括：P型晶体管以及如权利要求11～18任一权利要求所述的N型晶体管。
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