CN110808246A - 用于全环栅晶体管器件的子鳍隔离方案 - Google Patents

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W·许
T·加尼
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Abstract

本文提供了用于全环栅(GAA)晶体管器件的子鳍隔离方案。在一些情况下，子鳍隔离方案包括在每个源极/漏极区域和衬底之间形成一个或多个介电层。在一些这样的情况下，一个或多个介电层包括例如原生于栅极侧壁间隔体的材料，或其他介电材料。在其他情况下，子鳍隔离方案包括衬底改性，其导致在每个源极/漏极区域下方和子鳍中的相反类型的掺杂半导体材料。相反类型的掺杂半导体材料导致该材料与每个源极/漏极区域之间的界面是p‑n或n‑p结，以阻挡载流子流过子鳍。本文描述的各种子鳍隔离方案实现GAA晶体管的更好的短沟道特性(例如，采用一个或多个纳米线，纳米带，或纳米片)，从而改善了器件性能。

Description

用于全环栅晶体管器件的子鳍隔离方案
背景技术
半导体器件是利用半导体材料的电子特性的电子部件，半导体材料例如硅(Si)，锗(Ge)，锗化硅(SiGe)和砷化镓(GaAs)。场效应管(FET)是包括三个端子的半导体器件：栅极、源极、和漏极。FET使用由栅极施加的电场来控制沟道的导电性，电荷载流子(例如电子或空穴)通过该沟道在源极和漏极之间流动。在电荷载流子为电子的情况下，该FET被称为n沟道或n型器件，在电荷载流子为空穴的情况下，该FET被称为p沟道或p型器件。一些FFT具有被称为主体或衬底的第四端子，其可被用于偏置晶体管。另外，金属氧化物半导体FET(MOSFET)包括在栅极和沟道之间的栅极电介质。MOSFET也称为金属-绝缘体-半导体FET(MISFET)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)的组合来实现逻辑门和其他数字电路。
FinFET是围绕薄的带状半导体材料(通常称为鳍)构建的MOSFET晶体管。FinFET器件的导电沟道位于与栅极电介质相邻的鳍的外部部分上。具体地，电流沿鳍的两侧壁/或在鳍的两侧壁内(垂直于衬底表面的两侧)和沿鳍的顶部(平行于衬底表面的一侧)流动。因为这种配置的导电沟道基本上沿鳍的三个不同外部区域(例如顶部和两侧)驻留，所以这种FinFET配置有时候也被为三栅极晶体管。其他类型的FinFET配置也是可利用的，例如所谓的双栅极FinFET，其中导电沟道主要沿鳍的两个侧壁(而不沿鳍的顶部)驻留。全环栅(GAA)晶体管与基于鳍的晶体管类似，但是代替其中栅极在三个部分上的鳍式沟道区域(并因此有三个有效的栅极)，全环栅(GAA)晶体管的栅极材料通常环绕在被包括在GAA晶体管器件的沟道区域中的每个纳米线，纳米带或纳米片的周围。
附图说明
图1示出了示例性集成电路(IC)结构的横截面视图，该集成电路结构显示了易受子鳍泄漏影响的全环栅(GAA)晶体管器件。
图2示出了根据一些实施例的形成集成电路的示例性方法200，所述集成电路包括用于GAA晶体管器件的各种子鳍隔离方案。
图3A示出了根据一些实施例的、包括衬底上的多层叠层的集成电路结构的示例性横截面视图。注意图3A的横截面视图是沿着将成为沟道区域并垂直于将成为栅极线的线截取的。这种视图也可以被认为是栅极切面视图。
图3B示出了根据一些实施例的沿图3A中所示的虚线3B的示例性横截面视图。注意，图3A的横截面视图对应于沿图3B中的虚线3A截取的视图。
图4A示出了根据一些实施例的在已经形成伪栅极结构之后的图3A的视图。
图4B示出了根据一些实施例的沿图4A中所示的虚线4B的示例性横截面视图。注意图4A的横截面视图对应于沿图4B中的虚线4A截取的视图。
图5A示出了根据一些实施例的在已经形成源极/漏极沟槽之后的图4A的视图。图5A'是图5A的吹出部分，示出了根据一些实施例的具有弯曲或刻面底部的源极/漏极沟槽。
图5B示出了根据一些实施例的沿图5A中所示的虚线5B的示例性横截面视图。注意图5A的横截面视图对应于沿图5B中的虚线5A截取的视图。
图6A示出了根据一些实施例的在已经形成内部间隔体之后的图5A的视图。图6A'是图6A的吹出部分，示出了根据一些实施例的在图5A'的刻面或弯曲沟槽的底部处的介电层与该沟槽底部是共形的。
图6B示出了根据一些实施例的沿图6A中所示的虚线6B的示例性横截面示图。注意图6A的横截面视图对应于沿图6B中的虚线6A截取的视图。
图7A示出了根据一些实施例的已经在源极/漏极沟槽中形成源极/漏极材料之后的图6A的视图。图7A'是图7A的吹出部分，示出了根据一些实施例的在介电层上和在图6A'的源极/漏极沟槽中的源极/漏极材料。
图7B示出了根据一些实施例的沿图7A中所示的虚线7B的示例性横截面视图。
图8A示出了根据一些实施例的在移除伪栅极结构并且也移除牺牲层之后的图7A的视图。
图8B示出了根据一些实施例的沿图8A中所示的虚线8B的示例性横截面视图。注意图8A的横截面视图对应于沿图8B中的虚线8A截取的视图。
图9A示出了根据一些实施例的在沟道区域沟槽的每一个中形成最终栅极结构(包括栅极电介质和栅极电极)之后的图8A的视图。
图9B示出了根据一些实施例的沿图9A中所示的虚线9B的示例性横截面视图。注意图9A的横截面视图对应于沿图9B中的虚线9A截取的视图。
图10A示出了根据一些实施例的在已经形成源极/漏极接触结构之后的图9A的视图。
图10B示出了根据一些实施例的沿图10A中所示的虚线10B的示例性横截面视图。注意图10A的横截面视图对应于沿图10B中的虚线10A截取的视图。
图11A示出了根据一些实施例的图10A的集成电路结构，不同之处在于内部间隔体材料也在源极/漏极区域和衬底之间。
图11B示出了根据一些实施例的沿图11A中所示的虚线11B的示例性横截面视图。注意图11A中的横截面视图对应于沿图11B的虚线11A截取的视图。
图12A示出了根据一些实施例的图10A的集成电路结构，不同之处在于栅极侧壁间隔体材料332是在内部间隔体位置并环绕沟道材料的主体。
图12B示出了根据一些实施例的沿图12A中所示的虚线12B的示例性横截面视图。注意图12A的横截面视图对应于沿图12B中的虚线12A截取的视图。
图13A示出了根据一些实施例的图12A的集成电路结构，不同之处在于保留在源极/漏极沟槽底部的栅极侧壁间隔体材料，使得间隔体材料处于源极/漏极区域和衬底之间。
图13B示出了根据一些实施例的沿图13A中所示的虚线13B的示例性横截面视图。注意图13A的横截面视图对应于沿图13B中的虚线13A截取的视图。
图14A示出了根据一些实施例的图10的集成电路结构，不同之处在于针对子鳍隔离方案采用了衬底改性，使得在源极/漏极区域下方存在相反类型的掺杂半导体材料。
图14B示出了根据一些实施例的沿图14A中所示的虚线14B的示例性横截面视图。注意图14A的横截面视图对应于沿图14B中的虚线14A截取的视图。
图15示出了根据一些实施例的使用集成电路结构实现的计算系统，该集成电路结构包括采用如本文各种所公开的一个或多个子鳍隔离方案的至少一个全环栅(GAA)晶体管器件。
通过阅读以下详细描述并结合本文描述的附图，将更好地理解本实施例的这些和其他特征。为了清楚起见，并非每个部件都在每个图中标号。此外，如将理解的，附图不必要按比例绘制或不是旨在将所描述的实施例限制为所示的特定配置。例如，虽然一些附图通常表示直线，直角和光滑表面，但是考虑到制造工艺的现实限制，所公开技术的实际实施方式可能具有不完美的直线和直角，并且一些特征可能具有表面形貌或者以其他形式是不平滑的。此外，附图中的一些特征可以包括图案化和/或阴影填充，其仅被提供以有助于在视觉上识别不同的特征。简而言之，提供附图仅仅是为了示出示例性结构。
具体实施方式
采用一个或多个例如纳米线、纳米带、或纳米片的全环栅(GAA)晶体管的实现面临许多重要问题，特别是考虑到GAA晶体管器件形成得越来越紧密以跟上规模扩展的需求(scaling demand)。一个这样的重要问题是由于穿过衬底的传导而发生的差的短沟道特性。这种传导还可以被称为不受控制的子鳍泄漏，其是在源极和漏极区域之间通过子鳍的不期望的泄漏(例如，当晶体管处于截止状态时)。子鳍是GAA晶体管器件的沟道区域的有效高度以下的区域。子鳍泄漏导致不期望的功耗，从而降低器件性能。例如，图1示出了示例集成电路(IC)结构的横截面视图，该集成电路结构显示了易受子鳍泄漏162影响的GAA晶体管器件。该IC结构包括衬底100，纳米线112，栅极结构136，源极/漏极区域160，和源极/漏极接触部190。如图所示，当例如源极正在接收电流并且该电流中的一些通过子鳍从源极区域流到漏极区域时，子鳍泄漏162是一个问题，在这种情况下子鳍是在栅极结构136和纳米线112下方的衬底100的一部分。减少或消除子鳍泄漏的一种方法是采用绝缘体上硅(SOI)衬底代替体硅衬底。然而，SOI衬底比体硅衬底更昂贵。此外，可能需要额外的处理，例如在其他地方形成沟道和牺牲材料层的叠层并将该叠层转移到SOI。此外，SOI衬底可能不适用于高功率应用，因为它们比体硅倾向于升温更多。
因此，并且根据本公开的各种实施例，本文提供了配置有用于全环栅(GAA)晶体管器件的子鳍隔离方案的集成电路。在一些实施例中，集成电路包括在外延源极/漏极材料和下面的衬底之间的至少一个介电层。例如，在一些这样的实施例中，在源极/漏极外延之前在衬底上提供介电层，这防止源极/漏极材料在衬底上的任何外延生长。在其他这样的实施例中，围绕沟道材料的释放的主体(一个或多个)并且也在待形成源极/漏极区域处的下方形成栅极侧壁间隔体材料。在这样的实施例中，可以在到达衬底之前停止源极/漏极沟槽刻蚀，这再次防止源极/漏极材料在衬底上的任何外延生长。在一些这样的实施例中，可以在衬底和最底部的沟道材料的主体之间采用较大的间隙，以确保栅极侧壁间隔体材料适当地形成在目标源极/漏极区域下方的衬底上。在这些在外延源极/漏极材料和衬底之间采用至少一个介电层的子鳍隔离方案中，该外延源极/漏极材料可以从沟道材料层的被暴露的侧壁(而不是下面的介电材料)种晶生长(seeded)或以其他方式生长，如基于本公开可理解的。注意本文所提及的沟道材料的主体(一个或多个)可包括一个或多个纳米线，纳米带，和/或纳米片。
在其他实施例中，不是提供介电层，而是通过对包括沟道材料层的多层叠层下方的衬底进行选择性掺杂来提供子鳍隔离。沟道材料层保持很大程度地或完全地未掺杂。在一些这样的实施例中，通过在形成多层叠层之前(例如通过外延生长)和/或在已经形成多层叠层之后(例如在叠层已经成形为一个或多个鳍之后)，掺杂覆盖层(blanket layer)或晶圆来实现选择性衬底掺杂。在一些实施例中，通过在体衬底上形成掺杂的半导体材料层而不是(或额外地)将掺杂剂直接注入到衬底的顶部部分中来实现选择性衬底掺杂。在任何一种这样的情况下，所采用的掺杂剂浓度可以是尽可能高而不损坏晶体结构和/或引起反向扩散，例如掺杂剂浓度在每立方厘米(cm)1E18-1E20(或1E18-1E19)个原子的范围内。如基于本公开可以理解的，衬底掺杂(无论该掺杂是直接在衬底的顶部部分中和/或是通过在衬底上形成的层)具有相对于最终源极/漏极材料的相反类型的掺杂，这样在源极/漏极材料和下面的材料之间形成p-n或n-p结，从而提供子鳍电隔离。另外，在一些采用这样的衬底掺杂方案进行子鳍隔离的实施例中，还可以采用外延扩散阻挡层来有助于防止不期望的沟道掺杂。例如，为提供一种示例，外延扩散阻挡层可以包括碳和/或其他适当的材料(一种或多种)，以有助于防止相反类型的掺杂剂迁移到上覆的沟道材料层。在另一个示例中，沟道和牺牲材料层的多层叠层的最下面的牺牲层可包括有助于防止掺杂剂扩散到沟道材料层中的特性，例如包括有助于防止这种扩散的材料(例如，SiGe充当硼的良好扩散阻挡)和/或与该多层叠层中的其他层相比具有相对增加的厚度的材料。
本文公开的用于GAA晶体管器件的各种子鳍隔离方案有助于最小化或防止源极和漏极区域之间的不期望的子鳍泄漏，从而改善器件的短沟道性质。例如，本文描述的技术和结构能够实现GAA晶体管器件的鲁棒功能，例如与不采用任何本文中各种描述的子鳍隔离方案的器件相比，能够实现相对较低功率和较高性能操作。鉴于本公开，许多其他益处将是显而易见的。
注意如本文所使用的，“X包括A或B中的至少一个”的表述是包括例如仅A，仅B，或A和B两者的X。为此目的，除非明确说明，否则包括A或B中的至少一个的X不应被理解为需要A和B中的每一个的X。例如，“X包括A和B”的表述是指明确地包括A和B两者的X。此外，对于任何数量大于二的项目都是如此，其中该项目中的“至少一个”被包括在X中。例如，如本文所使用的，“X包括A，B或C中的至少一个”的表述是指仅包括A，仅包括B，仅包括C，仅包括A和B(且不包括C)，仅包括A和C(且不包括B)，仅包括B和C(且不包括A)，或A，B，C中的每一个的X。即使A，B或C中的任何一个恰好包含多个类型或变化，也是如此。为此目的，除非明确说明，否则包括A，B或C中的至少一个的X不应被理解为需要A，B和C中的每一个的X。例如，“X包括A，B和C”的表述是指明确地包括A，B和C中的每一个的X。同样地，“包括在A或B中的至少一个中的X”是指例如，仅包括在A中，仅包括在B中或包括在A和B中的X。上面关于“X包括A或B中的至少一个”的讨论同样适用于此，如将被理解的。而且，对于任何数量的项目都是如此。
应当注意，本文中“源极/漏极”或“S/D”的使用仅旨在表示仅源极区域，仅漏极区域，或源极区域和漏极区域两者。为此目的，除非另有说明，否则本文所用的正斜杠(“/”)表示“和/或”，并且其不是旨在暗示关于源极和漏极区域，或关于任何本文连同正斜杠列出的其他材料或特征的特定结构限制或布置。
本文所提供的技术和结构的使用可使用下列工具进行检测，例如：电子显微镜(包括扫描/透射电子显微镜(SEM/TEM)，扫描透射电子显微镜(STEM)，纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM))；复合映射；X射线晶体学或衍射(XRD)；能量色散X射线光谱(EDX)；二次离子质谱(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；三维断层扫描；或高分辨率物理或化学分析，仅举几个适当的示例性分析工具。具体地，在一些实施例中，这样的工具可以指示包括至少一个全环栅(GAA)晶体管并包括如本文中各种描述的一个或多个子鳍隔离方案的集成电路。例如，在一些实施例中，位于给定的源极/漏极区域(例如半导体材料)和衬底(例如体硅衬底)之间的一个或多个介电层都可以通过使用例如TEM而检测到。在其他实施例中，位于给定的源极/漏极区域(例如掺杂n型或p型中的一种的半导体材料)和下面的半导体材料(例如掺杂n型或p型中的另一种，形成在衬底中/衬底上的半导体材料)之间的p-n或n-p结，可以通过使用例如TEM，EDX，和/或SIMS而检测到。在一些实施例中，可以基于由此形成的结构来检测本文描述的技术和结构。另外，在一些实施例中，可以基于从其导出的益处(例如改进的短沟道性质)来检测本文描述的技术和结构。鉴于本公开，许多配置和变化将是显而易见的。
架构和方法学
图2示出了根据一些实施例的形成包括用于全环栅(GAA)晶体管器件的各种子鳍隔离方案的集成电路(IC)的实例方法200。大量不同的晶体管器件可受益于本文所描述的技术，其包括但不限于各种场效应晶体管(FET)，例如金属氧化物半导体FET(MOSFET)，隧穿FET(TFET)，和费米滤波器FET(FFFET)(也称为隧穿源MOSFET)，这里仅列举几个示例。例如，在一些实施例中，该技术可用于使n沟道MOSFET(NMOS)器件受益，其可包括n-p-n或n-i-n的源极-沟道-漏极掺杂方案，其中“n”表示n型掺杂半导体材料，“p”表示p型掺杂半导体材料，“i”表示本征/未掺杂半导体材料(其还可包括名义上未掺杂的半导体材料，例如包括小于1E16原子/立方厘米(cm)的掺杂剂浓度)。根据一些实施例，在另一个示例中，该技术可用于使p沟道MOSFET(PMOS)器件受益，其可包括p-n-p或p-i-p的源极-沟道-漏极掺杂方案。根据一些实施例，在又一个示例中，该技术可用于使TFET器件受益，该TFET器件可包括p-i-n或n-i-p的源极-沟道-漏极掺杂方案。换言之，TFET器件可以看起来与MOSFET器件相同，除了对于TFET器件，源极和漏极区域包括相反类型的掺杂剂。根据一些实施例，在再一个示例中，该技术可用于使FFFET器件受益，其可包括np-i-p(或np-n-p)或pn-i-n(或pn-p-n)的源极-沟道-漏极掺杂方案。换言之，这种FFFET器件包括双层源极区域配置，其中该双层的子层之一包括n型掺杂剂，而另一子层包括p型掺杂剂。
尽管本文描绘和描述了用于全环栅(GAA)器件配置(例如采用一个或多个纳米线或纳米带)的技术，但是所述技术可用于其他器件配置，例如鳍式晶体管配置或例如，FinFET配置。此外，在一些实施例中使用该技术以使互补晶体管电路受益，例如互补MOS(CMOS)电路，其中该技术可用于使所包括的构成CMOS电路的n沟道和/或p沟道晶体管中的一个或多个受益。根据一些实施例，可受益于本文描述的技术的其他示例性晶体管器件包括很少甚至是单个电子量子晶体管器件。此外，任何这样的器件可以采用为例如三维晶体以及二维晶体或纳米管的半导体材料。在一些实施例中，所述技术可用于使不同规模的器件受益，例如具有微米(μm)范围和/或纳米(nm)范围(例如，在22nm，14nm，10nm，7nm，5nm，或3nm工艺节点或之后(beyond)的工艺节点形成的)临界尺寸的IC器件。
应当注意本文所描述的沉积或外延生长技术(或更通常地，加法处理)可使用任何适当的技术，提供一些示例，例如化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)，和/或分子束外延(MBE)。还要注意本文所描述的刻蚀技术(或更通常地，减法处理)可以使用任何适当的技术，例如湿法和/或干法刻蚀处理，其可以是各向同性的(例如，在所有方向上均一的刻蚀速率)或各向异性的(例如刻蚀速率取决于取向)，并且其可以是非选择性的(例如，以相同或相似的速率刻蚀所有被暴露的材料)或选择性的(例如，以不同速率刻蚀被暴露的不同材料)。进一步注意，鉴于本公开将是显而易见的，可以使用其他处理来形成本文所描述的集成电路结构，仅列举一些示例，例如硬掩模，图案化或光刻(通过合适的光刻技术，例如，如照相光刻(photolithography)，极紫外线光刻，x射线光刻或电子束光刻)，平面化或抛光(例如，通过化学机械平坦化(CMP)处理)，掺杂(例如，通过离子注入，扩散，或在形成期间在基础材料中包括掺杂剂)和退火。
在本文所描述的半导体材料包括掺杂剂的实施例中，掺杂剂是已知用于特定半导体材料的任何适当的n型和/或p型掺杂剂。例如，在IV族半导体材料(例如，Si，SiGe，Ge)的情况下，p型掺杂剂包括III族原子(例如，硼，镓，铝)，以及n型掺杂剂包括V族原子(例如，磷，砷，锑)。在III-V族半导体材料(例如，GaAs，InGaAs，InP，GaP)的情况下，p型掺杂剂包括II族原子(例如，铍，锌，镉)，并且n型掺杂剂包括VI族原子(例如，硒，碲)。然而，对于III-V族半导体材料，取决于条件(例如形成温度)，VI族原子(例如硅，锗)可被采用于p型或n型掺杂剂之一。在掺杂剂被包括在半导体材料中的实施例中，除非另有说明，否则掺杂剂的含量可以是例如1E16至1E22原子/立方厘米或更高。在一些实施例中，例如，掺杂剂以每立方厘米至少1E16，1E17，1E18，5E18，1E19，5E19，1E20，5E20或1E21个原子和/或至多每立方厘米1E22，5E21，1E21，5E20，1E20，5E19，1E19，5E18或1E18个原子的量被包含在半导体材料中。在一些实施例中，本文所描述的半导体材料是未掺杂/本征的，或包括相对最小量的掺杂剂，例如掺杂剂浓度小于1E16原子/立方厘米。
应当注意，本文中“IV族半导体材料”(或“IV族材料”或通常“IV”)的使用包括至少一种IV族元素(例如，硅，锗，碳，锡)，例如硅(Si)，锗(Ge)，锗化硅(SiGe)等。本文中“III-V族半导体材料”(或“III-V族材料”或通常“III-V”)的使用包括至少一种III族元素(例如，铝，镓，铟)和至少一种V族元素(例如氮，磷，砷，锑，铋)，例如砷化镓(GaAs)，砷化铟镓(InGaAs)，砷化铝铟(InAlAs)，磷化镓(GaP)，锑化镓(GaSb)，磷化铟(InP)等。还要注意，例如，III族也可称为硼族或IUPAC族13，IV族也可称为碳族或IUPAC族14，以及V族也可称为氮族或IUPAC族15。进一步注意，除非另有明确说明(例如，除非称为具有多晶或非晶结构)，否则本文所述的半导体材料具有单晶或单晶结构(结构也称为晶体结构)。
根据一些实施例，图2的方法200包括202提供衬底，例如图3A中所示的衬底300。在一些实施例中，衬底300是：包括IV族半导体材料(例如Si，Ge或SiGe)、III-V族半导体材料，和/或基于本公开可以理解的任何其他适当材料的体衬底；绝缘体上X(XOI)结构，其中X是上述半导体材料之一，并且绝缘体材料是氧化物材料或介电材料，使得XOI结构包括两个半导体层之间的电绝缘材料层(例如，绝缘体上硅(SOI)结构)；或者一些其他适当的多层结构，其中顶层包括半导体材料，多层叠层310的材料可以由该半导体材料形成。在一些实施例中，衬底是绝缘体或电介质衬底，例如玻璃衬底。在一些这样的实施例中，多层叠层310的层可以转移到该绝缘体或电介质衬底上，以获得所需的质量(例如，单晶质量)。在一些实施例中，衬底300是体硅衬底(其包括或不包括掺杂剂)，可以基于这种体硅衬底的相对低成本和可用性来利用。
在一些实施例中，衬底300包括由(100)，(110)或(111)的米勒指数或其等价物描述的表面晶体取向。尽管为了便于说明，衬底300在图中被示出为具有与其他层类似的厚度(在Y轴方向上的尺寸)，但是在一些情况下，衬底300可以比其他层相对厚得多，例如具有在1至950微米范围内(或在20至800微米的子范围内)的厚度，例如，或具有基于本公开可以理解的任何其他适当的厚度值或范围。在一些实施例中，衬底300包括多层结构，该多层结构包括两个或更多个不同的层(可以在组成上不同或相同)。在一些实施例中，衬底300包括遍及衬底300的至少一部分的一种或多种材料浓度的渐变(例如，增加和/或减少)。在一些实施例中，取决于最终用途或目标应用，衬底300被用于一个或多个其他IC器件，例如作为各种二极管(如发光二极管(LED)或激光二极管)，各种晶体管(如MOSFET，TFET)，各种电容器(例如，MOSCAP)，各种微机电系统(MEMS)，各种纳机电系统(NEMS)，各种射频(RF)设备，各种传感器，和/或任何其他适当的半导体或IC设备。因此，在一些实施例中，本文描述的结构被包括在片上系统(SoC)应用中。
在一些实施例中，存在可选的衬底改性以用于子鳍隔离目的。例如，在一些这样的实施例中，掺杂衬底300的顶部部分和/或在衬底的顶部表面上形成掺杂半导体层，其中包括在衬底300的顶部中和/或顶部上的掺杂剂相对于终极的最终源极/漏极材料360是类型相反的。例如，如果终极的最终源极/漏极材料360包括p型掺杂剂，则衬底改性将包括形成n型掺杂半导体材料，反之亦然，其中如果终极的源极/漏极将是n型掺杂的，则衬底改性包括形成p型掺杂的半导体材料。该处理可以包括在形成多层叠层310之前掺杂衬底300的顶部表面和/或在衬底300上形成至少一层掺杂半导体材料，从而形成可选的掺杂半导体材料301，如图3A和3B中的虚线所示(因为它是可选的并且可以仅用于一些实施例)。另外，对于采用衬底改性以形成掺杂半导体材料301(相对于最终源极/漏极材料360相反类型地掺杂的)的一些这样的实施例，还可以采用外延扩散阻挡层302来有助于防止来自特征301的不期望的掺杂剂迁移到多层叠层310中的一个或多个沟道材料层312。如果采用的话，这样的外延扩散阻挡层302可以包括碳和/或任何其他适当的材料，以有助于防止来自衬底改性特征301的掺杂剂扩散到多层叠层310中，更具体地，扩散到沟道材料层312中。虽然在方法200的实现期间形成的后续IC结构中既不包括特征301也不包括外延扩散阻挡层302，但采用这些特征的实施例在图14A和图14B中示出，并在此描述。
图2的方法200继续204在衬底上形成多层叠层，根据一些实施例，多层叠层包括一个或多个沟道材料层和一个或多个牺牲层。例如，图3A示出了根据一些实施例的在衬底300上包括多层叠层310的集成电路结构的示例性横截面视图。应当注意，图3A的横截面视图是沿着将成为沟道区域并且垂直于将成为栅极线的线截取的。这样的视图也可以被认为是栅极切面视图。如基于本公开可以理解的，在图3A的结构中包括牺牲层311和沟道材料层312的多层叠层310将被用于形成一个或多个GAA晶体管器件，其中一个或多个沟道材料层312将通过选择性刻蚀工艺从一个或多个牺牲层311释放以使得能够形成围绕释放的沟道材料层312的每个器件的栅极结构。在本文中这些沟道材料层312中的每一个可以被称为主体，并且每个沟道材料层或主体312可以被认为是纳米线、纳米带、或纳米片，如基于本公开也可以理解的。
如图3B所示，包括层311和312的多层叠层310具有鳍形状。更详细地，根据一些实施例，图3B示出了沿图3A中所示的虚线3B的示例性横截面视图。应当注意，图3A的横截面视图对应于沿图3B中的虚线3A截取的视图。在一些实施例中，鳍形多层叠层310中的层311和312可以使用基于本公开可以理解的任何适当的技术形成，例如，在一些实施例中，层311和312是沉积在衬底300上的毯层，图案化成鳍，以及然后可以执行浅沟槽隔离(STI)处理以形成隔离或STI区域305，如图3B所示。在其他实施例中，采用替换鳍处理方案，其中衬底300的顶部部分形成为鳍，STI材料形成在鳍之间的沟槽中，鳍凹陷以在STI区域之间形成沟槽，层311和层312被沉积在STI区域沟槽中，然后使STI材料凹陷以暴露鳍形的多层叠层，如图3B所示。因此，可以使用各种不同的工艺来形成图3A和图3B的结构。如基于本公开可以理解的,虽然图3B中所示的只有一个鳍状多层叠层310，可以同时处理多个不同的多层叠层和线，以在各个集成电路衬底上形成数百，数千，数百万或甚至数十亿的器件。
在一些实施例中，多层叠层310包括一个或多个牺牲层311和一个或多个沟道材料层312。如图3A和3B所示，多层叠层310中的层311和312交替，其中多层叠层310的第一层和最后一层是牺牲层311。具体地，图3A和图3B中的多层叠层310包括三个牺牲层311和两个沟道材料层312，如图所示。然而，在其他实施例中，可以采用任何数量的牺牲层311和沟道材料层312，例如1-10或更多。另外，在一些实施例中，多层叠层310中包括相同数量的牺牲层311和沟道材料层312。
在一些实施例中，牺牲层311和沟道材料层312包括半导体材料。在一些实施例中，层311和312包括IV族和/或III-V族半导体材料。因此，在一些实施例中，层311和312包括锗，硅，锡，铟，镓，铝，砷，磷，锑，铋或氮中的一种或多种。在一些实施例中，包括在层311和/或层312中的一个或两个中的半导体材料也包括掺杂剂(n型和/或p型掺杂剂)，而其他实施例中，半导体材料是未掺杂/本征的。在一些实施例中，可以通过选择性刻蚀处理将包括在牺牲层311中的半导体材料相对于包括在沟道材料层312中的半导体材料选择性地移除。这种选择性刻蚀处理允许在替换栅极处理期间移除牺牲层311以释放沟道材料层312。
因此，在一些实施例中，牺牲层311和沟道材料层包括组成上不同的材料，这在两种材料之间提供本文所述的刻蚀选择性。如本文所用的“组成上不同”或“组成上有区别”的材料是指具有不同化学组成的两种材料。这种组成差异可以是，例如，借助于在一种材料中但不在另一种材料中的元素(例如，锗化硅在组成上不同于硅)，或者通过具有与第二种材料相同的所有元素的一种材料但是有意地在一种材料中相对于另一种材料以不同的浓度提供这些元素中的至少一种(例如，具有70原子百分比的锗的SiGe与具有25原子百分比的锗的SiGe是组成上不同的)。除了这种化学组成多样性之外，材料还可以具有不同的掺杂剂(例如，硼v.s.砷/磷)或相同但浓度不同的掺杂剂。在其他实施例中，组成上不同的材料可以进一步指具有不同晶体取向的两种材料。例如，(110)Si与(100)Si是组成上不同或有区别的。
在一些实施例中，层311和层312都包括IV族半导体材料。例如，在一些这样的实施例中，层311或层312中的一个包括Si，层311或层312中的另一个包括SiGe或Ge(例如，牺牲层311包括Si，沟道材料层包括Ge)。此外，在一些实施例中，层311或层312中的一个包括SiGe，层311或层312中的另一个包括Si，Ge或SiGe。此外，在一些实施例中，层311或层312中的一个包括Ge，层311或层312中的另一个包括Si或SiGe。无论如何，在层311和312都包括IV族半导体材料的任何这样的实施例中，例如，包括在层311和层312中的Ge浓度的相对不同可以至少是20，25，30，35或40原子百分比以确保可以实现刻蚀选择性。在一些实施例中，层311和层312都包括III-V族半导体材料。例如，在一些这样的实施例中，层311或层312中的一个包括GaAs，层311或层312中的另一个包括InGaAs或InP。此外，在一些实施例中，层311或层312中的一个包括InGaAs，层311或层312中的另一个包括GaAs，InP或InGaAs(例如，具有不同的In：Ga比)。此外，在一些实施例中，层311或层312中的一个包括InP，而层311或层312中的另一个包括GaAs或InGaAs。在一些实施例中，层311或层312中的一个包括IV族半导体材料，层311或层312中的另一个包括III-V族半导体材料。例如，在一些这样的实施例中，层311或层312中的一个包括SiGe或Ge，层311或层312中的另一个包括例如GaAs，
InGaAs或InP。
在一些实施例中，多层叠层310具有的厚度(Y轴方向上的尺寸)在5nm-200nm范围内(或者在5-25，5-50，5-100，10-25，10-50，10-80，10-100，10-200，20-80，20-100，20-200，40-80，40-120，40-200，50-100，50-200或100-200nm的子范围内)或更大，或者如基于本公开可以理解的，在任何其他适当的范围内或具有任何其他适当的值。在一些实施例中，例如，多层叠层310具有至少5，10，15，20，25，50，80，100，120或150nm，和/或至多200，150，120，100，80，50或25nm的厚度。在一些实施例中，牺牲层311和沟道材料层312的厚度(Y轴尺寸的尺寸)在2nm-100nm的范围内(或在2-10，2-25，2-40，2-50，2-75，4-10，4-25，4-40，4-50，4-75，4-100，10-25，10-40，10-50，10-75，10-100，25-40，25-50，25-75，25-100或50-100nm的范围内)或更大，或如基于本公开可以理解的，在任何其他适当的范围内或具有任何其他适当的值。在一些实施例中，例如，牺牲层311和沟道材料层312具有至少2，5，8，10，15，20，25或50nm的厚度，和/或至多100，75，50，40，30，25，20，15，12或10nm的高度。在一些实施例中，牺牲层311和沟道材料层312都具有相同的厚度，例如图3A和3B中所示。然而，在其他实施例中，厚度可以不同。例如，在一些实施例中，牺牲层311的厚度可以全部相同，并且沟道材料层312的厚度可以全部相同，但是层311的厚度相对于层312可以是不同的(其中层311将比层312更厚或更薄)。在一些实施例中，一个牺牲层311的厚度相对于另一个牺牲层311是不同的和/或一个沟道材料层312的厚度相对于另一个沟道材料层312是不同的。此外，如基于本公开可以理解的，用于至少部分地移除牺牲层311和将层312从层311释放的选择刻蚀处理可以影响沟道材料层312的厚度。
在一些实施例中，隔离或STI区域305包括一种或多种电介质，例如一种或多种氧化物(例如，二氧化硅)，氮化物(例如，氮化硅)，高k电介质，低k电介质，和/或根据本公开将显而易见的任何其他适当的电绝缘材料。在一些实施例中，隔离区域305包括硅，氧，氮和/或碳。例如，在一些实施例中，隔离区305包括二氧化硅，氮化硅，氮氧化硅和/或碳掺杂二氧化硅(或其他碳掺杂的氧化物)。
根据一些实施例，图2的方法200继续206形成伪栅极结构。例如，图4A示出了根据一些实施例的在形成伪栅极结构320之后的图3A的视图。图4B示出了根据一些实施例的沿图4A中所示的虚线4B的示例性横截面视图。应当注意，图4A的横截面视图对应于沿图4B中的虚线4A截取的视图。在一些实施例中，如基于本公开可以理解的，图4A和图4B的伪栅极结构320包括伪栅极电介质(例如，伪氧化物材料)和伪栅极电极(例如，伪多晶硅材料)以在后栅极工艺流中用于替换栅极处理。然而，在其他实施例中，伪栅极结构320包括可以被层移除的任何适当的牺牲材料，以便接入如本文所述的多层叠层310。在一些实施例中，伪栅极结构320可以使用任何适当的技术来形成204，例如沉积伪栅极结构320的材料，然后对其进行图案化和刻蚀以形成图4A和图4B中所示的结构。在该示例性实施例中，还在伪栅极结构320上形成可选的硬掩模材料322(例如，包括介电材料)，以有助于在后续处理期间保护那些结构。然而，在一些实施例中，不需要使用这种硬掩模322。
图4A和图4B还示出了栅极侧壁间隔体(spacer)332，本文称为栅极间隔体(或简称为间隔体)也形成在伪栅极结构320的任一侧上。这种栅极间隔体332可以使用任何适当的技术来形成，例如，沉积栅极间隔体332的材料并执行间隔体图案化和刻蚀处理。在一些实施例中，栅极间隔体332用于帮助确定最终栅极长度和/或沟道长度(X轴方向上的尺寸)，并有助于替换栅极处理。在一些实施例中，栅极间隔体332包括任何介电材料，例如氧化物(例如，二氧化硅)，氮化物(例如，氮化硅)，高k电介质，低k电介质，和/或根据本公开可以理解的任何其他适当的电绝缘材料。在一些实施例中，栅极间隔体332包括硅，氧，氮和/或碳。例如，在一些实施例中，栅极间隔体332包括二氧化硅，一氧化硅，氮化硅，氮氧化硅或碳掺碳二氧化硅(或其他碳掺杂的氧化物)。在一些实施例中，期望选择具有低介电常数和高击穿电压的栅极间隔体332的材料。在一些实施例中，栅极间隔体332包括多层结构(例如，其中子层在X轴方向上彼此横向相邻的双层结构)，即使它在图4A的示例性结构中被示出为单层。
根据一些实施例，图2的方法200继续208形成源极/漏极沟槽。应当注意，本文使用指定源极/漏极来指代源极或漏极或两者，因为这些区域在端部结构中可以是类似的，但是基于器件如何电连接来区分。例如，这可以是MOSFET器件的情况，例如NMOS和PMOS器件，其中给定器件的源极区域和漏极区域包括相同的材料和掺杂方案。然而，在一些实施例中，源极和漏极区域可以不同地配置，例如对于TFET器件，其中给定器件的源极和漏极区域是相反类型地掺杂的。另外，在一些实施例中，给定器件的区域的形状可以不同。无论如何，为了便于描述，在此将源极和漏极中的每一个单独地称为简单的源极/漏极。例如，图5A示出了根据一些实施例的在已经形成源极/漏极沟槽340之后的图4A的视图。图5B示出了根据一些实施例的沿图5A中所示的虚线5B的示例性横截面视图。应当注意，图5A的横截面视图对应于沿图5B中的虚线5A截取的视图。还要注意，由于图5B的横截面视图是在沟槽340中截取的，所以还示出了横截面后面的特征，例如，作为示例栅极侧壁间隔体332和多层叠层310(层311/312的)的被暴露的部分。进一步注意，对于所有这样的至少部分地在沟槽中的横截面视图来说都是这种情况，例如图6B，图7B和图8B的视图。
在一些实施例中，可以使用任何适当的技术形成源极/漏极沟槽，例如在被暴露的位置刻蚀(通过湿法和/或干法刻蚀处理)多层叠层310以形成沟槽340。在一些实施例中，首先从源极/漏极沟槽位置移除牺牲层311，以便允许栅极侧壁间隔体332围绕沟道材料层312形成而不是仅在其上方形成(例如图12A中和图13A所示)。在一些这样的实施例中，源极/漏极沟槽处理继续在源极/漏极沟槽位置(例如，在沟槽340中)刻蚀沟道材料层312并根据需要执行间隔体刻蚀。例如，间隔体刻蚀可以在源极/漏极沟槽的底部留下栅极侧壁间隔体材料332的剩余物(例如图13A中所示)，或者它可以完全移除栅极侧壁间隔体材料332以暴露衬底300的顶部。另外，图5A'是图5A的吹出部分，示出了根据一些实施例的具有弯曲或刻面底部的源极/漏极沟槽340'。例如，源极/漏极沟槽340'的这种弯曲或刻面的底部部分可以基于用于形成那些源极/漏极沟槽340'的处理而出现。
根据一些实施例，图2的方法200继续使牺牲层凹陷210并形成内部间隔体。例如，图6A示出了根据一些实施例的在已经形成内部间隔体350之后的图5A的视图。图6B示出了根据一些实施例的沿图6A中所示的虚线6B的示例性横截面视图。注意，图6A的横截面视图对应于沿图6B中的虚线6A截取的视图。在一些实施例中，可以使用任何适当的技术来形成内部间隔体350，例如在整个源极/漏极沟槽340内选择性地刻蚀牺牲层311的材料(对沟道材料层312的材料有选择性)以使这些层311凹陷、然后沉积内部间隔体350的材料。在一些这样的实施例中，内部间隔体材料350通过ALD沉积在通过选择性地刻蚀牺牲层311而形成的凹槽中。此外，内部间隔体材料350可以形成在别处，例如在栅极间隔体332上方和沟道材料层312的外部，但是例如，可以通过各向同性刻蚀来刻蚀它，以移除不是位于牺牲层311凹槽内部的内部间隔体材料350。然而，在其他实施例中，内部间隔体材料350的剩余物有意地被保留在源极/漏极沟槽340的底部，其中该剩余物用于将源极/漏极区域360与衬底电隔离，例如如图11A所示和本文更详细地描述的。在其他实施例中，内部间隔体材料350是栅极侧壁间隔体材料332的一部分，例如如图12A和13A中所示，并在本文中更详细地描述的。
在一些实施例中，内部间隔体350包括介电材料，例如任何适当的氧化物(例如，二氧化硅)，氮化物(例如，氮化硅)，高k电介质，低k电介质，和/或基于本公开将理解的的任何其他适当的电绝缘材料。在一些实施例中，内部间隔体350包括硅，氧，氮和/或碳。例如，在一些实施例中，内部间隔体350包括二氧化硅，一氧化硅，氮化硅，氮氧化硅，或碳掺碳二氧化硅(或其他碳掺杂的氧化物)。在一些实施例中，栅极间隔体332和内部间隔体350包括相同的材料(并且在一些实施例中甚至是相同的层)，而在其他实施例中，它们包括不同的材料。例如，在示例性实施例中，栅极间隔体332或内部间隔体350中的一个可以包括硅和氧(例如，二氧化硅)，并且栅极间隔体332或内部间隔体350中的另一个可以包括硅和氮(例如，氮化硅)。在另一示例性实施例中，栅极间隔体332或内部间隔体350中的一个可以包括硅，氧，和氮(例如，氮氧化硅)，并且栅极间隔体332或内部间隔体350中的另一个可以包括硅和氧或氮中的仅一个(例如，氮化硅或二氧化硅)。
图2的方法200继续212在源极/漏极沟槽中的衬底上可选地形成至少一个介电层，根据一些实施例，例如在源极/漏极沟槽340中和衬底300上形成介电层351，如图6所示。工艺212是可选的，因为在源极/漏极沟槽340的底部中存在栅极侧壁间隔体材料332(例如，如图13A所示)或内部间隔体材料350的剩余/部分(例如，如图11A中所示)的实施例中，或者在源极/漏极区域360下方采用相反类型掺杂(例如，通孔材料301)的实施例中(例如，如图13A中所示)，不需要执行工艺212。然而，在该示例实施例中，形成介电层351(例如，通过任何适当的沉积处理)，使得介电层351将位于源极/漏极区域360和衬底300之间。应当注意，在一些实施例中，介电层351可以包括或者可以不包括多层结构，可以通过将衬底300的顶部部分转换为绝缘体材料和/或通过沉积介电层351的材料来形成介电层351。还要注意，尽管在图6B的实施例中介电层351仅显示为保留在衬底300上，在其他实施例中，介电层351的一部分也可以保留在隔离区305上。
在采用介电层351的实施例中，介电层351包括介电材料，例如任何合适的氧化物(例如，二氧化硅)，氮化物(例如，氮化硅)，高k电介质，低k电介质，和/或基于本公开可以理解的任何其他适当的的电绝缘材料。在一些实施例中，介电层351包括硅，氧，氮和/或碳。例如，在一些实施例中，介电层351包括二氧化硅，一氧化硅，氮化硅，氮氧化硅，或碳掺杂二氧化硅(或其他碳掺杂的氧化物)。在一些实施例中，通过氧化和/或氮化处理转换衬底300(例如，硅衬底)的顶部表面来形成介电层351。在一些实施例中，介电层351包括与栅极间隔体332和/或内部间隔体350相同的材料，而在其他实施例中，所有这三个特征(332，350和351)包括不同的材料。另外，图6A'是图6A的吹出部分，示出了根据一些实施例，图5A'的刻面或弯曲沟槽340'底部的介电层351与该沟槽底部是共形的。因此，无论介电层351，内部隔离材料350或栅极隔离材料332是否位于源极/漏极沟槽的底部(无论是平坦的，平面的，弯曲的还是刻面的底部)，这种介电材料都可以是与该沟槽的底部共形的，如可以基于本公开理解的那样。
根据一些实施例，图2的方法200继续214在源极/漏极沟槽中形成源极/漏极材料。例如，图7A示出了根据一些实施例的在源极/漏极沟槽340中形成源极/漏极材料360之后的图6A的视图。图7B示出了根据一些实施例的沿图7A中所示的虚线7B的示例性横截面视图。注意，图7A的横截面视图对应于沿图7B中的虚线7A截取的视图。在一些实施例中，源极/漏极材料或区域360可以使用任何适当的技术形成，例如，从沟道材料层312被暴露的外部部分外延生长包括在区域360中的半导体材料。由于该工艺包括外延生长源极/漏极材料360，在一些实施例中，那些源极/漏极区域360的外延生长的半导体材料将不会从源极/漏极沟槽底部的介电材料(例如，取决于配置，介电材料351，350或332)的被暴露的表面显著地生长。然而，在介电材料不在源极/漏极沟槽340的底部的实施例中(例如对于图13A的结构)，源极/漏极材料360也可以从衬底300的顶部部分生长，而且更具体地，例如从相对类型掺杂的半导体材料301的顶部表面生长。另外，图7A'是图7A的吹出部分，示出了根据一些实施例的在介电层351上和在图6A'的源极/漏极沟槽340'中的源极/漏极材料360。
在一些实施例中，源极/漏极区域360包括半导体材料。在一些这样的实施例中，源极/漏极区域360包括IV族和/或III-V族半导体材料。在一些实施例中，该源极/漏极区域360包括硅，锗，锡，碳，铟，镓，铝，砷，氮，磷，砷或锑中的一种或多种。在一些实施例中，源极/漏极区域360包括的半导体材料与沟道材料层312包括的半导体材料具有相同的族类型。例如，在沟道材料层312包括IV族半导体材料(例如，Si，SiGe，Ge)的一些这样的实施例中，源极/漏极区域360也包括IV族半导体材料。此外，在沟道材料层312包括III-V族半导体材料(例如，GaAs，InGaAs，InP)的一些实施例中，源极/漏极区域360也包括III-V族半导体材料。然而，在其他实施例中，沟道材料层312或源极/漏极区域360中的一个包括IV族半导体材料，并且沟道材料层312或源极/漏极区域360中的另一个包括III-V族半导体材料。在示例性实施例中，源极/漏极区域360包括的半导体材料包括锗(例如，浓度范围为1-100原子百分比)，其可以包括或不包括硅(例如，使得半导体材料是Ge或SiGe)。在另一示例实施例中，源极/漏极区域360包括镓和砷，其可以包括或不包括铟(例如，使得半导体材料是GaAs或InGaAs)。
在一些实施例中，源极/漏极区域360包括彼此相同的半导体材料(例如，在它们被同时处理的情况下)，而在其他实施例中，源极/漏极区域360包括彼此组成上有区别的半导体材料(例如，在使用掩模技术单独处理它们的情况下)。此外，在一些实施例中，包括在源极/漏极区域360中的半导体材料包括掺杂剂，例如n型和/或p型掺杂剂。例如，在一些实施例中，晶体管器件的源极/漏极区域360都包括n型掺杂剂(例如，在NMOS器件中)，而在其他实施例中，晶体管器件的源极/漏极区域360都包括p型掺杂剂(例如，在PMOS器件中)。在其他实施例中，晶体管器件的源极/漏极区域360中的一个包括n型掺杂剂，而晶体管器件的源极/漏极区域360中的另一个包括p型掺杂剂，例如在采用量子隧穿的配置中(例如，在TFET器件中)。
在一些实施例中，源极/漏极区域360中的一个或多个包括多层结构，该多层结构包括至少两个在组成上有区别的材料层或部分。例如，在采用多层源极/漏极区域的一些这样的实施例中，可以存在最接近沟道材料层312的第一部分和最接近源极/漏极接触结构390的第二部分，其中第一和第二部分包括组成上不同的材料。例如，第二部分可以包括比第一部分相对更高的量的掺杂剂，这可以有助于防止不期望的掺杂剂扩散到相邻的沟道材料层312中和/或有助于降低接触电阻。在另一示例中，第一部分包括第一半导体材料，第二部分包括与第一半导体材料不同的第二半导体材料。例如，第一部分可以包括具有相对低的Ge浓度(例如，0-30原子百分比)的SiGe或Si，而第二部分可以包括具有相对高的Ge浓度(例如，30-100原子百分比)的SiGe或Ge。在一些实施例中，源极/漏极区域360中的一个或多个包括该特征内的一种或多种材料的浓度渐变(例如，增加和/或减小)。例如，半导体化合物的原子百分比浓度可以在源极/漏极区域360的至少一部分中渐变或改变，例如该区域中的Ge或In的浓度。在另一个示例中，掺杂剂的浓度在源极/漏极区域360中渐变，例如具有的浓度在沟道材料层312附近相对较低并且在相应的源极/漏极接触结构390附近相对较高。这可以例如通过调整在反应物流中的掺杂剂的量(例如，在原位掺杂方案期间)来实现。此外，例如，这种渐变配置可以有助于防止不期望的掺杂剂扩散到沟道材料层312中和/或有助于降低接触电阻。
图2的方法200继续进行处理216，根据一些实施例，所述处理包括例如通过替换栅极处理，移除栅极结构，处理沟道区域，以及形成最终栅极结构。例如，图8A示出了根据一些实施例在移除伪栅极结构320(以及对应的可选硬掩模322)以形成沟槽342，并且也移除沟槽中的牺牲层311之后的图7A的视图。图8B示出了根据一些实施例的沿图8A中所示的虚线8B的示例性横截面视图。应当注意，图8A的横截面视图对应于沿图8B中的虚线8A截取的视图。如基于本公开可以理解的，在该示例性实施例中，沟槽342暴露将用于晶体管器件的沟道区域中的多层叠层310。
在一些实施例中，如图8A所示，将可以被认为是层间电介质(ILD)层的介电层370形成在源极/漏极区域360上方，以便例如在后续处理期间保护源极/漏极区域360。在一些这样的实施例中，介电层370包括一种或多种电介质，例如一种或多种氧化物(例如，二氧化硅)，氮化物(例如，氮化硅)，高k电介质，低k电介质，和/或基于本公开可以理解的其他任何适当的电绝缘材料。在一些实施例中，介电层370包括硅，氧，氮，和/或碳。例如，在一些实施例中，介电层370包括二氧化硅，一氧化硅，氮化硅，氮氧化硅，或碳掺杂二氧化硅(或其他碳掺杂的氧化物)。在一些实施例中，期望选择具有低介电常数和高击穿电压的材料用于介电层370。在一些实施例中，为了降低介电常数，介电层370有意地形成为多孔的，例如包括至少一种多孔碳掺杂的氧化物(例如，多孔碳掺杂二氧化硅)。在介电层370是多孔的实施例中，它在整个层的至少一部分上包括多个孔。在一些实施例中，介电层370包括多层结构。
在一些实施例中，使用任何适当的技术移除可选的硬掩模322和伪栅极结构320，例如通过刻蚀材料来移除它们并且例如在沟槽342中暴露多层叠层310的下面部分。在通过沟槽342暴露多层叠层310的下面部分之后，可以通过选择性刻蚀处理(例如，使用给定的蚀刻剂，该蚀刻剂相对于层312的材料选择性地移除层311的材料)来移除(至少部分地)牺牲层311，从而实现图8A和图8B的最终示例结构。应当注意，尽管在该示例性实施例中牺牲层311被示出已经被完全移除，但是在其他实施例中，保留了一个或多个牺牲层311的残余物。另外，在一些实施例中，该处理可以改变沟槽342中的沟道材料层312的形状，即使它们在图8A和8B中被描绘为仍具有其原始形状。回想虽然在沟槽342暴露的沟道区域中存在两个沟道材料层312，但是本公开不旨在限制于此。例如，在一些实施例中，在每个沟道区域中可以存在1，2，3，4，5，6，7，8，9，10或更多个沟道材料层312。还应当注意，如基于本公开可以理解的，沟道区域中(例如，沟槽342中)中的沟道材料层312在本文中也可称为主体，纳米线，纳米带，或纳米片。
根据一些实施例，继续沉积最终栅极结构的材料以形成216沟槽344中的最终栅极结构，每个最终栅极结构包括栅极电介质334和栅极电极336。例如，图9A示出了根据一些实施例的在沟道区沟槽342的每一个中形成最终栅极结构(包括栅极电介质334和栅极电极336)之后的图8A的视图。图9B示出了根据一些实施例的沿图9A中所示的虚线9B的示例性横截面视图。注意图9A的横截面视图对应于沿图9B中的虚线9A截取的视图。还要注意，虽然沟道材料主体312在图9B中示出为具有矩形或片状的形状，但是本公开不旨在限制于此。在一些实施例中，沟道材料312的主体(可以是纳米线，纳米带，或纳米片)可以采用各种不同的形状，例如圆形，卵形，椭圆形，正方形，矩形，片形，鳍形或基于本公开可以理解的任何其他形状。无论形状如何，最终栅极结构(包括栅极电介质334和栅极电极336)仍将环绕在沟道材料主体312(例如图9B中所示)周围，从而得到GAA晶体管配置，如可以基于本公开理解的那样。
在一些实施例中，栅极电介质334包括一种或多种电介质，例如一种或多种氧化物(例如，二氧化硅)，氮化物(例如，氮化硅)，高k电介质，低k电介质，和/或基于本公开可以理解的任何其他适当的材料。高k电介质的示例包括，仅提供一些示例，例如，氧化铪，铪硅氧化物，氧化镧，氧化镧铝，氧化锆，硅锆氧化物，氧化钽，氧化钛，氧化钡锶钛，氧化钡钛，氧化锶钛，氧化钇，氧化铝，铅钪钽氧化物，和铅铌酸锌。低k电介质的示例包括，仅提供一些示例，例如氟掺杂二氧化硅，碳掺杂二氧化硅，多孔二氧化硅，多孔碳掺杂二氧化硅，旋涂有机聚合物电介质(例如，聚四氟乙烯，苯并环丁烯，聚降冰片烯，聚酰亚胺)，旋涂硅基聚合物电介质(例如，氢倍半硅氧烷，甲基倍半硅氧烷)。在一些实施例中，在栅极电介质334上执行退火工艺以在例如采用高k电介质材料时改善栅极电介质334的质量。
在一些实施例中，栅极电介质334包括氧。在栅极电介质334包括氧的一些这样的实施例中，栅极电介质334还包括一种或多种其他材料，例如铪，硅，镧，铝，锆，钽，钛，钡，锶，钇，铅，钪，锌，锂或铌中的一种或多种。例如，根据一些实施例，栅极电介质334可以包括铪和氧(例如，以氧化铪或铪硅氧化物的形式)，或者栅极电介质334可以包括硅和氧(例如，以二氧化硅，铪硅氧化物，或锆硅氧化物的形式)。在一些实施例中，栅极电介质334包括氮。在栅极电介质334包括氮的一些这样的实施例中，栅极电介质334还可以包括一种或多种其他材料，例如硅(例如，氮化硅)。在一些实施例中，栅极电介质334包括硅和氧，例如以一种或多种硅酸盐(例如，硅酸钛，硅酸钨，硅酸铌，和其他过渡金属的硅酸盐)的形式。在一些实施例中，栅极电介质334包括氧和氮(例如，氮氧化硅或氮氧化铝)。
在一些实施例中，栅极电介质334包括多层结构，包括两个或更多个组成上不同的层。例如，根据一些实施例，可以采用多层栅极电介质来获得所需的电隔离和/或有助于从每个沟道材料层或主体312过渡到栅极电极336。在示例性实施例中，多层栅极电介质具有最接近每个主体312的第一层，所述第一层包括氧和每个主体312中包括的一种或多种材料(例如硅和/或锗)，其可以是氧化物的形式(例如，二氧化硅或氧化锗)，并且多层栅极电介质还具有距离每个主体312(并且最接近栅极电极336)最远的第二层，所述第二层包括至少一种高k电介质(例如，铪和氧，其可以是氧化铪或铪硅氧化物的形式)。在一些实施例中，栅极电介质334包括在栅极电介质的至少一部分上使一种或多种材料的含量/浓度(例如栅极电介质334内的氧含量/浓度)的渐变(例如，增加和/或减小)。
在一些实施例中，栅极电介质334的厚度例如在1nm-30nm的范围内(或在1-5，1-10，1-15，1-20，1-25，2-5，2-10，2-15，2-20，2-25，2-30，3-8，3-12，5-10，5-15，5-20，5-25，5-30，10-20，10-30或20-30nm的子范围内)或更大，或如基于本公开可以理解的，在任何其他适当的范围内或具有任何其他适当的值。在一些实施例中，例如栅极电介质334的厚度为至少1，2，3，5，10，15，20或25nm，和/或至多30，25，20，15，10，8或5nm。应当注意，本文针对栅极电介质334描述的厚度至少与每个主体312和栅极电极336之间的尺寸(例如，至少Y轴上的尺寸)有关。在一些实施例中，至少部分地基于每个沟道材料主体312和栅极电极336之间所需的隔离量来选择栅极电介质334的厚度。在一些实施例中，栅极电介质334提供用于使每个沟道材料层/主体312与栅极电极336电绝缘的手段。在一些实施例中，基于所需的电特性选择栅极电介质334的特征。
在一些实施例中，栅极电极336包括一种或多种金属，例如铝，钨，钛，钽，铜，镍，金，铂，钌，或钴中的一种或多种。在一些实施例中，栅极电极336包括碳和/或氮，例如与前一句中的一种或多种金属组合。例如，在一些实施例中，栅极电极336包括例如在与栅极电介质直接接触的衬垫层中的钛和氮(例如，氮化钛)，或钽和氮(例如，氮化钽)。因此，在一些实施例中，栅极电极336包括一种或多种金属，其可以包括或不包括一种或多种其他材料(例如碳和/或氮)。在一些实施例中，栅极电极336包括多层结构，包括两个或更多个组成上不同的层。例如，在一些这样的实施例中，采用一个或多个功函数层，例如形成具有所需的电特性的一个或多个含金属的层。此外，在一些这样的实施例中，该一个或多个含金属的层包括钽和/或钛，其也可以包括氮(例如，以氮化钽或氮化钛的形式)。在一些实施例中，在共形层(例如衬垫层)上方和之间形成体金属结构，其中该体金属结构包括与共形/衬垫层成分上有区别的材料。
在一些实施例中，栅极电极336包括例如体金属结构和栅极电介质之间的电阻减小金属层。示例性的电阻减小金属包括例如镍，钛，具有氮的钛(例如，氮化钛)，钽，具有氮的钽(例如，氮化钽)，钴，金，具有锗的金(例如，金-锗)，镍，铂，具有铂的镍(例如，镍-铂)，铝和/或具有铝的镍(例如，镍-铝)中的一种或多种。示例性体金属结构包括例如铝，钨，钌，铜或钴中的一种或多种。在一些实施例中，栅极电极336包括附加层，例如包括钛和氮(例如，氮化钛)和/或钽和氮(例如，氮化钽)的一个或多个层，其可用于例如粘附和/或衬垫/阻挡的目的。在一些实施例中，基于目标应用来选择多层栅极电极内的子层的厚度，材料，和/或沉积工艺，例如栅极电极是否将与n沟道器件或p沟道器件一起使用。在一些实施例中，在将电压施加到栅极电极336时，栅极电极336提供用于改变每个相邻沟道材料层/主体312的电属性的手段。
在一些实施例中，栅极电极336具有的厚度(在图9A和9B的视图中在Y轴方向上的尺寸)例如在10nm-100nm的范围内(或在10-25，10-50，10-75，20-30，20-50，20-75，20-100，30-50，30-75，30-100，50-75或50-100nm的子范围内)或更大，或如基本公开可以理解的，在任何其他适当的范围内或具有任何其他适当的值。在一个实施例中，栅极电极336的厚度落在20nm-40nm的子范围内。在一些实施例中，栅极电极具有例如至少10，15，20，25，30，40或50nm和/或至多100，50，40，30，25或20nm的厚度。在一些实施例中，栅极电极336包括在该结构的至少一部分上使一种或多种材料的含量/浓度渐变(例如，增加和/或减小)。
根据一些实施例，图2的方法200继续218形成源极/漏极接触结构。例如，图10A示出了根据一些实施例的在已经形成源极/漏极接触结构390之后的图9A的视图。图10B示出了根据一些实施例的沿图10A中所示的虚线10B的示例性横截面视图。注意，图10A的横截面视图对应于沿图10B中的虚线10A截取的视图。在一些实施例中，源极/漏极接触结构的形成218包括经由刻蚀处理在电介质或ILD层370中形成源极/漏极接触沟槽，其中中可以形成源极/漏极接触结构390。在一些这样的实施例中，在栅极间隔体332之间和源极/漏极接触结构390之上完全移除电介质或ILD层370，例如图10A中所示。然而，在其他实施例中，介电层370的一部分保留在栅极间隔体332之间，如图14A中所示。
在一些实施例中，源极/漏极接触结构390包括一种或多种金属。例如，源极接触结构或漏极接触结构或两者中可以包括电阻减小金属和接触塞金属(contact plug metal)，或者仅包括例如接触塞。示例性接触电阻减小金属包括例如镍，钛，具有氮的钛(例如，以氮化钛的形式)，钽，具有氮的钽(例如，以氮化钽的形式)，钴，金，金-锗，镍-铂，镍-铝和/或其他这样的电阻减小金属或合金。虽然示例性接触塞金属包括例如铝，钨，钌或钴，但是可以使用任何适当的导电材料。在一些实施例中，在源极/漏极接触沟槽中存在附加层，其中这些附加层将是源极/漏极接触结构390的一部分。附加层的示例包括粘附层和/或衬垫/阻挡层，其包括例如，钛，具有氮的钛(例如，以氮化钛的形式)，钽和/或具有氮的钽(例如，以氮化钽的形式)。附加层的另一示例是在给定的源极/漏极区域360与其对应的源极/漏极接触结构390之间的接触电阻减小层，其中接触电阻减小层包括例如半导体材料和相对高浓度的掺杂剂(例如具有高于每立方厘米1E19，1E20，1E21，5E21或1E22个原子的浓度)。
根据一些实施例，如所期望的，图2的方法200继续220完成集成电路处理。完成集成电路的附加处理可包括后端或后端生产线(BEOL)处理以形成一个或多个金属化层和/或以互连在前端或前端生产线(FEOL)处理期间形成的器件，例如本文所述的晶体管器件。应当注意，根据一些实施例，为了便于描述，以特定顺序示出了方法200的步骤202-220。然而，在一些实施例中，如基于本公开可以理解的，以不同的顺序执行步骤202-220中的一个或多个步骤，和/或执行未示出的附加步骤。例如，不需要如本文中各种描述的那样执行可选框212。另外，例如，在栅极侧壁间隔体材料332形成于内部间隔体位置的实施例中，可以不执行框210，或者可以以不同的方式执行框210。鉴于本公开，方法200和本文描述的技术的许多变化将是显而易见的。
图11A示出了根据一些实施例的图10A的集成电路结构，不同之处在于内部间隔体350材料也在源极/漏极区域360与衬底300之间。图11B示出了根据一些实施例的沿图11A中所示的虚线11B的示例性横截面视图。注意图11A的横截面视图对应于沿图11B中的虚线11A截取的视图。在图11A的示例结构中，示出了内部间隔体材料350位于最底部的沟道材料主体312与源极/漏极材料360这二者与衬底之间。根据一些实施例，这可以通过如前所述的在源极/漏极沟槽340中形成内部间隔体材料350来实现，而然后在那些沟槽340的底部留下剩余物，以实现图11A的最终结构。如基于本公开可以理解的，不需要为这种结构形成介电层351，因为介电材料350已经位于感兴趣的位置(在源极/漏极材料360和衬底300之间)以有助于防止子鳍泄漏。
图12A示出了根据一些实施例的图10A的集成电路结构，不同之处在于栅极侧壁间隔体材料332而是在内部间隔体位置处(例如，在图6A中的内部间隔体350指示的位置处)。图12B示出了根据一些实施例的沿图12A中所示的虚线12B的示例性横截面视图。注意图12A的横截面视图对应于沿图12B中的虚线12A截取的视图。如本文所述，在一些实施例中，可以在形成伪栅极结构(例如，结构320)之后并且在移除伪栅极结构之间的牺牲材料层311的部分之后形成栅极侧壁间隔体材料332，使得栅极侧壁间隔材料332环绕在沟道材料层312周围，如图12A所示。图12A还示出了仍然在源极/漏极沟槽340的底部形成介电层351，以有助于防止子鳍泄漏。
图13A示出了根据一些实施例的图12A的集成电路结构，不同之处在于栅极侧壁间隔体材料332保留在源极/漏极沟槽的底部，使得栅极侧壁间隔体材料332在源极/漏极区域360与衬底300之间。图13B示出了根据一些实施例的沿图13A中所示的虚线13B的示例性横截面视图。注意图13A的横截面视图对应于沿图13B中的虚线13A截取的视图。图13A的结构可以通过定向间隔体刻蚀和/或源极/漏极沟槽刻蚀(如果刻蚀在栅极间隔体或栅极结构下延伸，可以称为底切刻蚀)在到达衬底之前停止来实现，以便如图所示，栅极侧壁间隔体材料332的一部分保留在衬底300上。这样的实施例可能需要在衬底和最底部的沟道材料312主体之间具有较大的间隙，如图13A中所示(注意在Y轴方向上最底部的沟道材料312主体和衬底之间的距离有意地大于两个沟道材料312主体之间的距离)。如基于本公开可以理解的，不需要为这种结构形成介电层351，因为介电材料332已经位于感兴趣的位置(在源极/漏极材料360和衬底300之间)以有助于防止子鳍泄漏。
图14A示出了根据一些实施例的图10A的集成电路结构，不同之处在于采用了衬底改性用于子鳍隔离方案，使得在源极/漏极区域360下方存在相反类型的掺杂半导体材料301。图14B示出了根据一些实施例的沿图14A中所示的虚线14B的示例性横截面视图。注意，图14A的横截面视图对应于沿图14B中的虚线14A截取的视图。回想如关于图3A所讨论的，可以在一些实施例中执行衬底改性以最终在源极/漏极区域360和下面的相反类型的掺杂半导体材料301之间产生p-n或n-p结。这是针对图14A的结构执行的，如图所示。另外，在采用可选的扩散阻挡层302的情况下，它将至少保留在沟道区域和最终栅极结构之下，如图14A所示。如基于本公开可以理解的，不需要为这种结构形成介电层351，在感兴趣的位置(在源极/漏极材料360和衬底300之间)也不需要任何其他介电材料(例如，介电材料332或350)，因为相反类型的掺杂半导体材料301将有助于防止由于形成的p-n或n-p结而导致的子鳍泄漏。例如，在采用这种子鳍隔离方案的实施例中，如果源极/漏极区域360的目标是包括n型或p型掺杂剂中的一种(例如，分别用于NMOS或PMOS配置)，则相反类型的掺杂半导体材料301将包括n型或p型中的另一种。应当注意，尽管在图14A中的那些位置处示出了内部间隔体材料350，但是栅极侧壁间隔体材料332可以替代地位于那些位置处(类似于图12A的结构)。鉴于本公开，许多变化和配置将是显而易见的。
示例系统
图15示出了根据一些实施例的利用集成电路结构实现的计算系统1000，该集成电路结构包括采用如本文中各种公开的一个或多个子鳍隔离方案的至少一个全环栅(GAA)晶体管器件。例如，本文公开的集成电路结构可以被包括在计算系统1000的一个或多个部分中。可以看出，计算系统1000容纳模板1002。模板1002可以包括许多部件，包括但不包括限制于处理器1004和至少一个通信芯片1006，其中每一个可以物理地和电气地耦合到母板1002，或者以其他方式集成在其中。可以理解，主板1002可以是例如任何印刷电路板，无论是主板，安装在主板上的子板，还是系统1000的唯一板等。
取决于其应用，计算系统1000可包括可以或可以不物理地和电气地耦合到母板1002的一个或多个其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM或其他类型的RAM)，非易失性存储器(例如，ROM，ReRAM/RRAM)，图形处理器，数字信号处理器，加密处理器，芯片组，天线，显示器，触摸屏显示器，触摸屏控制器，电池，音频编解码器，视频编解码器，功率放大器，全球定位系统(GPS)设备，指南针，加速度计，陀螺仪，扬声器，相机，和大容量存储设备(如硬盘驱动，光盘(CD)，数字通用光盘(DVD)等等)。计算系统1000中包括的任何部件可以包括根据示例性实施例的使用所公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，注意通信芯片1006可以是处理器1004的一部分或以其他方式集成到处理器1004中)。
通信芯片1006实现向计算系统1000传输数据和从计算系统1000传输数据的无线通信。术语“无线”及其衍生词可用于描述可通过非固体介质使用调制电磁辐射来传递数据的电路、器件、系统、方法、技术、通信信道等。该术语并不暗示相关设备不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。通信芯片1006可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)，WiMAX(IEEE 802.16系列)，IEEE802.20，长期演进(LTE)，Ev-DO，HSPA+，HSDPA+，HSUPA+，EDGE，GSM，GPRS，CDMA，TDMA，DECT，蓝牙，其衍生物，以及指定为3G，4G，5G及更高版本的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于例如Wi-Fi和蓝牙的较短距离无线通信，第二通信芯片1006可以专用于较长距离无线通信，例如GPS，EDGE，GPRS，CDMA，WiMAX，LTE，Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，该板载电路用如本文各种描述的一个或多个集成电路结构或使用本文各种描述中所公开的技术来形成的器件实现。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在该寄存器和/或该存储器中的其他电子数据的器件或器件的一部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括使用如本文各种描述的所公开的技术形成的一个或多个集成电路结构或器件。如根据本公开将理解的，应当注意多标准无线能力可以直接集成到处理器1004中(例如，其中任何芯片1006的功能被集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实现方式中，计算系统1000可以是使用膝上型电脑，上网本，笔记本，智能手机，平板电脑，个人数字助理(PDA)，超移动PC，移动电话，台式计算机，服务器，打印机，扫描仪，监视器，机顶盒，娱乐控制单元，数码相机，便携式音乐播放器，数字视频记录器，或处理数据或采用本文各种描述的所公开的技术形成的一个或多个集成电路结构或器件的任何其他系统或电子设备。应当注意对计算系统的引用旨在包括被配置用于计算或处理信息的计算设备，装置和其他结构。
其他示例性实施例
以下示例涉及其他实施例，从其中进行许多排列和配置将是显而易见的。
示例1是包括至少一个晶体管的集成电路，该集成电路包括：衬底；所述衬底上方的主体，所述主体包括半导体材料；环绕在所述主体周围并与所述衬底接触的栅极结构，所述栅极结构包括栅极电极和栅极电介质，所述栅极电介质在所述栅极电极和所述主体之间，所述栅极电极包括一种或多种金属；源极区域和漏极区域，所述主体在所述源极区域和所述漏极区域之间，所述源极区域和所述漏极区域包括半导体材料；包括一种或多种电介质的第一层，所述第一层的至少一部分在所述衬底和所述源极区域之间；和包括一种或多种电介质的第二层，所述第二层的至少一部分在所述衬底和所述漏极区域之间。
示例2包括示例1的主题，其中所述衬底是体硅衬底。
示例3包括示例1或2的主题，其中所述主体是纳米线，纳米带，或纳米片。
示例4包括示例1-3中任一项的主题，其中所述第一层和所述第二层包括相同的材料。
示例5包括示例1-4中任一项的主题，其中所述第一层的一部分在所述主体和所述衬底之间，并且所述第二层的一部分在所述主体和所述衬底之间。
示例6包括示例1-5中任一项的主题，还包括：与所述源极区域接触的第一接触结构，所述第一接触结构包括一种或多种金属，所述第一层的一部分在所述栅极结构和所述第一接触结构之间；和与所述漏极区域接触的第二接触结构，所述第二接触结构包括一种或多种金属，所述第二层的一部分位于所述栅极结构和所述第二接触结构之间。
示例7包括示例1-6中任一项的主题，其中所述第一层与形成在所述衬底中的第一沟槽是共形的，并且所述第二层与形成在所述衬底中的第二沟槽是共形的。
示例8包括示例1-7中任一项的主题，其中包括在所述主体中的所述半导体材料包括硅或锗中的至少一种。
示例9包括示例1-7中任一项的主题，其中包括在所述主体中的所述半导体材料包括III-V族半导体材料。
示例10包括示例1-9中任一项的主题，其中所述第一层的顶部表面低于所述衬底的顶部表面，并且所述第二层的底部表面低于所述衬底的顶部表面。
示例11包括示例1-10中任一项的主题，还包括在所述源极区域和所述漏极区域之间的附加主体，附加主体在所述主体上方，所述附加主体包括半导体材料，其中所述衬底和所述主体之间的距离大于所述主体和所述附加主体之间的距离。
示例12包括示例11的主题，其中所述主体和所述附加主体包括相同的材料。
示例13包括示例1-12中任一项的主题，还包括晶体管，其中所述晶体管包括所述主体，所述栅极结构，所述源极区域和所述漏极区域。
示例14包括示例13的主题，其中所述晶体管是p沟道金属氧化物半导体(PMOS)器件。
示例15包括示例13的主题，其中所述晶体管是n沟道金属氧化物半导体(NMOS)器件。
示例16包括示例13的主题，其中所述晶体管是互补金属氧化物半导体(CMOS)器件。
示例17包括示例13-16中任一项的主题，其中所述晶体管是逻辑器件。
示例18包括示例13-16中任一项的主题，其中所述晶体管是输入/输出(I/O)器件。
示例19包括示例13-16中任一项的主题，其中所述晶体管是图形处理单元(GPU)设备。
示例20是包括示例1-19中任一项的主题的计算系统。
示例21是包括至少一个晶体管的集成电路，所述集成电路包括：衬底；所述衬底上方的主体，所述主体包括半导体材料；环绕在所述主体周围的栅极结构，所述栅极结构包括栅极电极和栅极电介质，所述栅极电介质在所述栅极电极和所述主体之间，所述栅极电极包括一种或多种金属；源极区域和漏极区域，所述主体在所述源极区域和所述漏极区域之间，所述源极区域和所述漏极区域包括半导体材料和n型或p型掺杂剂中的一种，半导体材料上的所述源极区域和所述漏极区域包括n型或p型掺杂剂中的另一种。
示例22包括示例21的主题，其中所述源极区域的一部分在包括n型或p型掺杂剂中的另一种的所述半导体材料的部分之间，以及所述漏极区域的一部分在包括n型或p型掺杂剂中的另一种的所述半导体材料的部分之间。
示例23包括示例21或22的主题，其中衬底是体硅衬底。
示例24包括示例21-23中任一项的主题，其中所述主体是纳米线，纳米带，或纳米片。
示例25包括示例21-24中任一项的主题，其中包含n型或p型掺杂剂中的另一种的所述半导体材料是原生于所述衬底的。
示例26包括示例21-24中任一项的主题，其中包括n型或p型掺杂剂中的另一种的半导体材料与所述衬底是不同的，使得包括n型或p型掺杂剂中的另一种的半导体材料的底部表面与所述衬底的顶部表面接触。
示例27包括示例21-26中任一项的主题，进一步包括在所述栅极结构和所述衬底之间包含碳的层。
示例28包括示例27的主题，其中所述层与包括n型或p型掺杂剂中的另一种的半导体材料接触。
示例29包括示例27或28的主题，其中在所述源极区域和所述衬底之间不存在所述层，并且在所述漏极区域和所述衬底之间不存在所述层。
示例30包括示例21-29中任一项的主题，还包括晶体管，其中所述晶体管包括所述主体，所述栅极结构，所述源极区域和所述漏极区域。
示例31包括示例30的主题，其中所述晶体管是p沟道金属氧化物半导体(PMOS)器件。
示例32包括示例30的主题，其中所述晶体管是n沟道金属氧化物半导体(NMOS)器件。
示例33包括示例30的主题，其中所述晶体管是互补金属氧化物半导体(CMOS)器件。
示例34包括示例30-33中任一示例的主题，其中所述晶体管是逻辑器件。
示例35包括示例30-33中任一示例的主题，其中所述晶体管是输入/输出(I/O)器件。
示例36包括示例30-33中任一示例的主题，其中所述晶体管是图形处理单元(GPU)设备。
示例37是包括示例30-36中任一示例的主题的计算系统。
示例38是形成示例1-20中任一项的主题的方法。例如，相对于示例1，该方法将形成包括至少一个晶体管的集成电路，该方法包括：提供衬底；在衬底上形成主体，所述主体包括半导体材料；形成环绕在所述主体周围的栅极结构，所述栅极结构包括栅极电极和栅极电介质，所述栅极电介质在所述栅极电极和所述主体之间，所述栅极电极包括一种或多种金属，所述栅极结构与所述衬底接触；形成源极区域和漏极区域，所述主体在所述源极区域和所述漏极区域之间，所述源极区域和所述漏极区域包括半导体材料；形成包括一种或多种电介质的第一层，所述第一层的至少一部分在所述源极区域和所述漏极区域之间；形成包括一种或多种电介质的第二层，所述第二层的至少一部分在所述衬底和所述漏极区域之间。
示例39是形成示例21-37中任一项的主题的方法。例如，相对于示例21，该方法将形成包括至少一个晶体管的集成电路，所述方法包括：提供衬底；在衬底上方形成主体，所述主体包括半导体材料；形成环绕在所述主体周围的栅极结构，所述栅极结构包括栅极电极和栅极电介质，所述栅极电介质在所述栅极电极和所述主体之间，所述栅极电极包括一种或多种金属；形成源极区域和漏极区域，所述主体在所述源极区域和所述漏极区域之间，所述源极区域和所述漏极区域包括半导体材料和n型或p型掺杂剂中的一种，半导体材料上的所述源极区域和所述漏极区域包括n型或p型掺杂剂中的另一种。
示例40包括示例39的主题，其中在形成所述主体之前形成包括n型或p型掺杂剂中的另一种的半导体材料。
示例41包括示例40的主题，其中通过将n型或p型掺杂剂中的另一种添加到所述衬底的顶部部分来形成包括n型或p型掺杂剂中的另一种的半导体材料。
已经出于说明和描述的目的呈现了示例性实施例的前述描述。其并非旨在穷举或将本公开限制于所公开的精确形式。鉴于本公开，许多修改和变化都是可能的。本公开的范围不是旨在受该详细描述的限制，而是受所附权利要求的限制。要求本申请的优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且通常可以包括本文中不同地公开或以其他方式展示的任何一个或多个的组的限制。

Claims (20)

1.一种包括至少一个晶体管的集成电路，所述集成电路包括：
衬底；
位于所述衬底之上的主体，所述主体包括半导体材料；
栅极结构，环绕在所述主体周围并与所述衬底接触，所述栅极结构包括栅极电极和栅极电介质，所述栅极电介质在所述栅极电极和所述主体之间，所述栅极电极包括一种或多种金属；
源极区域和漏极区域，所述主体在所述源极区域和所述漏极区域之间，所述源极区域和所述漏极区域包括半导体材料；
第一层，包括一种或多种电介质，所述第一层的至少一部分在所述衬底和所述源极区域之间；和
第二层，包括一种或多种电介质，所述第二层的至少一部分在所述衬底和所述漏极区域之间。
2.根据权利要求1所述的集成电路，其中所述衬底是体硅衬底。
3.根据权利要求1所述的集成电路，其中所述主体是纳米线，纳米带，或纳米片。
4.根据权利要求1所述的集成电路，其中所述第一层和所述第二层包括相同的材料。
5.根据权利要求1-4中任一项所述的集成电路，其中所述第一层的一部分在所述主体和所述衬底之间，并且所述第二层的一部分在所述主体和所述衬底之间。
6.根据权利要求1-4中任一项所述的集成电路，还包括：
第一接触结构，与所述源极区域接触，所述第一接触结构包括一种或多种金属，所述第一层的一部分在所述栅极结构和所述第一接触结构之间；以及
第二接触结构，与所述漏极区域接触，所述第二接触结构包括一种或多种金属，所述第二层的一部分位于所述栅极结构和所述第二接触结构之间。
7.根据权利要求1-4中任一项所述的集成电路，其中所述第一层与形成在所述衬底中的第一沟槽是共形的，并且所述第二层与形成在所述衬底中的第二沟槽是共形的。
8.根据权利要求1-4中任一项所述的集成电路，其中包括在所述主体中的所述半导体材料包括硅或锗中的至少一种。
9.根据权利要求1-4中任一项所述的集成电路，其中包括在所述主体中的所述半导体材料包括III-V族半导体材料。
10.根据权利要求1-4中任一项所述的集成电路，其中所述第一层的底部表面低于所述衬底的顶部表面，并且所述第二层的底部表面低于所述衬底的顶部表面。
11.根据权利要求1-4中任一项所述的集成电路，还包括在所述源极区域和所述漏极区域之间的附加主体，所述附加主体位于所述主体之上，所述附加主体包括半导体材料，其中所述衬底和所述主体之间的距离大于所述主体和所述附加主体之间的距离。
12.根据权利要求11所述的集成电路，其中所述主体和所述附加主体包括相同的材料。
13.一种计算系统，包括权利要求1-4中任一项所述的集成电路。
14.一种包括至少一个晶体管的集成电路，所述集成电路包括：
衬底；
位于所述衬底之上的主体，所述主体包括半导体材料；
栅极结构，环绕在所述主体周围，所述栅极结构包括栅极电极和栅极电介质，所述栅极电介质在所述栅极电极和所述主体之间，所述栅极电极包括一种或多种金属；以及
源极区域和漏极区域，所述主体在所述源极区域和所述漏极区域之间，所述源极区域和所述漏极区域包括n型或p型掺杂剂中的一种与半导体材料，半导体材料上的所述源极区域和所述漏极区域包括n型或p型掺杂剂中的另一种，所述源极区域的一部分在包括所述n型或p型掺杂剂中的另一种的所述半导体材料的部分之间，以及所述漏极结构的一部分在包括所述n型或p型掺杂剂中的另一种的所述半导体材料的部分之间。
15.根据权利要求14所述的集成电路，其中所述衬底是体硅衬底。
16.根据权利要求14所述的集成电路，其中所述主体是纳米线，纳米带，或纳米片。
17.根据权利要求14所述的集成电路，其中包含所述n型或p型掺杂剂中的另一种的所述半导体材料是原生于所述衬底的。
18.根据权利要求14-17中任一项所述的集成电路，还包括在所述栅极结构和所述衬底之间包含碳的层。
19.一种形成包括至少一个晶体管的集成电路的方法，所述方法包括：
提供衬底；
在所述衬底之上形成主体，所述主体包括半导体材料；
形成环绕在所述主体周围的栅极结构，所述栅极结构包括栅极电极和栅极电介质，所述栅极电介质在所述栅极电极和所述主体之间，所述栅极电极包括一种或多种金属，所述栅极结构与所述衬底接触；
形成源极区域和漏极区域，所述主体在所述源极区域和所述漏极区域之间，所述源极区域和所述漏极区域包括半导体材料；
形成包括一种或多种电介质的第一层，所述第一层的至少一部分在所述源极区域和所述衬底之间；和
形成包括一种或多种电介质的第二层，所述第二层的至少一部分在所述衬底和所述漏极区域之间。
20.根据权利要求19所述的方法，其中所述衬底是体硅衬底。
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