TWI723019B - 在具有不同通道材料的相同晶粒上形成電晶體之技術 - Google Patents

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Abstract

在具有不同通道材料的相同基板上形成電晶體之技術被揭露。該些技術包含在基板中形成替代材料區域，這樣的區域用於在其中形成複數個鰭，該些鰭用於形成電晶體通道區域。在範例情況下，基板可以包含矽，並且替代材料可包含鍺、矽鍺和/或至少一種III-V族材料。替代材料區域可具有足以確保替代材料和基板材料之間的介面是實質上平面的寬度。因此，由替代材料區域形成的鰭也可具有替代材料和基板材料之間的實質上平面的介面。能夠形成具有這樣實質上平面的介面的替代材料通道區域的一種範例性好處是可包含在固定的電壓至少30%電流流動的改善。

Description

在具有不同通道材料的相同晶粒上形成電晶體之技術
本發明係關於在具有不同通道材料的相同晶粒上形成電晶體之技術。
基板上的電路裝置，包含電晶體、二極體、電阻器、電容器和形成在半導體基板上的其他被動和主動電子裝置的性能和良率的提高，通常是這些裝置的設計、製造和操作期間考慮的主要因素。例如，金屬氧化物半導體(MOS)電晶體半導體裝置，諸如那些用於互補金屬氧化物半導體(CMOS)裝置的設計和製造或形成期間，常常希望增加在n型MOS裝置(n-MOS)通道中的電子(載子)的移動，並且增加在p型MOS裝置(p-MOS)通道中的正電荷電洞(載子)的移動。對於電洞和電子多數載子MOS通道兩者，一般的CMOS電晶體裝置利用矽作為通道材料。
100‧‧‧方法
102‧‧‧沉積
104‧‧‧蝕刻
106‧‧‧沉積
108‧‧‧平坦化
110‧‧‧重複
112‧‧‧淺溝槽凹槽
114‧‧‧沉積
116‧‧‧鈍化
118‧‧‧凹陷
120‧‧‧完成
200‧‧‧基板
202‧‧‧本質基板材料鰭
203‧‧‧通道區域
204‧‧‧本質基板材料鰭
205‧‧‧通道區域
210‧‧‧硬掩模
220‧‧‧溝槽
222‧‧‧溝槽
224‧‧‧溝槽
230‧‧‧第一替代材料
232‧‧‧第一替代材料鰭
233‧‧‧通道區域
234‧‧‧第一替代材料鰭
236‧‧‧第一替代材料鰭
237‧‧‧通道區域
238‧‧‧第一替代材料鰭
239‧‧‧通道區域
240‧‧‧第二替代材料區域
242‧‧‧第二替代材料鰭
244‧‧‧第二替代材料鰭
245‧‧‧通道區域
250‧‧‧STI材料
260‧‧‧閘極堆疊
262‧‧‧閘極電極
264‧‧‧間隔物
266‧‧‧硬掩模
303‧‧‧通道區域
305‧‧‧通道區域
333‧‧‧通道區域
335‧‧‧通道區域
337‧‧‧通道區域
339‧‧‧通道區域
343‧‧‧通道區域
345‧‧‧通道區域
402‧‧‧鰭
403‧‧‧通道區域
404‧‧‧鰭
405‧‧‧通道區域
432‧‧‧鰭
433‧‧‧通道區域
434‧‧‧鰭
435‧‧‧通道區域
436‧‧‧鰭
437‧‧‧通道區域
438‧‧‧鰭
439‧‧‧通道區域
442‧‧‧鰭
443‧‧‧通道區域
444‧‧‧鰭
445‧‧‧通道區域
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1顯示根據本揭露的各種實施例，形成積體電路的方法。
圖2A-K顯示根據本揭露的各種實施例，當實現圖1的方法時形成的範例性結構。
圖3顯示根據本揭露的實施例，使用圖1的方法形成的積體電路。
圖4顯示根據本揭露的實施例，在替代閘極程序期間，使用圖1的方法形成的積體電路。
圖5顯示根據本揭露的實施例，以使用在此揭露的技術形成的積體電路結構或裝置實現的計算系統。
【發明內容與實施方式】
在具有不同通道材料的相同晶粒上形成電晶體之技術被揭露。該技術包含在晶粒/基板上形成相對大的替代材料區域，接著在這些區域形成鰭。該鰭接著可用於形成電晶體通道區域，以及源極和汲極區域。在範例情況下，基板可以包含矽和替代材料，其可包含，例如，鍺、矽鍺和/或至少一種III-V族材料。替代材料區域可具有足以確保至少大部分的替代材料和基板材料之間的實質上平面的介面的寬度(例如，至少2倍寬於鰭的平均寬度)。因此，從替代材料區域形成的鰭也可以具有替代材料和基板材料之間的實質上平面的介面。一種範例性的好處為能夠以這樣實質上平面的介面來形成替代材料通道區 域，其可以包含在固定的電壓流動的電流中至少30%的改善。許多變化和配置將因本揭露而顯而易見。
總體概述
矽(Si)通常用作用於形成電路裝置，如電晶體的基板材料。在一些這樣的情況下，Si可專用於通道元件材料，如在n型和p型裝置兩者的金屬-氧化物-半導體(MOS)電晶體和隧道場效電晶體(FET)裝置中。而矽(Si)是相對常見的，廉價且充足的晶圓材料，其作為電晶體裝置的通道材料可能不提供最佳性能。因此，可能在一些應用中希望在同一基板上形成多個電晶體，其中該電晶體具有各種不同的通道材料。
因此，並根據本揭露的一或多個實施例，揭露用於在具有不同通道材料的相同晶粒上形成電晶體之技術。該技術可使得材料的客制化組合被混合，並在單一本體晶粒或基板上匹配以最佳化每個裝置的活性載子極性的性能。在一些實施例中，例如，電晶體可以被形成在具有不同的通道區域的給定基板上，其中不同的通道區域包含下列中的至少兩種：Si、鍺(Ge)、矽鍺(SiGe)、和III-V族材料(例如，砷化銦鎵(InGaAs)、銦化銦(InP)、砷化銦(InAs)等)。例如，該技術可以被用於形成Si基板上的n-MOS Si通道和p-MOS SiGe通道裝置的組合，其中該n-MOS通道由原生於該基板的Si基板材料形成，並且該p-MOS通道由加在該基板的SiGe替代 材料形成。在這樣的範例情況下，該Si基板的一或多個區域可以由適用於p-MOS裝置的SiGe材料構成的相對寬幅來代替。從該範例的情況下繼續，如果需要基於n-MOS裝置的III-V族材料，則n-MOS裝置可用包含至少一種III-V族材料的通道區域來形成，其中該Si基板的一或多個相對大區域由包含至少一種III-V族材料的區域替代。注意，根據最終用途或目標應用，用於一或多個電晶體的通道的本質矽區域可以或可以不保持。在一些實施例中，一或多個CMOS裝置可能由具有不同通道材料的該n-MOS和p-MOS裝置形成。
本文所述的技術導致底層基板和替代材料之間的實質上平面的介面被形成，因而在替代材料之外形成鰭之前，在該基板中形成替代材料的相對寬區域。本文所用的實質上或幾乎或約為平面可以包含準確平面加或減與準確平面的5、10、15或20%變異，例如。因此，給定介面的每個最低和最高點將是在完美的或完全平坦的給定容差之內。更一般的意義來說，底層基板和替代材料之間的介面相較於藉由單一鰭替代程序形成的介面是較平坦的，其中定位鰭被蝕刻掉並且以其他材料代替。該寬的替代區域可以至少為1.5、2、3、4、5、10、20、50或100倍，或者提供底層基板和替代材料之間的平面的期望程度的一些其它適當的最小值。更一般的意義來說，替代材料的寬度比單一鰭寬度更寬，並且可以包含相當於雙排鰭、四排鰭或更多的尺寸。
從這樣較寬的區域形成鰭使得替代區域和底層基板之間的介面在至少大部分替代區域中為實質上平坦的，導致包含在替代材料和基板之間的實質上平坦介面的鰭。這可以比較，例如，形成於基板中的溝槽中的替代材料，藉由化學蝕刻形成的該溝槽成為所希望的鰭的寬度，其導致在替代材料和基板材料之間的刻面介面。這樣的刻面溝槽底部已被發現以抑制成核。將因本揭露而進一步理解，藉由物理蝕刻(例如，離子轟擊)形成的該溝槽也是不適合的，因為這樣的溝槽形成技術導致在溝槽底部的顯著非晶化和晶體損傷，其已被發現能抑制磊晶生長。因而，具有晶體損傷和/或非晶化的刻面溝槽底部和溝槽底部往往為替代材料提供不足的介面表面。這樣的溝槽底部往往在典型的溝槽形成程序中是固有的，特別是，其中溝槽為單一鰭結構的大小。為此，本揭露的技術避免非平坦或其他不良形成的溝槽底部。此外，一個鰭寬度的溝槽的底表面是難以清潔的，導致替代材料的沉積的起始表面相較於設置在使用本揭露的技術形成的溝槽中的起始表面為較低品質。例如，使用本揭露的技術形成的相對較寬的溝槽(例如，溝槽為在其中形成鰭的寬度的至少兩倍)是更容易清洗的，由此使得用於沉積替代材料的更高品質的起始表面(例如，至少在該鰭將在稍後形成的該部分)。
因此，替代區域和鰭在淺溝槽隔離(STI)之前形成，鈍化程序可用於幫助防止由隨後處理導致的問題，例如，防止由沉積STI材料導致的問題(或用不同的 鰭材料增加該STI材料的相容性)。該技術可以被用於形成平面或非平面的(例如，鰭或奈米線/奈米帶)電晶體組態，如將因本揭露而顯而易見的。
在分析時(例如，使用掃描/透射電子顯微鏡(SEM/TEM)和/或組合物映射)，根據一或多個實施例配置的結構或裝置將有效地顯示具有多個電晶體的基板，這種電晶體包含不同的通道材料。在一些情況下，晶粒或基板可以包含具有包含至少下列材料中的至少兩個：矽、鍺、矽鍺和III-V族材料的通道區域的電晶體。例如，基板可以是本體矽基板，並且形成在基板上的電晶體的替代通道可以包含矽鍺和至少一種III-V族材料(例如，砷化銦鎵、磷化銦、砷化銦等)，其中形成的電晶體可能或可能不具有由矽基板材料形成的本質矽通道。因此，通道區域可以從和/或在該基板材料上形成。在一些情況下，該技術可以藉由觀察在電晶體的替代通道區域的替代材料和底層基板材料之間的介面進行檢測。本文所描述的各種技術可提供各種好處，包含能夠在單一晶粒或者基板上形成多個電晶體，其中該電晶體包含不同的通道材料，使得第一電晶體可以包括包含第一半導體材料的通道區域，並且第二電晶體可以包括包含第二半導體材料的通道區域。另一個好處，在一些實施例中，可以是電晶體性能的改善，諸如改善的電流流動(例如，在固定的電壓，大於10、20、30、40、或50%的電流流動改善)。這樣的好處可以被實現，因而通道替代材料和替代材料形成在其上的底層 基板材料之間的實質上平面的介面。由於鰭被形成的替代材料的相對較寬的區域，實質上平面的介面是可以實現的，其中在相對較寬的區域沉積替代材料可以進行在更平坦的和更乾淨的起始表面。眾多的配置和變化將因本揭露而顯而易見。
架構與方法
圖1顯示根據本揭露的一或多個實施例，形成積體電路的方法100。圖2A-K顯示根據各種實施例，當實現圖1的方法100時，形成的範例性結構。儘管圖2A-K的結構在此主要描繪和描述在形成鰭式電晶體配置(例如，三閘極或finFET)的情境中，本揭露不必如此限制。例如這些技術可被用於形成平面的、雙閘極、鰭式和/或奈米線(或環繞式閘極或奈米帶)電晶體配置，或其他合適的配置，如將因為本揭露而顯而易見的。圖3顯示根據實施例，包含使用本文所描述的技術形成各種電晶體配置的積體電路。
如在圖1中可以看出，根據實施例，方法100包含在基板200上沉積102硬掩模210以形成在圖2A所示的範例中得到的結構。在一些實施例中，基板200可以是：本體基板，其包含，例如，矽、矽鍺和/或III-V族材料；絕緣體上X(XOI)結構，其中X包含矽、矽鍺、鍺和/或III-V族材料，並且絕緣體材料是氧化物材料或介電材料或某些其它電絕緣材料；或一些其它合適的多層結 構，其中該頂層包含矽、矽鍺和/或III-V族材料。在基板200上的硬掩模210可使用任何合適的技術被沉積。例如，硬掩模210可以使用化學氣相沉積(CVD)、原子層沉積(ALD)、液相磊晶(LPE)、物理氣相沉積(PVD)、分子束磊晶(MBE)和/或任何其它合適的程序在基板200上被覆蓋沉積或生長以在基板200上形成硬掩模210。在一些情況下，在硬掩模210的沉積之前，將被沉積的基板200的表面可以被處理(例如，化學處理、熱處理等)。硬掩模210可以由任何合適的材料組成，例如，如各種氧化物或氮化物材料。僅舉幾例，具體的氧化物和氮化物材料可包含氧化矽、氧化鈦、氧化鉿、氧化鋁或氮化鈦。在一些情況下，硬掩模210的材料可以基於所使用的基板200的材料來選擇。
圖1的方法100繼續於蝕刻104第一子集的區域以形成第一子集的溝槽220、222，由此形成如圖2B中所示根據實施例所得的範例結構。蝕刻104以形成第一子集的溝槽220、222可包含任何適當的蝕刻技術，諸如包含以下的程序的技術，例如：旋抗蝕、暴露、顯影、蝕刻和灰化以產生溝槽220。注意，任何合適的技術可以被用於形成溝槽220、222，如各種微影技術和各種濕式和/或乾式蝕刻程序。在一些實施例中，蝕刻104可在原位/不中斷空氣下執行，而在其他實施例中，蝕刻104可以是異地執行。溝槽220、222可基於最終用途或目標應用，利用變化的寬度W來形成。例如，溝槽220、222可利用 大於單一鰭的寬度、大於雙列鰭的寬度、大於四列鰭的寬度等的寬度W來形成。因此，溝槽220、222(以及因此產生的替代區域)可形成為至少1.5、2、3、4、5、10、20、50或100倍，或比鰭形成的平均寬度更寬的一些其它合適的最小值。更具體地，溝槽220、222可被形成為大於10、20、40、60、100、200或500奈米，或者一些其它合適的最小寬度，例如，取決於最終用途或目標應用。在一些實施例中，溝槽寬度W可藉由操作的程序節點(例如，3奈米節點、5奈米節點、7奈米節點、10奈米節點等)和/或對於所得到的結構所需的鰭寬度/間距/數量來確定。在一些實施例中，溝槽222可形成為與溝槽220的寬度具有相同或不同的寬度。注意，雖然在圖2B的結構中顯示兩個溝槽220、222，任何數量的溝槽可以被形成，包含只有一個溝槽或多個溝槽，取決於最終用途或目標應用。
圖1的方法100繼續於沉積106第一替代材料230在第一子集的溝槽220、222中以形成圖2C中所示根據實施例所得的範例結構。圖1的方法100繼續於平坦化108圖2C的結構以根據範例實施例形成圖2D的結構。在一些實施例中，第一替代材料230的沉積106可包含本文描述的任何沉積程序(例如，CVD、ALD、LPE、PVD、MBE)，或任何其他合適的沉積程序。如在圖2C中可以看到的，在此範例實施例中，沉積106是選擇性沉積程序，以使替代材料230僅保留在溝槽220、222(並 且不保留在硬掩模210的材料上)。然而，沉積106程序不必是選擇性，並且非選擇性程序可能在某些情況下可以使用。沉積106的選擇性可基於被沉積/生長的材料之間的黏著係數和在其上完成沉積/生長的表面被確定。沉積106可包含替代材料230的恆定沉積，或者它可以包含漸變的或多層的沉積。換句話說，替代材料230可以是，例如，單一組合物、漸變的或多層的。此外，替代材料230可根據最終用途或目標應用被應變和/或摻雜。在此範例實施例中，平面化108圖2C的表面包含去除過量填充、去除粗糙，並去除硬掩模材料210以形成圖2D所示的結構。
在一些實施例中，第一替代材料230可包含，例如，矽，矽鍺和/或一或多個III-V族材料。在範例實施例中，基板200可以包含Si，並且替代材料230可以包含矽鍺。在這樣的範例實施例中，矽鍺可包含Si1-xGex，其中x的範圍可以從0.01至1(例如，0.2<X<0.8，以提供範例範圍)。因此，在一些實施例中，替代材料本身可包含100%的鍺或作為在矽鍺材料中的層(例如，如果矽鍺以漸變的方式被沉積)。在另一範例實施例中，基板200可包含Si，並且替代材料230可包含一或多個III-V族材料。範例III-V族材料包含砷化鎵(GaAs)、磷化銦(InP)、砷化銦(InAs)、砷化銦鎵(InGaAs)、砷化鋁(AlAs)、或砷化銦鋁(InAlAs)、或任何其它合適的III-V族材料。在一些實施例中，如果 替代材料230包含一或多個III-V族替代材料，該材料可包含單層或包含多層疊堆的III-V族材料，如InP/InGaAs/InAs、GaAs/InP/InAs、GaAs/InGaAs/InAs、GaAs/InAlAs/InAs、InP/InGaAs/InP、GaAs/InAs、GaAs/InGaAs、或InP/InGaAs、或包含兩個或更多的III-V族材料的任何其它合適的多層疊堆。在一些這樣的實施例中，其中替代材料230是III-V族多層堆疊，高帶隙的III-V族材料可以在堆疊的底部附近使用(例如，以幫助減少對地的漏電流)，例如，如GaAs、InP、InAlAs、或AlAs。此外，在一些這樣的實施例中，III-V族多層堆疊可以在堆疊的頂部附近採用低帶隙的III-V族材料(例如，以幫助形成到堆疊的接點)，例如，諸如InAs或InGaAs。本文所討論的材料可以根據最終用途或目標應用被應變和/或摻雜。
在圖2D所示的範例結構中，基板200可包含矽，並且第一替代材料230可以包含矽鍺，以使有交替的本質矽區域和替代的矽鍺區域。在這樣的範例中，本質Si區域可以被使用以形成n-MOS裝置，並且矽鍺替代區域可以被使用以形成p-MOS裝置，接著該組合可以被用於形成CMOS裝置，如將因本揭露顯而易見的。在圖2D所示的範例結構中，基板200可包含矽鍺，並且第一替代材料230可包含一或多個III-V族材料，以使有交替的本質矽鍺區域和替代的III-V族材料區域。在這樣的範例中，本質矽鍺區域可以被使用以形成p-MOS裝置，並且III-V 族替代區域可以被使用以形成n-MOS裝置，接著該組合可以被用於形成CMOS裝置，如將因本揭露顯而易見的。這些材料的組合僅用於說明目的被提供，而不是意在以任何方式限制本揭露。許多其他的材料組合將因本揭露顯而易見的。
圖1的方法100選擇性地繼續於重複110本文描述得程序102~108以建立替代區域的N個子集。根據範例實施例，圖2E顯示重複110程序102~108(例如，掩模、蝕刻、沉積、平坦化)一次，以形成第二替代材料區域240。雖然為了便於說明，區域230和240的深度D在本範例情況下被顯示為相同，它們不必具有相同的深度。例如，在其他情況下，蝕刻程序104可被執行以建立用於隨後替代材料區域的較深或較淺的溝槽。更具體地，在此範例的情況下，替代區域240的溝槽可已被形成為1.1、1.2、1.5、2、2.5、3、4、5或10倍，或一些其它合適的相對量，相對於溝槽220、222對於替代區域230形成更深或較淺，這將導致區域240的深度D在沉積106和平坦化108程序執行之後相對較深或較淺。每個替代材料區域的不同深度D可以被選擇以適應子鰭電流洩漏控制方法，例如，如子鰭轉換為絕緣體或子鰭摻雜。對於替代材料區域選擇不同的深度D的其它好處將因本揭露顯而易見。請注意，如果程序102~108被重複110多次以形成替代區域的N個子集，替代溝槽可以包含每個替代區域的子集的最終所需深度的額外深度以允許在平面化108 程序期間去除材料和/或以確保每個替代區域的子集足夠的最後區域深度D。
繼續於圖2E，該第二替代材料240可以包含如先前參考第一替代材料230描述的任何材料。例如，第二替代材料240可以包含矽、矽鍺，和/或一或多個III-V族材料。在範例實施例中，基板200包含矽，第一替代材料230包含矽鍺或一或多個III-V族材料中的一者，並且第二替代材料240包含矽鍺和一或多個III-V族材料中的另一者(相對於第一替代材料230包含的)。在這樣的範例實施例中，第一替代材料230可以包含矽鍺，並且第二替代材料240可包含一或多個III-V族材料。在一些實施例中，替代區域240可以包含與替代區域230相同的材料，並且不同子集的區域可以被形成以實現，例如，包含相同材料但不同的深度的區域，其取決於最終用途或目標應用。回想程序102~108可根據需要很多次數被重複110，以形成具有N個子集的替代區域。
根據實施例，圖1的方法100繼續於用於隔離的淺溝槽凹槽112以圖案化在圖2E的結構中的鰭(202、232、242)，並由此形成圖2F的所得範例結構。淺溝槽凹槽112可包含任何數目的掩模和蝕刻程序，和/或任何其它合適的技術，如標準微影或主鏈或間隔物方法。在範例情況下，圖2F的結構的所有的鰭(202、232、242)可能已被圖案化，並使用一個隔離溝槽蝕刻程序被形成，而在其他情況下，可能已使用多個隔離溝槽蝕 刻程序。注意，蝕刻104可用於蝕刻在基板中將稍後由替代半導體材料所填充的一或多個相對較寬的溝槽(例如，圖2B中所示的溝槽220和222)(例如，沉積106期間)，而淺溝槽凹槽112係用來蝕刻在替代材料區域中的溝槽(例如，圖2F中所示的溝槽224)以及，當存在時，將稍後由絕緣材料所填充，用於隔離形成在所得結構中的鰭的本質基板材料區域。因此，蝕刻112可被執行以建立用於形成在替代材料區域中的所得鰭的隔離溝槽以及，當存在時，本質基板材料區域，其中，該鰭實質上是反溝槽。當使用淺溝槽凹槽程序112來圖案化鰭時，基於使用的程序，每個鰭的所得鰭寬度FW和鰭間距FP可以依需要被實現。在一些實施例中，隔離溝槽蝕刻所得形成的所有所得鰭可以具有相同或相似的鰭寬度FW和/或鰭間距FP，而在其他實施例中，鰭可以具有不同的鰭寬度FW和/或鰭間距FP。請注意，在某些情況下，不同材料的區域可具有不同的蝕刻偏差並且因此可能需要不同的如繪製鰭寬度以實現相等的最終圖案化鰭寬度FW和/或鰭間距FP。進一步注意到，在圖案化112之前，用於區域的子集的深度D和寬度W可能影響在圖案化112之後形成的所得結構的鰭寬度FW、鰭間距FP和鰭高度。在一些實施例中，鰭寬度FW和鰭間距FP可以用任意的方式，或者為了滿足所需的最終用途或目標應用被形成。鰭尺寸、形狀、數量、間距和配置的許多變化將因本揭露而顯而易見。
在圖2F中顯示的具體範例結構中，作為淺溝槽凹陷程序的結果，雙鰭202係以本質基板材料形成，四鰭232係以第一替代材料形成，並且雙鰭242係以第二替代材料形成。如也可以看出的，從替代材料區域230、240形成的鰭232、242包含在鰭的較低部分的本質基板材料的一部分；然而，鰭不必以這樣的方式被形成。在一些實施例中，形成的鰭可以包含單一材料(例如，只有矽、矽鍺或III-V族材料)，或者其可以包含多種材料，如在圖2F所示的鰭232、242。在具體的範例的情況下，鰭202可包含矽(其中，基板200包含矽)，第一替代材料鰭232可包含矽鍺，並且第二替代材料鰭242可包含一或多個III-V族材料。注意，雖然本質基板材料鰭202被顯示在圖2F的範例結構中，本文描述的技術可以被用來代替本質基板材料的整體，導致僅具有替代材料的鰭的結構。進一步注意到，儘管三種不同鰭類型(202、232、242)被顯示在圖2F的範例結構中，本文描述的技術可以用於提供任何數目的鰭類型。例如，在另一個實施例中，圖2F可以進一步理解為包含四條鰭類型：矽鰭202、鍺鰭232(兩個最接近於前景的鰭)，矽鍺鰭232(顯示的另一組鰭232)，和III-V族材料鰭242。這些鰭類型中的任何一種可以對於基板是本質的。另外，所有四種鰭類型可以是替代鰭。在任何情況下，這些鰭類型中的每一個可以被用以形成不同的電晶體類型。
如可從圖2F看出的，多個鰭係從圖2E的結 構的區域形成。例如，第一替代區域230和第二材料替代區域240被圖案化112到兩個鰭中的每一個，如是230區域之間的本質基板材料區域，對於圖2F的結構中關注的總共八個鰭。從替代區域230、240和基板200上(不論基板材料是否為鰭的一部分)形成的鰭232、242具有替代材料和基板材料之間實質上為平面的介面。例如，在圖2F中的介面X(由虛線橢圓表示)顯示在鰭232中的替代材料230和基板材料之間的介面。實質上或幾乎平坦的介面(相對於曲面的或有刻面的或其他非平面介面)可以使用方法100來實現，因為從替代區域形成的鰭具有比從這樣的區域形成的鰭寬度FW更大的寬度W。換句話說，沉積替代材料成具有實質上或幾乎相同於從替代材料形成的窄鰭的寬度的溝槽，導致在溝槽底部難以形成平面介面。在此範例實施例中，因為溝槽222係以大於鰭232的鰭寬度FW的寬度W來形成(例如，特定情況來說，至少2倍以上)，第一替代填充材料係沉積在實質上平面(或是平坦)的表面。此外，當在蝕刻104期間形成溝槽時(例如，溝槽220和222)，用於溝槽底部的較高品質的起始表面可以被實現，由於，例如，在溝槽中的表面更容易被清除，結果係比一個鰭所需要的寬度更寬。例如，如本文所用的實質上或幾乎平坦的可以包含準確的平面從準確平面加或減5、10、15或20%的變化。本文所描述的技術和所得結構的許多其它好處將因本揭露而顯而易見。
根據實施例，圖1的方法100繼續於沉積114 淺溝槽隔離(STI)或其它絕緣材料250，接著進行平面化以形成圖2G的所得範例結構。STI材料250的沉積114可以包含本文描述的任何沉積程序(例如，CVD、ALD、LPE、PVD、MBE)，或任何其他合適的沉積程序。STI材料250可包含任何合適的絕緣材料，諸如一或多個介電質或氧化物材料(例如，二氧化矽)。
在一些實施例中，STI材料250的沉積可以包含可選的鈍化116程序，例如，用以防止由STI材料250的沉積造成的問題和/或增加STI材料250與變化鰭材料的相容性。這樣的鈍化程序116可以發生在沉積程序114之前、期間和/或之後(因此在相關的平坦化程序之前或之後)。在一些情況下，鈍化116程序可以取決於鰭材料和STI材料。例如，在二氧化矽用作STI材料250的情況下，當在矽鍺或鍺鰭上沉積二氧化矽STI材料時，氧化釔或氮化鋁可以使用作為鈍化材料。在另一範例情況下，二氧化矽被用作STI材料250時，當在包含一或多個III-V族材料的鰭上沉積二氧化矽STI材料，氧化鋁、氧化鉿或硫可以使用作為鈍化材料。在一些實施例中，鈍化可以對於STI材料250是本質的，而在其他實施例中，在鰭(202、232、242)之間的溝槽中沉積STI材料250之前，鈍化襯墊可被沉積/生長在鰭壁上。在實施例中，鈍化116被執行在STI材料250的沉積之後，這樣的程序可以包含，例如，高壓氫氣或氘退火。任何合適的鈍化技術和材料可被使用，如將因本揭露而顯而易見的。
根據實施例，圖1的方法100選擇性地繼續於凹陷118 STI材料250以形成圖2H的範例所得結構。在實施例中，STI材料250不被凹陷，例如，所得的結構可以用於平面電晶體配置。在此範例實施例中，其中STI材料250被凹陷118以重新暴露鰭202、232和242，所得的結構可以被用於非平面電晶體配置，如將在本文更詳細描述的。凹陷118 STI材料250可包含任何合適的技術，例如，如掩模和蝕刻程序。如在圖2H的範例結構中可以看出，STI材料250被凹陷118到等於鰭232和242的替代材料的底部的程度(換句話說，到等於實質上平坦的介面X的程度)。在一些這樣的情況下，由於鰭232和242的STI材料250和替代材料之間沒有重疊，鈍化116可能不是需要的。然而，在一些情況中，STI材料250可以被凹陷118到其他程度，例如，如比X介面程度高。在一些這樣的情況下，鈍化116可用於幫助鰭232和242的STI材料250和替代材料之間的重疊。在一些實施例中，在凹陷118已經被完成之後，根據最終用途或目標應用，額外的鈍化程序可被執行。
根據一些實施例，圖1的方法100選擇性地繼續於完成120一或多個電晶體的形成，以形成圖2I-K中的範例所得結構。根據實施例，如在圖2I中所示，各種不同的程序可被執行以完成120一或多個電晶體的形成，並且這樣的程序可包含形成閘極堆疊260於鰭202、232和242上。在一些實施例中，閘極堆疊260的形成可 以包含虛設閘極氧化物沉積、虛設閘極電極(例如，多晶矽)沉積和圖案化硬掩模沉積。額外的處理可包含圖案化虛設閘極和沉積/刻蝕間隔材料。在這樣的程序之後，該方法可以繼續於絕緣體沉積、平坦化，接著虛設閘極電極和閘極氧化物去除以暴露電晶體的通道區域，例如用於替代金屬閘極(RMG)的程序就完成了。在打開通道區域之後，虛設閘極氧化物和電極可被分別代替，例如，高k介電質和替代金屬閘極。其他實施例可以包含藉由任何合適的程序形成標準的閘極堆疊。任何數量的標準後端程序也可以被進行，以幫助完成120一或多個電晶體的形成。方法100可包含各種合適的額外或替代程序，如將因本揭露顯而易見的。
在圖2J中所示的範例結構中，閘極堆疊260包含閘極電極262和直接形成在閘極電極262下的閘極介電質(為了便於說明，未顯示)。閘極介電質和閘極電極可使用任何合適的技術和從任何合適的材料來形成。例如，如前面所述，在替代金屬閘極程序期間，閘極堆疊已被形成，並且這樣的程序可包含任何合適的沉積技術(例如，CVD、PVD等)。閘極介電質可以是，例如，任何合適的氧化物如SiO2或高k閘極介電質材料。高k閘極介電質材料的範例包含，例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅。在一些實施例中，當使用高k材料 時，可以在閘極介電層上進行退火程序以提高其品質。通常，閘極介電質的厚度應足以將閘極電極與源極和汲極接點電隔離。此外，閘極電極262可包含範圍廣的材料，諸如多晶矽、氮化矽、碳化矽或各種合適的金屬或金屬合金，例如，如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)或氮化鉭(TaN)。如也可以看出，間隔物264用以提供閘極堆疊260的側面，如通常完成的。硬掩模266接著可以被形成以保護閘極堆疊形成後續處理。一旦閘極堆疊被製造，源極/汲極區可被進行。鰭202、232和242的源極/汲極區域可以被形成在閘極堆疊任一側上的鰭區域中，如通常完成的(例如，離子佈植，或蝕刻和沉積和原地摻雜，或者任何其它合適的源極/汲極形成程序)。接點可以使用，例如，矽化程序(通常，接點金屬的沉積和隨後的退火)被形成在那些源極/汲極區域上。典型的源極/汲極區域的材料包含，例如，矽、鍺、矽鍺、III-V族化合物，僅舉幾個範例的材料，其可以根據需要被摻雜，以提供所需極性。範例源極/汲極接點材料包含，例如，鎢、鈦、銀、金、鋁和其合金。
在圖2K中所示的範例結構中，通道區域被顯示於閘極堆疊之下並且個別的鰭用於說明的目的被分配編號。如可以看到的，所示的八個鰭包含：本質基板材料鰭202和204；第一替代材料鰭232、234、236和238；以及第二替代材料鰭242和244。每個鰭的對應通道區域由 相對於鰭識別符的下一個更大的編號識別，諸如鰭202包含通道區域203、鰭204包含通道區域205、鰭232包含通道區域233等。如可以看到的，基於相應的通道區域，一些鰭配置被形成為奈米線(或奈米帶)配置。更具體地，鰭202包含在通道區域203中的一條奈米線，並且鰭236、238和244包含在各個的通道區域237、239和245中的兩條奈米線。這樣的奈米線/奈米帶通道區域可以使用任何合適的技術被形成，如有時在替代閘極程序完成。特定的非平面通道配置(例如，鰭或奈米線或奈米帶)可以基於各種因素來選擇，如最終用途或目標應用或期望的性能標準。注意，雖然被顯示的結構具有非平面架構，圖1的方法100可被用來形成平面配置(例如，其中凹陷118不被執行)。
如將因本揭露而顯而易見的，適當的摻雜可在通道和/或源極/汲極區域來執行，其取決於在那些區域的材料和所需的最終用途或目標應用。例如，包含Si和/或III-V族材料的通道區域可以是p型摻雜(例如，以形成n-MOS電晶體)並且包含鍺和/或矽鍺材料的通道區域可以是n型摻雜(例如，以形成p-MOS電晶體)。如本文各種的描述，摻雜可以使用任何合適的技術和摻雜物來進行，其取決於，例如，當該材料被摻雜、所希望的n型或p型摻雜結果和/或目標應用。例如，p型摻雜物可以包含硼(B)、鋁(Al)、鎵(Ga)和/或銦(In)，僅舉幾個範例。此外，n型摻雜物可包含碳(C)、矽(Si)、 鍺(Ge)、錫(Sn)、硒(Se)和/或碲(Te)，僅舉幾個範例。眾多不同的摻雜方案將因本揭露而顯而易見的。
圖3顯示根據本揭露的實施例的使用圖1的方法100形成的積體電路。圖3中的結構類似於圖2K中的結構，除了所有的通道區域具有鰭配置和通道區域303和305包含不同於圖2K的203和205的材料。圖3中的範例結構的通道區域303和305的材料被顯示為已被替代以與第二替代材料相匹配。例如，在替代閘極程序期間，這樣的替代已經被進行。在一個範例情況下，基板200(以及因而鰭202和204的源極/汲極區域)可包含矽，該第一替代材料可包含鍺和/或矽鍺(例如，鰭232、234、236和238以及相應的通道區域333、335、337和339)，並且第二替代材料可以包含一或多個III-V族材料(例如，包含各自的通道區域343和345以及通道區域303和305的鰭242和244)。在這樣的範例情況下，鍺/矽鍺通道區域333、335、337、339可以是p-MOS電晶體的n型摻雜，並且該III-V族材料的通道區域343、345、303和305可以是n-MOS的p型摻雜。另外，在這樣的範例情況下，一或多個p-MOS電晶體可以使用與一或多個n-MOS電晶體來形成一或多個CMOS電晶體，其取決於最終用途或目標應用。注意，圖2K的結構保持本質基板材料通道區域(203和205)，而圖3的結構以替代材料取代所有通道區域，從而本質基板材料通道區域沒有被維持。
圖4顯示根據本揭露的實施例使用圖1的方法100在替代閘極程序期間形成的積體電路。如圖所示，圖4中的結構係類似於圖2K中的結構，除了所有的通道區域具有鰭組態，並且只有鰭的通道區域包含替代材料。圖4的結構的通道區域403、405、433、435、437、439、443和445分別包含如圖2K的結構的通道區域203、205、233、235、237、239、243和245的相同材料。然而，源極/汲極區域不同，圖4的鰭402、404、432、434、436、438、442和444的所有源極/汲極區域包含相同的材料，由於圖1的替代方法100在替代閘極程序期間(例如，替代金屬閘極(RMG)程序)只在通道區域中進行。換句話說，在這樣的範例實施例中，圖2A-H可以僅顯示開放閘極結構內部的通道區域，因此在此描述的各種替代技術可以只在通道區域中執行。注意，圖4的結構也可已經藉由取代源極/汲極區域來實現。在這樣的範例情況中，該鰭的源極/汲極區域可以包含顯示從替代源極/汲極區域材料分離的基板材料的介面。
範例系統
圖5顯示根據範例性實施例，以使用在此揭露的技術形成的積體電路結構或裝置實現的計算系統1000。如圖所示，計算系統1000容納有主機板1002。主機板1002可以包含多個部件，其包含但不限於，處理器 1004和至少一個通訊晶片1006，其每一個可以是實體地和電性地耦接到主機板1002或以其它方式整合於其中。如將理解的，主機板1002可以是，例如，任何印刷電路板，無論是主板、安裝在主板上的子板或系統1000的唯一板等。
取決於其應用，計算系統1000可以包含一或多個其它部件，其可能或可能不實體地和電性地耦接到主機板1002。這些其它部件可以包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機，和大容量儲存裝置(諸如，硬碟、光碟(CD)、數位多功能光碟(DVD)等)。任何包含在計算系統1000的部件可以包含根據範例實施例使用揭露的技術形成的一或多個積體電路結構或裝置。在一些實施例中，多種功能可被整合到一或多個晶片(如，例如，注意，通訊晶片1006可以是部分或以其它方式整合到處理器1004)。
通訊晶片1006可以致使用於資料傳送往來於計算系統1000的無線通訊。用語“無線”及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊通道等，其可藉由非固體媒體經由使用調變的電磁輻射來傳送 資料。該用語不暗示相關的裝置不包含任何導線，儘管在一些實施例中它們可能沒有。通訊晶片1006可以實現任何數目的無線標準或協議，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、EV-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽及其衍生物，以及任何被指定為3G、4G、5G及之後的其他無線協議。計算系統1000可以包括複數個通訊晶片1006。例如，第一通訊晶片1006可專用於短範圍無線通訊，例如Wi-Fi和藍芽以及第二通訊晶片1006可專用於長範圍無線通訊如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO和其他。
計算系統1000的處理器1004包含封裝在處理器1004內的積體電路晶粒。在一些實施例中，如各種本文所述，處理器的積體電路晶粒包含使用揭露的技術形成的一或多個積體電路結構或裝置實現的板載電路。用語“處理器”可以指處理來自暫存器和/或記憶體的電子資料，以將該電子資料轉換成可儲存在暫存器和/或記憶體中的其他電子資料的任何裝置或裝置的部分。
通訊晶片1006也可以包含封裝在通訊晶片1006內的積體電路晶粒。根據一些這樣的範例實施例，如各種本文所述，通訊晶片的積體電路晶粒包含使用揭露的技術形成的一或多個積體電路結構或裝置。如將因本揭露而可以理解的，注意，多標準無線功能可以被直接整合 到處理器1004(例如，其中任何晶片1006的功能被整合到處理器1004，而不是具有單獨的通訊晶片)。進一步注意，處理器1004可以是具有這種無線功能的晶片組。總之，可以使用任何數目的處理器1004和/或通訊晶片1006。同樣地，任何一個晶片或晶片組可以具有整合在其中的多種功能。
在各種實現中，如各種本文所述，計算系統1000可以是膝上型電腦、小筆電、筆記型電腦、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或者數位錄影機，或處理資料或採用使用揭露的技術形成的一或多個積體電路結構或裝置的任何其他電子裝置。
其他範例實施例
下面的範例關於進一步的實施例，從中無數的排列和配置將是顯而易見的。
範例1是一種積體電路，包含：基板；第一電晶體，其包括通道區域，該第一電晶體通道區域形成在或來自該基板的一部分並且包含第一材料；以及第二電晶體，其包括通道區域，該第二電晶體通道區域形成在該基板上並且包含第二材料；其中該第二材料和該基板之間的介面係實質上平坦的，因為其為非刻面的並且實質上不含非晶和結晶損壞。在更一般的意義中，該第二材料與該基 板之間的該介面相較於藉由單一鰭替代程序形成的介面是較平坦的，其中定位鰭被蝕刻掉並且以第二材料代替。如將因本揭露而被理解的，從這樣的單鰭替代程序所產生的介面(即，溝槽底部)將被彎曲的或被刻面或不規則(損壞)或非平面。此外，根據本揭露的實施例，裝置的品質可以基於，例如，藉由將位在該介面和在該磊晶層中的錯位和堆疊錯誤而得到的缺陷數，以及對於裝置級應用係不可接受的大於每線性厘米(cm)的鰭長度10000的缺陷數加總。在這方面，標準乾式或濕式蝕刻的典型缺陷數密度高於每線性厘米(cm)的鰭長度10000。相對地，根據一些實施例，當使用本文所提供的蝕刻技術時，錯位和堆疊錯誤數低於每線性厘米1000、或低於每線性厘米500、或低於每線性厘米100、或低於每線性厘米50、和低到每線性厘米零缺陷可能會產生在該介面。為此，如本文中使用的「實質上不含非晶和結晶損壞」可在用語方面被量化諸如，鰭長度(或其他感興趣的區域)的每線性厘米缺陷數，使得在替代材料和底層基板之間介面的錯位和堆疊錯誤的合併計數是低於每線性厘米10000，並在一些實施例中，低於每線性厘米5000、或低於每線性厘米1000、或低於每線性厘米500、或低於每線性厘米100、或低於每線性厘米50、和低到每線性厘米零缺陷。如將理解的，這樣的缺陷數可容易地外插到較線性厘米小的區域。例如，在一些實施例中，在10奈米(nm)長度的缺陷數係低於每線性奈米0.001缺陷(從每線性厘米10000缺陷外 插)、或低於每線性奈米0.0001缺陷(從每線性厘米1000缺陷外插)、或低於每線性奈米0.00001缺陷(從每線性厘米100缺陷外插)、或低於每線性奈米0.000001缺陷(從每線性厘米10缺陷外插)等，下降到每線性奈米零缺陷。在更廣泛的意義中，根據本揭露的實施例配置的替代材料和底層基板之間的介面具有小於10K缺陷/線性厘米、或小於1K缺陷/線性厘米、或小於500缺陷/線性厘米、或小於100缺陷/線性厘米、或小於50缺陷/線性厘米。因此，在一個具體範例的情況下，矽基板和矽鍺替代鰭之間的介面具有小於10K缺陷/線性厘米、或小於1K缺陷/線性厘米、或小於500缺陷/線性厘米、或小於100缺陷/線性厘米、或小於50缺陷/線性厘米。
範例2包括範例1的標的物，其中該基板和該第一材料都包含矽(Si)。
範例3包括範例1~2中任何一個的標的物，其中該第二材料包含矽鍺(SiGe)和III-V族材料中之一者。
範例4包括範例1~3中任何一個的標的物，其中該第一電晶體通道區域係從該基板的一部分形成。
範例5包括範例1的標的物，其中該第一材料包含矽鍺(SiGe)和形成在該基板的一部分上的III-V族材料中之一者以及該第二材料包含矽鍺和III-V族材料中之另一者。
範例6包括範例1~5中任何一個的標的物， 進一步包含第三電晶體，其包括通道區域，該第三電晶體通道區域形成在該基板上並且包含與該第一和第二材料不同的第三材料。
範例7包括範例6的標的物，其中該基板係本體矽(Si)、該第一材料係原生於該基板、該第二材料包含矽鍺(SiGe)和III-V族材料中之一者、該第三材料包含矽鍺和III-V族材料中之另一者。
範例8包括範例1~7中任何一個的標的物，其中該第二電晶體包括形成在該第二材料中的源極/汲極區域。
範例9包括範例1~8中任何一個的標的物，其中該第一和第二電晶體中的至少一個包括包含不同於該通道區域材料的材料的源極和汲極區域。
範例10包括範例1~9中任何一個的標的物，其中該第一和第二電晶體中的每一個係各具有三閘極的基於鰭的場效電晶體(FinFET)。
範例11包括範例1~9中任何一個的標的物，其中該第一和第二電晶體中的至少一個具有奈米線或奈米帶配置。
範例12包括範例1~9中任何一個的標的物，其中該第一和第二電晶體中的至少一個具有平面配置。
範例13是包括範例1~12中任何一個的積體電路的互補金屬氧化物半導體(CMOS)裝置。
範例14是包括範例1~12中任何一個的積體電路的計算系統。
範例15是一種積體電路，包含：本體矽基板；第一鰭，其從該基板延伸並且原生於該基板；以及第二鰭，其從該基板延伸並且包含矽鍺(SiGe)和III-V族材料中之一者，其中該第二鰭和該基板之間的介面係實質上平坦的，因為其為非刻面的並且實質上不含非晶和結晶損壞。在一些這樣的實施例中，介面係實質上不含非晶和晶體損傷，在此其具有小於10000缺陷/線性厘米、或小於1000缺陷/線性厘米、或小於500缺陷/線性厘米、或小於100缺陷/線性厘米、或小於50缺陷/線性厘米，或在某些情況下，是不含缺陷的。在更一般的意義中，該介面相較於藉由單一鰭替代程序形成的介面是較平坦的，其中定位鰭被蝕刻掉並且以第二材料代替。
範例16包括範例15的標的物，進一步包含：形成在該第一鰭的第一電晶體；以及形成在該第二鰭的第二電晶體。
範例17包括範例15的標的物，進一步包含：第一電晶體，其包括從該第一鰭形成的通道區域；以及第二電晶體，其包括從該第二鰭形成的通道區域。
範例18包括範例16~17中任何一個的標的物，其中該第一電晶體係p-MOS電晶體並且該第二電晶體係n-MOS電晶體。
範例19包括範例16~18中任何一個的標的 物，其中該第一和第二鰭中的至少一個係形成為一或多個奈米線或奈米帶。
範例20包括範例15~19中任何一個的標的物，其中該第一鰭的一部分係由一或多個III-V族材料代替。
範例21包括範例15~20中任何一個的標的物，進一步包括第三鰭，其從該基板延伸並且包含矽鍺(SiGe)和III-V族材料中之另一者，其中該第三鰭和該基板之間的介面係實質上平坦的，因為其為非刻面的並且實質上不含非晶和結晶損壞。
範例22是包括範例15~21中任何一個的積體電路的互補金屬氧化物半導體(CMOS)裝置。
範例23是包括範例15~21中任何一個的積體電路的計算系統。
範例24是一種形成積體電路的方法，該方法包括：用第一替代材料來取代基板的區域，該基板包含與該第一替代材料不同的基板材料；從該第一替代材料區域將第一組鰭圖案化，該第一組鰭包含複數個鰭；從在該基板上方的第二區域將第二組鰭圖案化；以及使用在該第一和第二區域中形成的鰭來形成至少兩個電晶體。
範例25包括範例24的標的物，其中將該第一和第二組鰭圖案化係同時進行。
範例26包括範例24~25中任何一個的標的物，其中該基板上方的該第二區域係從該基板上形成。
範例27包括範例24~25中任何一個的標的物，其中該基板上方的該第二區域係包含與該基板材料和該第一替代材料不同的第二替代材料的第二替代區域。如將因本揭露而可以理解的，該第一和第二替代材料可以被沉積到形成在基板中的相應溝槽，以便具有一定的厚度或深度。如先前所解釋的，當溝槽(和替代層)可以具有相同的深度，但它們不一定要具有相同的深度。例如，為了在主動裝置中(靠近頂部)實現期望的缺陷密度，該方法可以包含對於一些更容易生長在無缺陷的或低缺陷狀態的材料生長較厚的替代層。一般最有缺陷的區域將成為底部介面並且隨著該膜的生長，缺陷程度減少。例如，對於矽鍺替代材料，在該介面的缺陷密度可以低於100/厘米，並且在高於矽鍺替代材料層的主動裝置區域中進一步降低，但對於III-V族替代材料，在該介面(例如，接近10K/厘米標記，但低於10K/厘米)的缺陷密度可以相對地較高，並且在高於III-V族替代材料層的主動裝置區域中為1K/厘米。
範例28包括範例24~27中任何一個的標的物，其中形成在該第一和第二區域的該鰭的至少一部分被用作形成於其上的電晶體的通道區域。
範例29包括範例24~28中任何一個的標的物，其中取代的該基板的該區域係包括在該第一組的鰭的單一鰭的至少四倍寬度。
範例30包括範例24~29中任何一個的標的 物，其中該替代和圖案化程序僅執行在替代閘極程序期間的該至少兩個電晶體的通道區域。
範例31包括範例24~30中任何一個的標的物，其中該基板包含矽。
範例32包括範例24~31中任何一個的標的物，其中該第一替代材料包含矽鍺(SiGe)和III-V族材料中的一個。
範例33包括範例24~32中任何一個的標的物，進一步包括在形成該至少兩個電晶體之前圍繞該鰭沉積隔離材料。
範例34包括範例33的標的物，進一步包括在沉積程序之前、期間和之後中的至少一個執行鈍化程序。
範例35包括範例24~34中任何一個的標的物，進一步包括：用第二替代材料來替代該基板的第二區域；以及從該第二替代材料區域將第三組鰭圖案化。
範例36包括範例35的標的物，其中圖案化該第一、第二和第三組鰭係同時進行。
範例37包括一種積體電路，包含：基板；第一電晶體，其包括通道區域，該第一電晶體通道區域形成在或來自該基板的一部分並且包含第一材料；第二電晶體，其包括通道區域，該第二電晶體通道區域形成在該基板上並且包含第二材料；第三電晶體，其包括通道區域，該第三電晶體通道區域形成在該基板上並且包含與該第一 和第二材料不同的第三材料；以及第四電晶體，其包括通道區域，該第四電晶體通道區域形成在該基板上並且包含與該第一、第二和第三材料不同的第四材料；其中，該基板和該第二、第三和第四材料中的每個之間的介面係實質上平坦的，因為其為非刻面的並且實質上不含非晶和結晶損壞。在一些這樣的實施例中，介面具有小於10000缺陷/線性厘米、或小於1000缺陷/線性厘米、或小於500缺陷/線性厘米、或小於100缺陷/線性厘米、或小於50缺陷/線性厘米，或在某些情況下，是不含缺陷的。在更一般的意義中，該介面相較於藉由單一鰭替代程序形成的介面是較平坦的，其中定位鰭被蝕刻掉並且以第二材料代替。
範例38包括範例37的標的物，其中該第一、第二、第三和第四材料彼此不同，因為其為可以或可以不具有相同的摻雜的不同半導體材料。例如，它們可以是不同的元素(例如，矽和鍺或化合物(例如，矽鍺和/或III-V族材料化合物))。
範例39包括範例37~38中任何一個的標的物，其中該第一、第二、第三和第四材料係各選自下列群組：矽、鍺、矽鍺(SiGe)和III-V族材料。
範例40包括範例37~39中任何一個的標的物，其中該第一電晶體通道區域係從該基板的一部分形成。因此，例如，第一電晶體通道區域可以由本體矽基板的一部分形成的矽通道區域、或該第一電晶體通道區域可以是由本體鍺基板的一部分形成的鍺通道區域、或該第一 電晶體通道區域可以是由本體矽鍺基板的一部分形成的矽鍺通道區域、或該第一電晶體通道區域可以是由本體III-V族基板的一部分形成的III-V族通道區域。
範例41包括範例37~39中任何一個的標的物，其中該第一電晶體通道區域形成在該基板上。在這樣的情況下，注意，在該基板和該第一材料之間的該介面也可以是實質上平面的，在此其為非刻面並且實質上不含非晶和結晶的損壞。
範例42包括範例37~41中任何一個的標的物，其中該第一材料係矽、該第二材料係鍺、該第三材料係矽鍺(SiGe)，以及該第四材料包含III-V族材料。這些中的任何一個可以是原生於該基板，或者都可能是替代材料。
範例43包括範例37~42中任何一個的標的物，其中該基板係本體矽並且該第一材料包含該基板的矽。
上面描述的範例實施例是為了說明和描述的目的已被呈現。其不意於窮盡或限制本揭露於精確形式的揭露。許多修改和變化因本揭露是可能的。其意圖是本揭露的範圍不受此詳細描述的限制，而是由所附的申請專利範圍。將來提交主張優先權到本申請案的申請案，可以用不同的方式主張揭露的申請標的，並且通常可以包含如本文各種揭露或展示的一或多個限制中的任何一組。
100‧‧‧方法

Claims (19)

  1. 一種積體電路，包含：基板，其包括基板半導體材料；第一電晶體，其包括第一通道材料，該第一通道材料係在該基板上並且包含與該基板半導體材料不同且與該基板半導體材料接觸的第一半導體材料；以及第二電晶體，其包括第二通道材料，該第二通道材料係在該基板上並且包含與該第一半導體材料不同且與該基板半導體材料不同且與該基板半導體材料接觸的第二半導體材料；以及第三電晶體，其包括第三通道材料，該第三通道材料係在該基板上並且包含與該第一半導體材料和該第二半導體材料不同且與該基板半導體材料不同且與該基板半導體材料接觸的第三半導體材料，其中該基板為本體矽(Si)，該第二半導體材料包含矽鍺(SiGe)或III-V族材料中之一者，該第三半導體材料包含SiGe或該III-V材料中之另一者；其中該第二半導體材料和該基板半導體材料之間的介面係實質上平面，因為該介面為非刻面的並且實質上不含非晶和結晶損壞。
  2. 如申請專利範圍第1項的積體電路，其中該第一半導體材料包含矽(Si)。
  3. 如申請專利範圍第1項的積體電路，其中該第二電晶體包含源極區域和汲極區域，該源極區域和該汲極區 域係與該第二半導體材料接觸。
  4. 如申請專利範圍第1項的積體電路，其中該第一電晶體和該第二電晶體中之各者包含源極區域和汲極區域，該第一電晶體的該源極區域和該汲極區域包含與該第一半導體材料不同的半導體材料，以及該第二電晶體的該源極區域和該汲極區域包含與該第二半導體材料不同的半導體材料。
  5. 如申請專利範圍第1項的積體電路，其中該實質上平面係準確平面的10%之內。
  6. 如申請專利範圍第1項的積體電路，其中該第一電晶體包含含有該第一半導體材料的鰭，或該第二電晶體包含含有該第二半導體材料的鰭，或該第一電晶體包含含有該第一半導體材料的鰭且該第二電晶體包含含有該第二半導體材料的鰭。
  7. 如申請專利範圍第1項的積體電路，其中該第一電晶體和該第二電晶體中之至少一者係基於鰭的場效電晶體(FinFET)。
  8. 如申請專利範圍第1項的積體電路，其中該第一電晶體和該第二電晶體中之至少一者具有奈米線或奈米帶配置。
  9. 一種互補金屬氧化物半導體(CMOS)裝置，包含如申請專利範圍第1項的積體電路。
  10. 一種計算系統，包含如申請專利範圍第1項的積 體電路。
  11. 一種積體電路，包含：本體矽基板；第一鰭，其從該本體矽基板延伸並且與該本體矽基板接觸；第二鰭，其相鄰於該第一鰭，該第二鰭從該本體矽基板延伸並且與該本體矽基板接觸，其中該第一鰭和該第二鰭包含鍺或III-V族半導體材料中之一者；第三鰭，其從該本體矽基板延伸並且與該本體矽基板接觸；以及第四鰭，其相鄰於該第三鰭，其中該第三鰭和該第四鰭包含鍺或該III-V族半導體材料中之另一者，其中該第一鰭和該基板之間的第一介面係與該第二鰭和該基板之間的第二介面共平面，其中該第一介面和該第二介面係非刻面的並且實質上不含非晶和結晶損壞，因為該第一介面和該第二介面具有少於10000個缺陷/線性厘米，以及其中該第三鰭和該基板之間的第三介面係與該第四鰭和該基板之間的第四介面共平面，其中該第三介面和該第四介面係非刻面的並且實質上不含非晶和結晶損壞，因為該第三介面和該第四介面具有少於10000個缺陷/線性厘米。
  12. 如申請專利範圍第11項的積體電路，進一步包含： 該第一鰭上的第一閘極結構，該第一閘極結構在該第一閘極結構的任一側具有第一源極區域和第一汲極區域；以及該第二鰭上的第二閘極結構，該第二閘極結構在該第二閘極結構的任一側具有第二源極區域和第二汲極區域；該第三鰭上的第三閘極結構，該第三閘極結構在該第三閘極結構的任一側具有第三源極區域和第三汲極區域；該第四鰭上的第四閘極結構，該第四閘極結構在該第四閘極結構的任一側具有第四源極區域和第四汲極區域。
  13. 如申請專利範圍第11項的積體電路，進一步包含：第一電晶體，其包括為該第一鰭的部分的通道區域；第二電晶體，其包括為該第二鰭的部分的通道區域；第三電晶體，其包括為該第三鰭的部分的通道區域；第四電晶體，其包括為該第四鰭的部分的通道區域。
  14. 如申請專利範圍第13項的積體電路，其中該第一電晶體和該第二電晶體中之至少一者係p型金屬氧化物半導體(p-MOS)電晶體並且該第三電晶體和該第四電晶體中之至少一者係n型金屬氧化物半導體(n-MOS)電晶體。
  15. 一種積體電路，包含：基板，其包括第一半導體材料；第一電晶體，其包括第一通道區域，該第一通道區域係該基板的一部分； 第二電晶體，其包括第二通道區域，該第二通道區域係在該基板上並且包含與該基板的該第一半導體材料不同且與該基板的該第一半導體材料接觸的第二半導體材料；第三電晶體，其包括第三通道區域，該第三通道區域係在該基板上並且包含與該第一和第二半導體材料不同且與該基板的該第一半導體材料接觸的第三半導體材料；以及第四電晶體，其包括第四通道區域，該第四通道區域係在該基板上並且包含與該第一、第二和第三半導體材料不同且與該基板的該第一半導體材料接觸的第四材料；其中，該基板的該第一半導體材料和該第二、第三和第四半導體材料中的每一個之間的介面係實質上平面，因為該介面為非刻面的並且實質上不含非晶和結晶損壞，其中，該第一、第二、第三和第四半導體材料彼此不同，因為其為可以或可以不具有相同的摻雜的不同半導體材料，以及其中，該第一、第二、第三和第四半導體材料係各選自：矽、鍺、矽鍺(SiGe)和III-V族材料。
  16. 如申請專利範圍第15項的積體電路，其中該第一半導體材料係矽、該第二半導體材料係鍺、該第三半導體材料係矽鍺(SiGe)，以及該第四半導體材料包含III-V族材料。
  17. 如申請專利範圍第15項的積體電路，其中該基板係本體矽並且該第一半導體材料包含該基板的矽。
  18. 如申請專利範圍第15項的積體電路，其中該實質上平面係準確平面的10%之內。
  19. 如申請專利範圍第15項的積體電路，其中該第二、第三和第四通道區域中之各者包含鰭，該些對應的鰭分別包含該第二、第三和第四半導體材料。
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