CN107710411A - 用于形成相同管芯上的具有变化的沟道材料的晶体管的技术 - Google Patents

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Abstract

公开了用于形成相同衬底上的具有变化的沟道材料的晶体管的技术。所述技术包括在衬底中形成替代材料区，这样的区用于由其形成多个翅片，翅片用于形成晶体管沟道区。在示例情况下，衬底可以包括Si，并且替代材料可以包括Ge、SiGe和/或至少一个III‑V材料。替代材料区可以具有足以确保替代材料与衬底材料之间的基本上平面的界面的宽度。因此，由替代材料区形成的翅片也可以具有替代材料与衬底材料之间的基本上平面的界面。由于能够形成具有这样的基本上平面的界面的替代材料沟道区的一个示例益处可以包括固定电压下的电流流动方面的至少百分之三十的改进。

Description

用于形成相同管芯上的具有变化的沟道材料的晶体管的技术
背景技术
衬底上的电路器件（包括晶体管、二极管、电阻器、电容器以及形成在半导体衬底上的其它无源和有源电子器件）的增加的性能和产量通常是在那些器件的设计、制造和操作期间考虑的主要因素。例如，在金属氧化物半导体（MOS）晶体管半导体器件（诸如在互补金属氧化物半导体（CMOS）器件中使用的那些）的设计和制造或者形成期间，通常期望增加n型MOS器件（n-MOS）沟道中的电子（载流子）的移动以及增加p型MOS器件（p-MOS）沟道中的带正电的空穴（载流子）的移动。典型的CMOS晶体管器件利用硅作为用于空穴和电子多数载流子MOS沟道二者的沟道材料。
附图说明
图1图示了依照本公开的各种实施例的形成集成电路的方法。
图2A-K图示了依照本公开的各种实施例的在实施图1的方法时形成的示例结构。
图3图示了依照本公开的实施例的使用图1的方法形成的集成电路。
图4图示了依照本公开的实施例的在替代栅极过程期间使用图1的方法形成的集成电路。
图5图示了依照本公开的实施例的利用使用本文公开的技术形成的集成电路结构或器件而实现的计算系统。
具体实施方式
公开了用于形成相同管芯上的具有变化的沟道材料的晶体管的技术。所述技术包括在管芯/衬底中形成相对大的替代材料区，并且然后在那些区中形成翅片（fin）。然后可以使用翅片形成晶体管沟道区以及源极和漏极区。在示例情况下，衬底可以包括Si，并且替代材料可以例如包括Ge、SiGe和/或至少一个III-V材料。替代材料区可以具有足以确保替代材料的至少大部分与衬底材料之间的基本上平面的界面的宽度（例如，至少是由其的翅片的平均宽度的两倍宽）。因此，由替代材料区形成的翅片也可以具有替代材料与衬底材料之间的基本上平面的界面。来自能够形成具有这样的基本上平面的界面的替代材料沟道区的一个示例益处可以包括固定电压下的电流流动方面的至少百分之三十的改进。众多变型和配置将鉴于本公开而是显而易见的。
一般概述
硅（Si）通常用作用于形成电路器件（诸如，晶体管）的衬底材料。在一些这样的情况下，Si可以排他性地诸如在金属氧化物半导体（MOS）晶体管和隧穿场效应晶体管（FET）器件中用于针对n型和p型器件二者的沟道元件材料。尽管硅（Si）是相对常见、便宜且充裕的晶片材料，但是它可能没有作为用于晶体管器件的沟道材料而提供最佳性能。因此，在一些应用中可能合期望的是，在相同衬底上形成多个晶体管，其中晶体管具有变化的沟道材料。
因而，并且依照本公开的一个或多个实施例，公开了用于形成相同管芯上的具有变化的沟道材料的晶体管的技术。所述技术可以允许要在单个块状管芯或衬底上混合和匹配的材料的自定义组合以便针对每一个器件的主动载流子极性而优化性能。在一些实施例中，例如，晶体管可以形成在具有多样化的沟道区的给定衬底上，其中多样化的沟道区包括以下中的至少两个：Si、锗（Ge）、硅锗（SiGe）以及III-V材料（例如，铟镓砷（InGaAs）、磷化铟（InP）、砷化铟（InAs）等）。例如，所述技术可以用于在Si衬底上形成n-MOS Si沟道与p-MOSSiGe沟道器件的组合，其中n-MOS沟道由衬底原生的Si衬底材料形成，并且p-MOS沟道由添加到衬底的SiGe替代材料形成。在这样的示例情况下，Si衬底的一个或多个区可以由适用于p-MOS器件的SiGe材料的相对宽的划幅（swath）所替代。从该示例情况继续，如果期望的是基于III-V材料的n-MOS器件，那么n-MOS器件可以利用包括至少一个III-V材料的沟道区形成，其中Si衬底的一个或多个相对大的区由包括至少一个III-V材料的区所替代。要指出，取决于最终使用或者目标应用，用于一个或多个晶体管的沟道的原生Si区可以或者可以不保留。在一些实施例中，一个或多个CMOS器件可以由具有变化的沟道材料的n-MOS和p-MOS器件来形成。
本文描述的技术引起在从（多个）替代材料中形成翅片之前、作为形成在衬底中的（多个）替代材料的相对宽的区的结果而形成所述（多个）替代材料与底层衬底之间的基本上平面的界面。如本文中使用的基本上或者几乎或大约平面的可以包括例如精确平面加上或者从精确平面减去百分之五、十、十五或二十的变化。因而，给定界面的最低点和最高点中的每一个将处在完美或精确平面性的给定容差内。在更一般的含义下，相比于在经由单个翅片替代过程形成界面（其中将占位翅片蚀刻掉并且利用其它材料替代）的情况下该界面将可能的情况，底层衬底与（多个）替代材料之间的界面更平坦。宽的替代区可以是至少1.5、2、3、4、5、10、20、50或100倍，或者提供底层衬底与替代材料之间的期望平面性程度的某其它适当的最小值。在更一般的含义下，替代材料的宽度多于单个翅片宽度，并且可以包括等价于两行翅片、四行翅片或更多的尺寸。
从这样的较宽区形成翅片允许替代区与底层衬底之间的界面在替代区的至少大部分中为基本上平面的，导致翅片包括替代材料与衬底之间的基本上平面的界面。这可以与例如在形成于衬底中的沟槽中的替代材料进行比较，该沟槽经由化学蚀刻形成为期望翅片的宽度，这导致替代材料与衬底材料之间的刻面化界面。已经发现这样的刻面化沟槽底部抑制成核。鉴于本公开将进一步领会的是，通过物理蚀刻（例如，离子轰击）形成的沟槽同样不适合，因为这样的沟槽形成技术引起沟槽底部处的显著的无定形化和结晶损坏，已经发现这抑制外延生长。因而，具有结晶损坏和/或无定形化的沟槽底部和刻面化沟槽底部往往提供用于替代材料的不适当的界面表面。这样的沟槽底部往往在典型的沟槽形成过程中是固有的，特别是在沟槽是具有单个翅片结构的尺寸的情况下。为此目的，本公开的技术避免了非平坦的或者以其它方式不良形成的沟槽底部。另外，难以对宽度为一个翅片的沟槽的底部表面进行清洁，导致用于替代材料的沉积的起始表面具有比使用本公开的技术形成的沟槽中所提供的起始表面更低的质量。例如，更容易对使用本公开的技术形成的相对较宽的沟槽（例如，为要在其中形成的翅片的宽度的至少两倍的沟槽）进行清洁，由此允许用于替代材料的沉积的较高质量起始表面（例如，至少在稍后要在其处形成翅片的部分中）。
作为在浅槽隔离（STI）之前形成替代区和翅片的结果，可以使用钝化过程来帮助防止由随后处理引起的问题，诸如防止由STI材料的沉积引起的问题（或者增加具有各不相同的翅片材料的STI材料的兼容性）。可以使用所述技术来形成平面或非平面（例如，翅片式或者纳米线/纳米带）的晶体管配置，如将鉴于本公开而显而易见的。
在分析（例如，使用扫描/透射电子显微镜（SEM/TEM）和/或复合映射）时，依照一个或多个实施例配置的结构或器件将有效地示出具有多个晶体管的衬底，这样的晶体管包括变化的沟道材料。在一些情况下，管芯或衬底可以包括具有沟道区的晶体管，所述沟道区包括以下材料中的至少两个：Si、Ge、SiGe和III-V材料。例如，衬底可以是块状硅衬底，并且形成在衬底上的晶体管的替代沟道可以包括SiGe和至少一个III-V材料（例如，InGaAs、InP、InAs等），其中还可以或者可以不存在具有由Si衬底材料形成的原生Si沟道形成的晶体管。因此，沟道区可以由衬底材料形成和/或形成在衬底材料上。在一些情况下，所述技术可以通过观察晶体管的替代沟道区中的底层衬底材料与替代材料之间的界面来进行检测。本文中以各种方式描述的技术可以提供各种益处，包括能够在单个管芯或衬底上形成多个晶体管，其中晶体管提供变化的沟道材料使得第一晶体管可以包括包含第一半导体材料的沟道区并且第二晶体管可以包括包含第二半导体材料的沟道区。在一些实施例中，另一个益处可以是晶体管性能的改进，诸如，电流流动的改进（例如，在固定电压下大于百分之10、20、30、40或50的电流流动改进）。这样的益处可以作为在其上形成替代材料的底层衬底材料与沟道替代材料之间的基本上平面的界面的结果而实现。由于从其形成翅片的替代材料的相对较宽区而可实现基本上平面的界面，其中相对较宽区中的替代材料的沉积可以在较平坦且较清洁的起始表面上执行。众多配置和变型将鉴于本公开而显而易见。
架构和方法论
图1图示了依照本公开的一个或多个实施例的形成集成电路的方法100。图2A-K图示了依照各种实施例的在实施图1的方法100时形成的示例结构。尽管本文主要在形成翅片式晶体管配置（例如，三栅极或finFET）的上下文中描绘和描述了图2A-K的结构，但是本公开不需要受限于此。例如，所述技术可以用于形成平面的、双栅极、翅片式和/或纳米线（或全环栅或纳米带）晶体管配置或者其它适合的配置，如将鉴于本公开而显而易见的。图3图示了依照实施例的包括使用本文描述的技术形成的各种晶体管配置的集成电路。
如可以在图1中看到，依照实施例，方法100包括在衬底200上沉积102硬掩模210以形成在图2A中示出的示例所得结构。在一些实施例中，衬底200可以是：块状衬底，包括例如Si、SiGe和/或III-V材料；绝缘体上X（XOI）结构，其中X包括Si、SiGe、Ge和/或III-V材料并且绝缘体材料是氧化物材料或者电介质材料或者某其它电绝缘材料；或者其中顶部层包括Si、SiGe和/或III-V材料的某其它适当的多层结构。衬底200上的硬掩模210可以使用任何适合的技术进行沉积。例如，硬掩模210可以使用化学气相沉积（CVD）、原子层沉积（ALD）、液相外延（LPE）、物理气相沉积（PVD）、分子束外延（MBE）和/或任何其它适合的过程来在衬底200上生长或者席状沉积以便在衬底200上形成硬掩模210。在一些实例中，可以在硬掩模210的沉积之前对要在其上进行沉积的衬底200的表面进行处理（例如，化学处理、热处理等）。硬掩模210可以包括任何适合的材料，诸如例如各种氧化物或氮化物材料。作为几个示例，具体的氧化物和氮化物材料可以包括硅氧化物、钛氧化物、铪氧化物、铝氧化物或者钛氮化物。在一些情况下，硬掩模210材料可以基于所使用的衬底200材料来选择。
依照实施例，图1的方法以蚀刻104各区的第一子集以形成沟槽220、222的第一子集而继续，由此形成在图2B中示出的所得示例结构。蚀刻104以形成沟槽220、222的第一子集可以包括任何适合的蚀刻技术，诸如例如包括以下过程的技术：旋转抵抗（spinresist）、曝光、显影、蚀刻和灰化，以产生沟槽220。要指出，任何适合的技术可以用于形成沟槽220、222，诸如各种光刻技术以及各种湿法和/或干法蚀刻过程。在一些实施例中，蚀刻104可以原位执行/在没有空气断路的情况下执行，而在其它实施例中，蚀刻104可以非原位执行。沟槽220、222可以基于最终使用或目标应用而形成有各不相同的宽度W。例如，沟槽220、222可以形成有多于单个翅片宽度、多于两行翅片、多于四行翅片等的宽度W。相应地，沟槽220、222（以及因而的所得替代区）可以形成为要从其形成翅片的平均宽度的至少1.5、2、3、4、5、10、20、50或100倍宽或者某其它适合的最小值倍宽。更具体地，例如，取决于最终使用或目标应用，沟槽220、222可以形成为大于10、20、40、60、100、200或500nm或某其它适合的最小宽度。在一些实施例中，沟槽宽度W可以由过程操作节点（例如，3nm节点、5nm节点、7nm节点、10nm节点等）和/或用于所得结构的期望翅片宽度/间距/数量来确定。在一些实施例中，沟槽222可以形成为具有与沟槽220的宽度相同或不同的宽度。要指出，尽管在图2B的结构中示出两个沟槽220、222，但是取决于最终使用或目标应用，可以形成任何数目的沟槽，包括仅一个沟槽或者多个沟槽。
依照实施例，图1的方法100以在沟槽220、222的第一子集中沉积106第一替代材料230而继续以便形成在图2C中示出的所得示例结构。依照示例实施例，图1的方法100以平面化108图2C的结构而继续以便形成图2D的结构。在一些实施例中，第一替代材料230的沉积106可以包括本文描述的任何沉积过程（例如，CVD、ALD、LPE、PVD、MBE）或者任何其它适合的沉积过程。如可以在图2C中看到，沉积106在该示例实施例中是选择性沉积过程，使得替代材料230仅在沟槽220、222中留存（而在硬掩模210材料上没有留存）。然而，沉积106过程不需要是选择性的，并且在一些实例中可能使用非选择性过程。沉积106的选择性可以基于在其上做出沉积/生长的（多个）表面与正沉积/生长的材料之间的粘附系数来确定。沉积106可以包括替代材料230的恒定沉积，或者它可以包括分级或多层沉积。换言之，替代材料230可以例如是单个成分、分级的或者多层的。此外，可以取决于最终使用或目标应用而将替代材料230滤干（strain）和/或掺杂。在该示例实施例中，平面化108图2C的表面包括移除过量填充物、移除粗糙度、以及移除硬掩模材料210，以便形成在图2D中示出的结构。
在一些实施例中，第一替代材料230可以例如包括Si、SiGe和/或一个或多个III-V材料。在示例实施例中，衬底200可以包括Si，并且替代材料230可以包括SiGe。在这样的示例实施例中，SiGe可以包括Si1-xGex，其中x的范围可以从0.01到1（例如，0.2＜x＜0.8，以提供示例范围）。因此，在一些实施例中，替代材料本身或者作为SiGe材料中的层（例如，如果以分级方式沉积SiGe的话）可以包括百分之百的Ge。在另一示例实施例中，衬底200可以包括Si，并且替代材料230可以包括一个或多个III-V材料。示例III-V材料包括砷化镓（GaAs）、磷化铟（InP）、砷化铟（InAs）、铟镓砷（InGaAs）、砷化铝（AlAs）或者砷化铟铝（InAlAs）、或者任何其它适合的III-V材料。在一些实施例中，如果替代材料230包括一个或多个III-V替代材料，则该材料可以包括单个层或者包括III-V材料的多层堆叠，诸如，InP/InGaAs/InAs、GaAs/InP/InAs、GaAs/InGaAs/InAs、GaAs/InAlAs/InAs、InP/InGaAs/InP、GaAs/InAs、GaAs/InGaAs、或者InP/InGaAs、或者包括两个或更多III-V材料的任何其它适合的多层堆叠。在其中替代材料230是III-V多层堆叠的一些这样的实施例中，靠近堆叠的底部可以使用高带隙III-V材料（例如，以便帮助减少泄漏到地的电流），诸如例如GaAs、InP、InAlAs或AlAs。另外，在一些这样的实施例中，III-V多层堆叠靠近堆叠的顶部可以采用低带隙III-V材料（例如，以便帮助做出到堆叠的接触），诸如例如InAs或InGaAs。可以取决于最终使用或目标应用而对本文讨论的材料进行滤干和/或掺杂。
在图2D中示出的示例结构中，衬底200可以包括Si，并且第一替代材料230可以包括SiGe，使得存在交替的原生Si区和替代SiGe区。在这样的示例中，原生Si区可以用于形成n-MOS器件，并且SiGe替代区可以用于形成p-MOS器件，并且该组合然后可以用于形成CMOS器件，如将鉴于本公开而显而易见的。在图2D中示出的示例结构中，衬底200可以包括SiGe，并且第一替代材料230可以包括一个或多个III-V材料，使得存在交替的原生SiGe区和替代III-V材料区。在这样的示例中，原生SiGe区可以用于形成p-MOS器件，并且III-V替代区可以用于形成n-MOS器件，并且该组合然后可以用于形成CMOS器件，如将鉴于本公开而显而易见的。这样的材料组合仅被提供用于说明性目的，并且不旨在以任何方式限制本公开。众多其它材料组合将鉴于本公开而显而易见。
图1的方法100可选地以按照期望重复110本文描述的过程102-108而继续，以创建替代区的数目N个子集。依照示例实施例，图2E图示了重复110过程102-108（例如，掩蔽、蚀刻、沉积、平面化）一次以便形成第二替代材料区240。尽管在该示例情况下出于图示方便而将区230和240的深度D示为相同的，但是它们不需要具有相同的深度。例如，在其它情况下，可以执行蚀刻过程104以便为随后的替代材料区创建更深或更浅的沟槽。更具体地，在该示例情况下，相对于针对替代区230所形成的沟槽220、222而言，用于替代区240的沟槽可能被形成为了1.1、1.2、1.5、2、2.5、3、4、5或10倍深或者浅，或者某其它适当的相对量，这将可能导致区240的深度D在执行沉积106和平面化108过程之后相对更深或更浅。每一替代材料区的不同深度D可以被选择成适应子翅片电流泄漏控制方法，诸如例如向绝缘体的子翅片转换或者子翅片掺杂。选择用于替代材料区的不同深度D的其它益处将鉴于本公开而显而易见。要指出，如果重复110过程102-108数次以便形成替代区的N个子集，则替代沟槽可以包括替代区的每一子集的最终期望深度之外的附加深度，以便允许平面化108过程期间的材料的移除和/或确保替代区的每一子集的充足的最终区深度D。
以图2E继续，第二替代材料240可以包括如之前参照第一替代材料230所述的任何材料。例如，第二替代材料240可以包括Si、SiGe和/或一个或多个III-V材料。在示例实施例中，衬底200包括Si，第一替代材料230包括或者SiGe或者一个或多个III-V材料，并且第二替代材料240包括SiGe和一个或多个III-V材料中的另一个（相对于第一替代材料230所包括的而言）。在这样的示例实施例中，第一替代材料230可以包括SiGe，并且第二替代材料240可以包括一个或多个III-V材料。在一些实施例中，取决于最终使用或目标应用，替代区240可以包括与替代区230相同的材料，并且可以形成各区的不同子集以便例如实现包括相同材料但是不同深度的区。回想到，可以按照期望重复110过程102-108数次，以便形成替代区具有的N个子集。
依照实施例，图1的方法100以浅槽凹陷112进行隔离而继续以便图案化图2E的结构中的翅片（202、232、242），并且由此形成图2F的所得示例结构。浅槽凹陷112可以包括任何数目的掩蔽和蚀刻过程，和/或任何其它适合的技术，诸如标准光刻或者脊柱或间隔物方法。在示例实例中，可能使用一个隔离沟槽蚀刻过程图案化并形成了图2F的结构的所有翅片（202、232、242），而在其它实例中，可能使用了多个隔离沟槽蚀刻过程。要指出，蚀刻104可以用于在衬底中蚀刻一个或多个相对宽的沟槽（例如，在图2B中示出的沟槽202和204）以便稍后由替代半导体材料进行填充（例如，在沉积106期间），而浅槽凹陷112用于在替代材料区以及原生衬底材料区（在存在的情况下）中蚀刻沟槽（例如，在图2F中示出的沟槽224），以便稍后由绝缘材料进行填充以用于隔离在所得结构中形成的翅片的目的。因此，可以执行蚀刻112以便创建用于在替代材料区以及原生衬底材料区（在存在的情况下）中形成的所得翅片的隔离沟槽，其中所述翅片实质上是抗沟槽的。用于每一个翅片的所得翅片宽度FW和翅片间距FP可以按照期望基于在使用浅槽凹陷过程112图案化翅片时所使用的（多个）过程来实现。在一些实施例中，作为隔离沟槽蚀刻的结果而形成的所有所得翅片可以具有相等或相似的翅片宽度FW和/或翅片间距FP，而在其它实施例中，翅片可以具有变化的翅片宽度FW和/或翅片间距FP。要指出，在一些情况下，不同材料的区可以具有不同的蚀刻偏差，并且因而可以要求不同的冷拔成的翅片宽度，以便达成相等的最终图案化的翅片宽度FW和/或翅片间距FP。另外要指出，在图案化112之前用于区的子集的深度D和宽度W可以影响在图案化112之后形成的所得结构的翅片宽度FW、翅片间距FP和翅片高度。在一些实施例中，翅片宽度FW和翅片间距FP可以以任意方式形成或者形成为满足期望的最终使用或目标应用。翅片尺寸、形状、数量、间距和配置上的众多变型将鉴于本公开而显而易见。
在图2F中示出的具体示例结构中，作为浅槽凹陷过程的结果，两个翅片202由原生衬底材料形成，四个翅片232由第一替代材料形成，并且两个翅片242由第二替代材料形成。如还可以看到的，由替代材料区230、240形成的翅片232、242包括翅片的较低部分处的原生衬底材料的部分；然而，翅片不需要以这样的方式形成。在一些实施例中，所形成的翅片可以包括单个材料（例如，仅Si、SiGe或III-V材料），或者它们可以包括多个材料，诸如在图2F中示出的翅片232、242。在具体示例情况下，翅片202可以包括Si（其中衬底200包括Si），第一替代材料翅片232可以包括SiGe，并且第二替代材料翅片242可以包括一个或多个III-V材料。要指出，尽管在图2F的示例结构中示出原生衬底材料的翅片202，但是本文描述的技术可以用于替代全部的原生衬底材料，导致仅具有替代材料翅片的结构。另外要指出，尽管在图2F的示例结构中示出了三个不同的翅片类型（202、232、242），但是本文描述的技术可以用于提供任何数目的翅片类型。例如，在另一个实施例中，图2F可以进一步理解为包括四个翅片类型：硅翅片202、锗翅片232（在前景中最接近的两个翅片）、SiGe翅片232（示出的另一组翅片232）以及III-V材料翅片242。这些翅片类型中的任何一个可以是衬底原生的。可替换地，所有四个翅片类型可以是替代翅片。在任何情况下，这些翅片类型中的每一个然后可以用于形成不同的晶体管类型。
如可以从图2F看到的，从图2E的结构的各区形成了多个翅片。例如，将第一替代区230和第二材料替代区240各自图案化112成两个翅片，如230区之间的原生衬底材料区那样，以实现图2F的结构中关注的总共八个翅片。由替代区230、242并且在衬底200上形成的翅片232、242（不管衬底材料是否为翅片的部分）具有替代材料与衬底材料之间的基本上平面的界面。例如，图2F中的界面X（由点线椭圆指示）示出了翅片232中的衬底材料与替代材料230之间的界面。使用方法100可以实现基本上或几乎平面的界面（如与弯曲或刻面化或以其它方式的非平坦的界面相对），因为翅片由替代区形成，所述替代区具有比由这样的区形成的翅片宽度FW大的宽度W。换言之，将替代材料沉积到具有基本上或几乎与由替代材料形成的窄翅片相同的宽度的沟槽中导致难以形成沟槽的底部处的平坦界面。在该示例实施例中，因为沟槽222形成有比翅片232的翅片宽度FW大的宽度W（例如，作为具体情况，至少2x大），所以将第一替代填充材料沉积在基本上平面（或以其它方式平坦）的表面上。此外，当在蚀刻104期间形成沟槽（例如，沟槽220和222）时，可以实现用于沟槽的底部的较高质量起始表面，这是由于例如作为比一个翅片所需要的宽度更宽的结果，沟槽中的表面更易清除的缘故。如本文中使用的基本上或几乎平面可以包括例如精确平面加上或从精确平面减去百分之五、十、十五或二十的变化。本文描述的技术和所得结构的众多其它益处将鉴于本公开而显而易见。
依照实施例，图1的方法100以沉积114浅槽隔离（STI）或以其它方式的绝缘材料250并且然后平面化而继续以便形成图2G的所得示例结构。STI材料250的沉积114可以包括本文描述的任何沉积过程（例如，CVD、ALD、LPE、PVD、MBE）或者任何其它适合的沉积过程。STI材料250可以包括任何适合的绝缘材料，诸如一个或多个电介质或氧化物材料（例如，二氧化硅）。
在一些实施例中，STI材料250的沉积可以包括可选的钝化116过程以便例如防止由STI材料250的沉积引起的问题和/或增加STI材料250与各不相同的翅片材料的兼容性。这样的钝化过程116可以发生在沉积过程114之前、期间和/或之后（并且因此在相关联的平面化过程之前或之后）。在一些情况下，钝化116过程可以取决于翅片材料和STI材料。例如，在其中将二氧化硅用作STI材料250的情况下，当在SiGe或Ge翅片上沉积二氧化硅STI材料时，可以将氧化钇或氮化铝用作钝化材料。在其中将二氧化硅用作STI材料250的另一个示例情况下，当在包括一个或多个III-V材料的翅片上沉积二氧化硅STI材料时，可以将氧化铝、氧化铪或者硫磺用作钝化材料。在一些实施例中，钝化可以是STI材料250原生的，而在其它实施例中，在翅片（202、232、242）之间的沟槽中沉积STI材料250之前，可以将钝化衬垫沉积/生长在翅片壁上。在其中STI材料250的沉积之后执行钝化116的实施例中，这样的过程可以例如包括高压氢气或氘气退火。可以使用任何适合的钝化技术和材料，如将鉴于本公开而显而易见的。
依照实施例，图1的方法100可选地以使STI材料250凹陷118而继续以便形成图2H的示例所得结构。在其中STI材料250没有被凹陷的实施例中，所得结构可以用于例如平面晶体管配置。在该示例实施例中，在STI材料250被凹陷118以再暴露翅片202、232和242的情况下，所得结构可以用于非平面晶体管配置，如将在本文中更加详细地描述的。使STI材料250凹陷118可以包括任何适合的技术，诸如例如掩蔽和蚀刻过程。如可以在图2H的示例结构中看到，STI材料250被凹陷118到与翅片232和242的替代材料的基部相等的水平（换言之，凹陷到与基本上平面的界面X相等的水平）。在一些这样的实例中，由于翅片232和242的替代材料与STI材料250之间没有重叠而可以不要求钝化116。然而，在一些实例中，STI材料250可以被凹陷118到其它水平，诸如例如高于X界面水平。在一些这样的实例中，钝化116可以用于帮助翅片232和242的替代材料与STI材料250之间的重叠。在一些实施例中，取决于最终使用或目标应用，在已经完成凹陷118之后，可以执行附加的钝化过程。
依照一些实施例，图1的方法100可选地以完成120一个或多个晶体管的形成而继续以便形成图2I-K的示例所得结构。可以执行各种不同过程以便完成120一个或多个晶体管的形成，并且依照实施例，这样的过程可以包括在翅片202、232和242上形成栅极堆叠260，如可以在图2I中看到的。在一些实施例中，栅极堆叠260的形成可以包括模型（dummy）栅极氧化物沉积、模型栅极电极（例如，多晶硅）沉积以及图案化硬掩模沉积。附加处理可以包括图案化模型栅极以及沉积/蚀刻间隔物材料。在这样的过程之后，方法可以以绝缘体沉积、平面化以及然后模型栅极电极和栅极氧化物移除而继续以便暴露晶体管的沟道区，诸如针对替代金属栅极（RMG）过程所完成的那样。在打开沟道区之后，模型栅极氧化物和电极可以例如分别利用hi-k电介质和替代金属栅极来替代。其它实施例可以包括通过任何适合的过程形成的标准栅极堆叠。还可以执行任何数目的标准后端过程以便帮助完成120一个或多个晶体管的形成。方法100可以包括各种适合的附加或可替换过程，如将鉴于本公开而显而易见的。
在图2J中示出的示例结构中，栅极堆叠260包括栅极电极262以及直接形成在栅极电极262下方的栅极电介质（出于图示方便而没有示出）。栅极电介质和栅极电极可以使用任何适合的技术以及由任何适合的材料来形成。例如，栅极堆叠可能已在替代金属栅极过程期间形成，如之前所述，并且这样的过程可以包括任何适合的沉积技术（例如，CVD、PVD等）。栅极电介质例如可以是任何适合的氧化物，诸如SiO2或者高k栅极电介质材料。高k栅极电介质材料的示例包括例如氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锌、氧化硅锌、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌酸铅锌。在一些实施例中，可以在栅极电介质层上实施退火过程以便在使用高k材料时改进其质量。一般地，栅极电介质的厚度应当足以使栅极电极与源极和漏极接触件电气隔离。另外，栅极电极262可以包括宽范围的材料，诸如多晶硅、氮化硅、碳化硅、或者各种适合的金属或金属合金，诸如例如铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）、氮化钛（TiN）或者氮化钽（TaN）。如还可以看到，间隔物264用来提供栅极堆叠260的侧面，如通常所做的那样。然后可以形成硬掩模266来保护栅极堆叠以防随后处理。一旦制得栅极堆叠，就可以处理源极/漏极区。翅片202、232和242的源极/漏极区形成在栅极堆叠的任一侧上的翅片区中，如通常所做的那样（例如，离子植入，或者蚀刻和沉积和原位掺杂，或者任何其它适合的源极/漏极形成过程）。接触件可以例如使用硅化过程（一般地，接触金属的沉积以及随后的退火）而形成在那些源极/漏极区上。作为几个示例材料，典型的源漏区材料例如包括硅、锗、SiGe、III-V化合物，其可以按照需要进行掺杂以便提供期望的极性。示例源漏接触材料例如包括钨、钛、银、金、铝及其合金。
在图2K中示出的示例结构中，沟道区示出在栅极堆叠下方，并且出于描述的目的，为各个翅片分配编号。如可以看到的，所示出的八个翅片包括：原生衬底材料翅片202和204；第一替代材料翅片232、234、236和238；以及第二替代材料翅片242和244。用于每一个翅片的对应沟道区通过相对于翅片标识符的下一更高编号来标识，诸如，翅片202包括沟道区203，翅片204包括沟道区205，翅片232包括沟道区233，等等。如可以基于对应沟道区而看到的，将翅片式配置中的一些形成为纳米线（或纳米带）配置。更具体地，翅片202在沟道区203中包括一个纳米线，并且翅片236、238和244在相应沟道区237、239和245中包括两个纳米线。这样的纳米线/纳米带沟道区可以诸如在替代栅极过程期间使用任何适合的技术形成，如有时所做的那样。特定的非平面沟道配置（例如，翅片或纳米线或纳米带）可以基于诸如最终使用或目标应用或期望性能准则之类的因素来选择。要指出，尽管将结构示出为具有非平面架构，但是图1的方法100可以用于形成平面配置（例如，在没有执行凹陷118的情况下）。
如将鉴于本公开而显而易见的，取决于那些区中的材料以及期望的最终使用或目标应用，可以在沟道和/或源极/漏极区中执行适当的掺杂。例如，包括Si和/或III-V材料的沟道区可以是p型掺杂的（例如，以形成n-MOS晶体管），并且包括Ge和/或SiGe材料的沟道区可以是n型掺杂的（例如，以形成p-MOS晶体管）。例如，取决于正掺杂的材料、期望的n型或p型掺杂结果和/或目标应用，如在本文中以各种方式使用的掺杂可以使用任何适合的技术和掺杂剂来执行。例如，作为几个示例，p型掺杂剂可以包括硼（B）、铝（Al）、镓（Ga）和/或铟（In）。此外，作为几个示例，n型掺杂剂可以包括碳（C）、硅（Si）、锗（Ge）、锡（Sn）、硒（Se）和/或碲（Te）。众多不同的掺杂方案将鉴于本公开而显而易见。
图3图示了依照本公开的实施例的使用图1的方法100形成的集成电路。除了所有沟道区（在300中列出）具有翅片式配置并且沟道区303和305包括与图2K的203和205的材料不同的材料之外，图3中的结构类似于图2K中的结构。将图3中的示例结构的沟道区303和305的材料示出为已经被替代以便与第二替代材料匹配。这样的替代可以例如已经在替代栅极过程期间执行。在一个示例情况下，衬底200（以及因而的翅片202和204的源极/漏极区）可以包括Si，第一替代材料可以包括Ge和/或SiGe（例如，翅片232、234、236和238以及对应的沟道区333、335、337和339），并且第二替代材料可以包括一个或多个III-V材料（例如，翅片242和244包括相应的沟道区343和345，以及沟道区303和305）。在这样的示例情况下，Ge/SiGe沟道区333、335、337、339可以是n型掺杂的以用于p-MOS晶体管，并且III-V材料沟道区343、345、303和305可以是p型掺杂的以用于n-MOS。另外，在这样的示例情况下，取决于最终使用或目标应用，一个或多个p-MOS晶体管可以与一个或多个n-MOS晶体管一同使用以便形成一个或多个CMOS晶体管。要指出，图2K的结构维持原生衬底材料沟道区（203和205），而图3的结构用替代材料替代了所有沟道区并且因而没有维持原生衬底材料沟道区。
图4图示了依照本公开的实施例的在替代栅极过程期间使用图1的方法100形成的集成电路。除了所有沟道区（在400中列出）具有翅片式配置并且仅翅片的沟道区包括替代材料之外，图4中的结构类似于图2K中的结构，如可以看到的。图4的结构的沟道区403、405、433、435、437、439、443和445分别包括与图2K的结构的沟道区203、205、233、235、237、239、243和245相同的材料。然而，源极/漏极区不同，其中图4的翅片402、404、432、434、436、438、442和444的所有源极/漏极区包括相同的材料，这是由于图1的替代方法100在替代栅极过程（例如，替代金属栅极（RMG）过程）期间仅在沟道区中执行的缘故。换言之，在这样的示例实施例中，图2A-H可以仅图示了打开了的栅极结构内部的沟道区，并且因而，本文以各种方式描述的替代技术可以仅在沟道区中执行。要指出，图4的结构还可能已通过替代源极/漏极区而实现。在这样的示例情况下，翅片的源极/漏极区可以包括界面，所述界面示出了衬底材料与替代源极/漏极区材料的分离。
示例系统
图5图示了依照示例实施例的利用使用本文公开的技术形成的集成电路结构或器件而实现的计算系统1000。如可以看到的，计算系统1000容纳母板1002。母板1002可以包括数个组件，包括但不限于处理器1004和至少一个通信芯片1006，其中的每一个可以物理地且电气地耦合到母板1002，或者以其它方式集成于其中。如将领会到，母板1002例如可以是任何印刷电路板，不管是主板、安装在主板上的子板、或者系统1000的仅有板等。
取决于其应用，计算系统1000可以包括一个或多个其它组件，所述一个或多个其它组件可以或者可以不物理地且电气地耦合到母板1002。这些其它组件可以包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）器件、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储器件（诸如硬盘驱动、紧凑盘（CD）、数字多用盘（DVD）等）。包括在计算系统1000中的组件中的任何可以包括使用依照示例实施例而公开的技术而形成的一个或多个集成电路结构或器件。在一些实施例中，多个功能可以集成到一个或多个芯片中（例如，例如要指出，通信芯片1006可以是处理器1004的部分或者以其它方式集成到处理器1004中）。
通信芯片1006使得能够实现无线通信以用于向和从计算系统1000的数据传输。术语“无线”及其衍生词可以用于描述电路、器件、系统、方法、技术、通信信道等，其可以通过使用调制电磁辐射而经由非固体介质传送数据。该术语并不暗示着相关联的器件不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片1006可以实现数个无线标准或协议中的任何，包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及其以后的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短范围的无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长范围的无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，所述板载电路利用使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件而实现。术语“处理器”可以是指例如处理来自寄存器和/或存储器的电子数据以便将该电子数据变换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。依照一些这样的示例实施例，通信芯片的集成电路管芯包括使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件。如将鉴于本公开而领会到的，要指出，多标准无线能力可以直接集成到处理器1004中（例如，其中任何芯片1006的功能性集成到处理器1004中，而不是具有分离的通信芯片）。另外要指出，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数目的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实现中，计算设备1000可以是膝上型电脑、上网本、笔记本电脑、智能电话、平板电脑、个人数字助手（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监控仪、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字录像机、或者处理数据或采用使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件的任何其它电子器件。
另外的示例实施例
以下示例属于另外的实施例，由此的众多置换和配置将是显而易见的。
示例1是一种集成电路，包括：衬底；包括沟道区的第一晶体管，第一晶体管沟道区形成在衬底上或者由衬底的一部分形成并且包括第一材料；以及包括沟道区的第二晶体管，第二晶体管沟道区形成在衬底上并且包括第二材料；其中第二材料与衬底之间的界面是基本上平面的，因为它是非刻面化的并且基本上没有无定形化和结晶损坏。在更一般的含义下，相比于在经由单个翅片替代过程形成界面的情况下该界面将可能的情况而言，第二材料与衬底之间的界面更平坦，其中占位翅片被蚀刻掉并且用第二材料来替代。如将鉴于本公开而领会到的，源自于这样的单个翅片替代过程的界面（即，沟槽底部）将是弯曲或刻面化或无规则（受损）或以其它方式非平坦的。此外，依照本公开的实施例，器件质量可以例如是基于通过计算界面处以及外延层中的错位和堆叠瑕疵的总数而获得的缺陷计数，其中每线性厘米（cm）的翅片长度的大于10000的缺陷计数对于器件级应用是不可接受的。在该上下文中，标准干法或湿法蚀刻的典型缺陷计数密度高于每线性cm的翅片长度10000个。相比而言，依照一些实施例，当使用本文提供的蚀刻技术时，可以在界面处得到低于每线性cm 1000个，或者低于每线性cm 500个，或者低于每线性cm 100个，或者低于每线性cm 50个，以及低达每线性cm零个缺陷的错位和堆叠瑕疵计数。为此目的，如本文中使用的“基本上没有无定形化和结晶损坏”可以在诸如每线性cm的翅片长度（或者感兴趣的其它区域）的缺陷计数方面进行量化，使得在替代材料与底层衬底之间的界面处的错位和堆叠瑕疵的组合计数低于每线性cm 10000个，并且在一些实施例中，低于每线性cm 5000个，或者低于每线性cm 1000个，或者低于每线性cm 500个，或者低于每线性cm 100个，或者低于每线性cm50个，以及低达每线性cm零个缺陷。如将领会到，这样的缺陷计数可以容易地外推到比线性厘米更小的区域。例如，在一些实施例中，10纳米（nm）长度处的缺陷计数低于界面的每线性nm 0.001个缺陷（从每线性厘米10000个缺陷外推），或者低于每线性nm 0.0001个缺陷（从每线性厘米1000个缺陷外推），或者低于每线性nm 0.00001个缺陷（从每线性厘米100个缺陷外推），或者低于每线性nm 0.000001个缺陷（从每线性厘米10个缺陷外推）等等，直至每线性nm零个缺陷。在更一般的含义下，依照本公开的实施例配置的替代材料与底层衬底之间的界面具有小于10K个缺陷/线性cm，或者小于1K个缺陷/线性cm，或者小于500个缺陷/线性cm，或者小于100个缺陷/线性cm，或者小于50个缺陷/线性cm。因而，在一个具体示例情况下，硅衬底与SiGe替代翅片之间的界面具有小于10K个缺陷/线性cm，或者小于1K个缺陷/线性cm，或者小于500个缺陷/线性cm，或者小于100个缺陷/线性cm，或者小于50个缺陷/线性cm。
示例2包括示例1的主题，其中衬底和第一材料二者包括硅（Si）。
示例3包括示例1-2中任一项的主题，其中第二材料包括硅锗（SiGe）和III-V材料中的一个。
示例4包括示例1-3中任一项的主题，其中第一晶体管沟道区由衬底的一部分形成。
示例5包括示例1的主题，其中第一材料包括形成在衬底上的III-V材料和硅锗（SiGe）中的一个，并且第二材料包括SiGe和III-V材料中的另一个。
示例6包括示例1-5中任一项的主题，还包括包含沟道区的第三晶体管，第三晶体管沟道区形成在衬底上并且包括与第一和第二材料不同的第三材料。
示例7包括示例6的主题，其中衬底是块状硅（Si），第一材料是衬底原生的，第二材料包括硅锗（SiGe）和III-V材料中的一个，并且第三材料包括SiGe和III-V材料中的另一个。
示例8包括示例1-7中任一项的主题，其中第二晶体管包括形成在第二材料中的源极/漏极区。
示例9包括示例1-8中任一项的主题，其中第一和第二晶体管中的至少一个包括包含与沟道区材料不同的材料的源极和漏极区。
示例10包括示例1-9中任一项的主题，其中第一和第二晶体管中的每一个是各自具有三个栅极的基于翅片的场效应晶体管（FinFET）。
示例11包括示例1-9中任一项的主题，其中第一和第二晶体管中的至少一个具有纳米线或纳米带配置。
示例12包括示例1-9中任一项的主题，其中第一和第二晶体管中的至少一个具有平面配置。
示例13是一种互补金属氧化物半导体（CMOS）器件，包括示例1-12中任一项的集成电路。
示例14是一种计算系统，包括示例1-12中任一项的集成电路。
示例15是一种集成电路，包括：块状硅衬底；从衬底延伸且是衬底原生的第一翅片；以及从衬底延伸且包括硅锗（SiGe）和III-V材料中的一个的第二翅片，其中第二翅片与衬底之间的界面是基本上平面的，因为它是非刻面化的并且基本上没有无定形化和结晶损坏。在一些这样的实施例中，界面基本上没有无定形化和结晶损坏，因为它具有小于10000个缺陷/线性cm，或者小于1000个缺陷/线性cm，或者小于500个缺陷/线性cm，或者小于100个缺陷/线性cm，或者小于50个缺陷/线性cm，或者在一些情况下没有缺陷。在更一般的含义下，相比于在经由单个翅片替代过程形成界面的情况下该界面将可能的情况而言，界面更平坦，其中占位翅片被蚀刻掉并且用第二材料替代。
示例16包括示例15的主题，还包括：形成在第一翅片上的第一晶体管；以及形成在第二翅片上的第二晶体管。
示例17包括示例15的主题，还包括：包含由第一翅片形成的沟道区的第一晶体管；以及包含由第二翅片形成的沟道区的第二晶体管。
示例18包括示例16-17中任一项的主题，其中第一晶体管是p-MOS晶体管，并且第二晶体管是n-MOS晶体管。
示例19包括示例16-18中任一项的主题，其中将第一和第二翅片中的一个的至少一部分形成到一个或多个纳米线或纳米带中。
示例20包括示例15-19中任一项的主题，其中第一翅片的一部分被一个或多个III-V材料替代。
示例21包括示例15-20中任一项的主题，还包括从衬底延伸且包含硅锗（SiGe）和III-V材料中的另一个的第三翅片，其中第三翅片与衬底之间的界面是基本上平面的，因为它是非刻面化的并且基本上没有无定形化和结晶损坏。
示例22包括一种互补金属氧化物半导体（CMOS）器件，包括示例15-21中任一项的集成电路。
示例23是一种计算系统，包括示例15-21中任一项的集成电路。
示例24是一种形成集成电路的方法，所述方法包括：用第一替代材料替代衬底的区，衬底包括与第一替代材料不同的衬底材料；从第一替代材料区图案化翅片的第一集合，第一集合包括多个翅片；从衬底上方的第二区图案化翅片的第二集合；以及使用形成在第一和第二区中的翅片来形成至少两个晶体管。
示例25包括示例24的主题，其中同时执行翅片的第一和第二集合的图案化。
示例26包括示例24-25中任一项的主题，其中衬底上方的第二区由衬底形成。
示例27包括示例24-25中任一项的主题，其中衬底上方的第二区是包括与衬底材料和第一替代材料不同的第二替代材料的第二替代区。如将鉴于本公开而领会到的，第一和第二替代材料可以沉积到形成于衬底中的对应沟槽中，以便具有某一厚度或深度。如之前所解释，尽管沟槽（以及替代层）可以具有相同深度，但是它们不一定必须具有相同深度。例如，为了实现有源器件中的期望缺陷密度（靠近顶部），方法可以包括生长针对某些材料的较厚替代层，所述某些材料更容易在无缺陷或低缺陷状态中生长。一般地，最有缺陷的区将是底部界面，并且随着膜生长，缺陷水平减少。例如，对于SiGe替代材料，缺陷密度可以在界面处低于100个/cm，并且在SiGe替代材料层中较高的有源器件区中进一步减少，但是对于III-V替代材料，缺陷密度可以在界面处相对较高（例如，靠近10K个/cm的标记，但是小于10K个/cm），并且在该III-V替代材料层中较高的有源器件区中为1K个/cm。
示例28包括示例24-27中任一项的主题，其中将形成在第一和第二区中的翅片的至少一部分用作用于形成在其上的晶体管的沟道区。
示例29包括示例24-28中任一项的主题，其中被替代的衬底的区是包括在翅片的第一集合中的单个翅片的宽度的至少四倍。
示例30包括示例24-29中任一项的主题，其中替代和图案化过程在替代栅极过程期间仅在所述至少两个晶体管的沟道区中执行。
示例31包括示例24-30中任一项的主题，其中衬底包括硅。
示例32包括示例24-31中任一项的主题，其中第一替代材料包括硅锗（SiGe）和III-V材料中的一个。
示例33包括示例24-32中任一项的主题，还包括在形成所述至少两个晶体管之前在翅片周围沉积隔离材料。
示例34包括示例33的主题，还包括针对沉积过程之前、期间和之后中的至少一个执行钝化过程。
示例35包括示例24-34中任一项的主题，还包括：用第二替代材料替代衬底的第二区；以及从第二替代材料区图案化翅片的第三集合。
示例36包括示例35的主题，其中同时执行翅片的第一、第二和第三集合的图案化。
示例37包括一种集成电路，包括：衬底；包含沟道区的第一晶体管，第一晶体管沟道区形成在衬底上或者由衬底的一部分形成并且包括第一材料；包含沟道区的第二晶体管，第二晶体管沟道区形成在衬底上并且包括第二材料；包含沟道区的第三晶体管，第三晶体管沟道区形成在衬底上并且包括与第一和第二材料不同的第三材料；以及包含沟道区的第四晶体管，第四晶体管沟道区形成在衬底上并且包括与第一、第二和第三材料不同的第四材料；其中衬底与至少第二、第三和第四材料中的每一个之间的界面是基本上平面的，因为它是非刻面化的并且基本上没有无定形化和结晶损坏。在一些这样的实施例中，界面具有小于10K个缺陷/线性cm，或者小于1K个缺陷/线性cm，或者小于500个缺陷/线性cm，或者小于100个缺陷/线性cm，或者小于50个缺陷/线性cm，或者在一些情况下没有缺陷。在更一般的含义下，相比于在经由单个翅片替代过程形成界面的情况下该界面将可能的情况而言，界面更平坦，其中占位翅片被蚀刻掉并且用第二材料替代。
示例38包括示例37的主题，其中第一、第二、第三和第四材料相互不同，因为它们是可或可不具有相同掺杂的不同半导体材料。例如，它们可以是不同的元素（例如，硅和锗）或化合物（例如，SiGe和/或III-V材料化合物）。
示例39包括示例37或38的主题，其中第一、第二、第三和第四材料各自选自以下的组：硅、锗、硅锗（SiGe）和III-V材料。
示例40包括示例37到39中任一项的主题，其中第一晶体管沟道区由衬底的一部分形成。因而，例如，第一晶体管沟道区可以是由块状硅衬底的一部分形成的硅沟道区，或者第一晶体管沟道区可以是由块状锗衬底的一部分形成的锗沟道区，或者第一晶体管沟道区可以是由块状SiGe衬底的一部分形成的SiGe沟道区，或者第一晶体管沟道区可以是由块状III-V衬底的一部分形成的III-V沟道区。
示例41包括示例37到39中任一项的主题，其中第一晶体管沟道区形成在衬底上。在这样的情况下，要指出，衬底与第一材料之间的界面也可以是基本上平面的，因为它是非刻面化的并且基本上没有无定形化和结晶损坏。
示例42包括示例37到41中任一项的主题，其中第一材料是硅，第二材料是锗，第三材料是硅锗（SiGe），并且第四材料包括III-V材料。这些中的任何一个可以是衬底原生的，或者全部可以是替代材料。
示例43包括示例37到42中任一项的主题，其中衬底是块状硅，并且第一材料包括衬底的硅。
已经出于说明和描述的目的而呈现了示例实施例的前述描述。它不旨在为穷举性的或者将本公开限于所公开的精确形式。许多修改和变型鉴于本公开都是可能的。本公开的范围旨在不由该详细描述所限制，而是由随附于其的权利要求书来限制。要求对本申请的优先权的未来提交的申请可以以不同方式要求所公开的主题，并且一般地可以包括如以各种方式公开或者以其它方式展示于其中的一个或多个限制的任何集合。

Claims (25)

1.一种集成电路，包括：
衬底；
包括沟道区的第一晶体管，第一晶体管沟道区形成在衬底上或者由衬底的一部分形成并且包括第一材料；以及
包括沟道区的第二晶体管，第二晶体管沟道区形成在衬底上并且包括第二材料；
其中第二材料与衬底之间的界面是基本上平面的，因为它是非刻面化的并且基本上没有无定形化和结晶损坏。
2.根据权利要求1所述的集成电路，其中衬底和第一材料二者包括硅（Si）。
3.根据权利要求1所述的集成电路，其中第二材料包括硅锗（SiGe）和III-V材料中的一个。
4.根据权利要求1所述的集成电路，其中第一晶体管沟道区由衬底的一部分形成。
5.根据权利要求1所述的集成电路，其中第一材料包括形成在衬底的一部分上的III-V材料和硅锗（SiGe）中的一个，并且第二材料包括SiGe和III-V材料中的另一个。
6.根据权利要求1所述的集成电路，还包括包含沟道区的第三晶体管，第三晶体管沟道区形成在衬底上并且包括与第一和第二材料不同的第三材料。
7.根据权利要求6所述的集成电路，其中衬底是块状硅（Si），第一材料是衬底原生的，第二材料包括硅锗（SiGe）和III-V材料中的一个，并且第三材料包括SiGe和III-V材料中的另一个。
8.根据权利要求1所述的集成电路，其中第二晶体管包括形成在第二材料中的源极/漏极区。
9.根据权利要求1所述的集成电路，其中第一和第二晶体管中的至少一个包括包含与沟道区材料不同的材料的源极和漏极区。
10.根据权利要求1所述的集成电路，其中第一和第二晶体管中的每一个是各自具有三个栅极的基于翅片的场效应晶体管（FinFET）。
11.根据权利要求1所述的集成电路，其中第一和第二晶体管中的至少一个具有纳米线或纳米带配置。
12.根据权利要求1所述的集成电路，其中第一和第二晶体管中的至少一个具有平面配置。
13.一种互补金属氧化物半导体（CMOS）器件，包括根据权利要求1-12中的任一项所述的集成电路。
14.一种计算系统，包括根据权利要求1-12中的任一项所述的集成电路。
15.一种集成电路，包括：
块状硅衬底；
从衬底延伸且是衬底原生的第一翅片；以及
从衬底延伸且包括硅锗（SiGe）和III-V材料中的一个的第二翅片，其中第二翅片与衬底之间的界面是基本上平面的，因为它是非刻面化的并且基本上没有无定形化和结晶损坏，其中界面基本上没有无定形化和结晶损坏，因为它具有小于10000个缺陷/线性cm。
16.根据权利要求15所述的集成电路，还包括：
形成在第一翅片上的第一晶体管；以及
形成在第二翅片上的第二晶体管。
17.根据权利要求15所述的集成电路，还包括：
包含由第一翅片形成的沟道区的第一晶体管；以及
包含由第二翅片形成的沟道区的第二晶体管。
18.根据权利要求16-17中的任一项所述的集成电路，其中第一晶体管是p-MOS晶体管，并且第二晶体管是n-MOS晶体管。
19.一种集成电路，包括：
衬底；
包含沟道区的第一晶体管，第一晶体管沟道区形成在衬底上或者由衬底的一部分形成并且包括第一材料；
包含沟道区的第二晶体管，第二晶体管沟道区形成在衬底上并且包括第二材料；
包含沟道区的第三晶体管，第三晶体管沟道区形成在衬底上并且包括与第一和第二材料不同的第三材料；以及
包含沟道区的第四晶体管，第四晶体管沟道区形成在衬底上并且包括与第一、第二和第三材料不同的第四材料；
其中衬底与第二、第三和第四材料中的每一个之间的界面是基本上平面的，因为它是非刻面化的并且基本上没有无定形化和结晶损坏。
20.根据权利要求19所述的集成电路，其中第一、第二、第三和第四材料相互不同，因为它们是可具有或者可不具有相同掺杂的不同半导体材料。
21.根据权利要求19所述的集成电路，其中第一、第二、第三和第四材料各自选自以下的组：硅、锗、硅锗（SiGe）和III-V材料。
22.根据权利要求19所述的集成电路，其中第一晶体管沟道区由衬底的一部分形成。
23.根据权利要求19所述的集成电路，其中第一晶体管沟道区形成在衬底上。
24.根据权利要求19所述的集成电路，其中第一材料是硅，第二材料是锗，第三材料是硅锗（SiGe），并且第四材料包括III-V材料。
25.根据权利要求19-24中的任一项所述的集成电路，其中衬底是块状硅，并且第一材料包括衬底的硅。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114267736A (zh) * 2021-06-02 2022-04-01 青岛昇瑞光电科技有限公司 一种堆叠式全栅纳米片器件及其制造方法
WO2022236856A1 (zh) * 2021-05-12 2022-11-17 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10418464B2 (en) 2015-06-12 2019-09-17 Intel Corporation Techniques for forming transistors on the same die with varied channel materials
EP3314644B1 (en) * 2015-06-24 2023-12-20 Intel Corporation Replacement channel etch for high quality interface
EP3314661A4 (en) * 2015-06-24 2019-02-13 Intel Corporation SUB-FIN SIDE WALL PASSIVATION AT REPLACEMENT CHANNEL FINFETS
CN108028276B (zh) 2015-09-25 2022-04-26 英特尔公司 晶体管沟道区域界面的钝化
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
US10497577B2 (en) 2017-08-31 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
DE102017126435B4 (de) * 2017-08-31 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-feldeffekttransistorvorrichtung und verfahren
WO2019132865A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Heterogeneous ge/iii-v cmos transistor structures
US20190279981A1 (en) * 2018-03-06 2019-09-12 International Business Machines Corporation Vertical transport complimentary metal-oxide-semiconductor with varying threshold voltages
KR20200018863A (ko) * 2018-08-13 2020-02-21 삼성전자주식회사 반도체 장치
US11054748B2 (en) 2018-09-21 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy insertion for improving throughput of electron beam lithography
US11094597B2 (en) 2018-09-28 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with fin structures
US11728344B2 (en) * 2019-06-28 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid SRAM design with nano-structures
US11088249B2 (en) 2019-09-17 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with implant and method of manufacturing same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070181977A1 (en) * 2005-07-26 2007-08-09 Amberwave Systems Corporation Solutions for integrated circuit integration of alternative active area materials
US20130161693A1 (en) * 2011-12-23 2013-06-27 International Business Machines Corporation Thin hetereostructure channel device
US20140027860A1 (en) * 2012-07-27 2014-01-30 Glenn A. Glass Self-aligned 3-d epitaxial structures for mos device fabrication
CN103715261A (zh) * 2012-10-04 2014-04-09 国际商业机器公司 半导体合金鳍片场效应晶体管及其形成方法
US20150028454A1 (en) * 2013-07-24 2015-01-29 International Business Machines Corporation Finfet structures having silicon germanium and silicon channels

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8610172B2 (en) * 2011-12-15 2013-12-17 International Business Machines Corporation FETs with hybrid channel materials
US20140145270A1 (en) * 2012-11-28 2014-05-29 International Business Machines Corporation Strain relaxation with self-aligned notch
US8975168B2 (en) 2013-05-28 2015-03-10 Stmicroelectronics, Inc. Method for the formation of fin structures for FinFET devices
US9087870B2 (en) * 2013-05-29 2015-07-21 GlobalFoundries, Inc. Integrated circuits including FINFET devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
US20140374838A1 (en) * 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Nitride Liners and Methods of Forming the Same
US9356097B2 (en) * 2013-06-25 2016-05-31 Globalfoundries Inc. Method of forming a bipolar transistor with maskless self-aligned emitter
US9093275B2 (en) 2013-10-22 2015-07-28 International Business Machines Corporation Multi-height multi-composition semiconductor fins
KR102178827B1 (ko) * 2014-02-13 2020-11-13 삼성전자 주식회사 Mosfet, 그 제조 방법, 및 mosfet을 구비한 반도체 장치
TWI671800B (zh) * 2014-04-16 2019-09-11 耶魯大學 獲得平面的半極性氮化鎵表面的方法
US9997414B2 (en) * 2014-06-24 2018-06-12 Intel Corporation Ge/SiGe-channel and III-V-channel transistors on the same die
US10418464B2 (en) 2015-06-12 2019-09-17 Intel Corporation Techniques for forming transistors on the same die with varied channel materials
CN107743656A (zh) * 2015-06-19 2018-02-27 英特尔公司 具有外延生长的源极/漏极区的晶体管中的电阻减小
WO2016209210A1 (en) * 2015-06-23 2016-12-29 Intel Corporation Indium-rich nmos transistor channels

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070181977A1 (en) * 2005-07-26 2007-08-09 Amberwave Systems Corporation Solutions for integrated circuit integration of alternative active area materials
US20130161693A1 (en) * 2011-12-23 2013-06-27 International Business Machines Corporation Thin hetereostructure channel device
US20140027860A1 (en) * 2012-07-27 2014-01-30 Glenn A. Glass Self-aligned 3-d epitaxial structures for mos device fabrication
CN103715261A (zh) * 2012-10-04 2014-04-09 国际商业机器公司 半导体合金鳍片场效应晶体管及其形成方法
US20150028454A1 (en) * 2013-07-24 2015-01-29 International Business Machines Corporation Finfet structures having silicon germanium and silicon channels

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022236856A1 (zh) * 2021-05-12 2022-11-17 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板
CN114267736A (zh) * 2021-06-02 2022-04-01 青岛昇瑞光电科技有限公司 一种堆叠式全栅纳米片器件及其制造方法

Also Published As

Publication number Publication date
KR20180016351A (ko) 2018-02-14
US10418464B2 (en) 2019-09-17
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