KR20200018863A - 반도체 장치 - Google Patents

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KR20200018863A
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KR
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channel layer
transistor
source
drain
impurity region
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KR1020180094209A
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김승권
유리 마스오카
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 제1 내지 제3 영역을 포함하는 기판, 제1 영역에 배치되고, 제1 채널층을 포함하는 제1 도전형의 제1 트랜지스터로, 제1 채널층은 제1 물질을 포함하는 제1 트랜지스터, 제2 영역에 배치되고, 제2 채널층을 포함하는 제1 도전형과 다른 제2 도전형의 제2 트랜지스터로, 제2 채널층은 제1 물질을 포함하는 제2 트랜지스터, 및 제3 영역에 배치되고, 제3 채널층을 포함하는 제2 도전형의 제3 트랜지스터로, 제3 채널층은 제1 물질과 다른 제2 물질을 포함하는 제3 트랜지스터를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 분야의 기술이 점점 더 발전함에 따라, 반도체 장치의 소형화, 고성능, 및 고신뢰성이 요구되고 있다.
반도체 장치의 소형화를 위해, 복수의 전자 소자(예를 들어, 트랜지스터)를 하나의 반도체 장치에 집적하는 기술이 요구된다. 따라서, 몇몇 반도체 장치는 PMOS 트랜지스터가 형성되는 영역과, NMOS 트랜지스터가 형성되는 영역을 포함할 수 있다.
동일한 도전형을 갖는 트랜지스터 내에서도, 고성능(high performance) 트랜지스터와 일반적인 트랜지스터로 구분될 수 있다. 예를 들어, PMOS 트랜지스터는 고성능 PMOS 트랜지스터와 일반적인 PMOS 트랜지스터로 구분될 수 있다. 고성능 트랜지스터는 일반적으로 턴 온시의 구동 전류가 일반적인 트랜지스터의 구동 전류보다 큰 것을 지칭한다.
반도체 장치의 소형화와 더불어 반도체 장치의 성능을 개선하기 위해, 하나의 반도체 장치에 고성능 트랜지스터와 일반적인 트랜지스터를 모두 형성하는 기술이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 제품 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제3 영역을 포함하는 기판, 제1 영역에 배치되고, 제1 채널층을 포함하는 제1 도전형의 제1 트랜지스터로, 제1 채널층은 제1 물질을 포함하는 제1 트랜지스터, 제2 영역에 배치되고, 제2 채널층을 포함하는 제1 도전형과 다른 제2 도전형의 제2 트랜지스터로, 제2 채널층은 제1 물질을 포함하는 제2 트랜지스터, 및 제3 영역에 배치되고, 제3 채널층을 포함하는 제2 도전형의 제3 트랜지스터로, 제3 채널층은 제1 물질과 다른 제2 물질을 포함하는 제3 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 도전형의 제1 소오스, 제1 소오스와 이격되는 제1 도전형의 제1 드레인, 제1 소오스 및 제1 드레인 사이에 배치되고, 제1 물질을 포함하는 제1 채널층, 제1 채널층 상의 제1 게이트 구조체, 제2 도전형의 제2 소오스, 제2 소오스와 이격되는 제2 도전형의 제2 드레인, 제2 소오스 및 제2 드레인 사이에 배치되고, 제1 물질과 다른 제2 물질을 포함하는 제2 채널층, 제2 채널층 상의 제2 게이트 구조체, 제1 도전형과 다른 제2 도전형의 제3 소오스, 제3 소오스와 이격되는 제2 도전형의 제3 드레인, 제3 소오스 및 제3 드레인 사이에 배치되고, 제1 및 제2 물질과 다른 제3 물질을 포함하는 제3 채널층, 및 제3 채널층 상의 제3 게이트 구조체를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 제1 영역에 배치되고, 제1 채널층을 포함하는 제1 도전형의 제1 트랜지스터로, 제1 채널층은 제1 물질을 포함하는 제1 트랜지스터, 및 제2 영역에 배치되고, 제2 채널층을 포함하는 제1 도전형의 제2 트랜지스터로, 제2 채널층은 제1 물질과 다른 제2 물질을 포함하는 제2 트랜지스터를 포함하고, 제1 트랜지스터는, 제1 채널층의 양측 상에 배치되고, 제3 물질을 제1 농도로 포함하는 제1 소오스/드레인, 및 제1 채널층과 제1 소오스/드레인 사이에 배치되고, 제3 물질을 제1 농도보다 작은 제2 농도로 포함하는 제1 버퍼층을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 3은 몇몇 실시예에 따른 제1 불순물 영역과 제2 불순물 영역을 설명하기 위한 예시적인 확대도이다.
도 4 내지 도 8은 각각 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 도 9의 라인 I-I'을 절단한 단면도이다.
도 11 내지 도 20은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(fin-type transistor)를 도시하였지만, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다. 덧붙여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 패턴을 이용한 다채널 트랜지스터인 것으로 설명하지만, 평면(planar) 트랜지스터일 수 있음 물론이다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제3 트랜지스터(TR3)를 포함할 수 있다. 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제3 트랜지스터(TR3)는 각각 핀형 트랜지스터(fin-type transistor)일 수 있으나, 실시예들이 이에 제한되지는 않는다.
기판(100)은 제1 NMOS 영역(N1), 제1 PMOS 영역(P1), 및 제2 PMOS 영역(P2)을 포함할 수 있다. 제1 NMOS 영역(N1), 제1 PMOS 영역(P1), 및 제2 PMOS 영역(P2)은 서로 분리된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
몇몇 실시예에 따르면, 제1 트랜지스터(TR1)는 기판(100)의 제1 NMOS 영역(N1) 상에 배치될 수 있다. 또한, 제2 트랜지스터(TR2)는 기판(100)의 제1 PMOS 영역(P1) 상에 배치될 수 있다. 또한, 제3 트랜지스터(TR3)는 기판(100)의 제2 PMOS 영역(P2) 상에 배치될 수 있다.
몇몇 실시예에 따르면, NMOS 영역(N1, 도 7의 N2)에는 NMOS 트랜지스터가 형성될 수 있다. 또한, PMOS 영역(P1, P2)에는 PMOS 트랜지스터가 형성될 수 있다. 다시 말해서, 몇몇 실시예에 따른 제1 트랜지스터(TR1)는 NMOS 트랜지스터일 수 있고, 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)는 PMOS 트랜지스터일 수 있다.
몇몇 실시예에서, 제3 트랜지스터(TR3)가 턴 온(turn on)되었을 때의 구동 전류는 제2 트랜지스터(TR2)가 턴 온되었을 때의 구동 전류보다 클 수 있다. 몇몇 실시예에서, 제3 트랜지스터(TR3)의 누설 전류(leakage current)는 제2 트랜지스터(TR2)의 누설 전류보다 클 수 있다.
몇몇 실시예에 따른 제1 트랜지스터(TR1)는 제1 채널층(110a), 제1 소오스(120a), 제1 드레인(121a), 제1 게이트 구조체(G1), 및 제1 층간 절연막(170a)을 포함할 수 있다.
제1 채널층(110a)은 기판(100)의 제1 NMOS 영역(N1) 상에 배치될 수 있다. 제1 채널층(110a)은 기판(100)의 제1 NMOS 영역(N1)으로부터 돌출된 형상을 가질 수 있다. 제1 채널층(110a)은 제1 소오스(120a)에서 제1 드레인(121a)으로 캐리어가 이동하는 통로일 수 있다.
제1 채널층(110a)은 제1 물질을 포함할 수 있다. 예를 들어, 제1 물질은 실리콘(Si)일 수 있으나, 실시예들이 이에 제한되지는 않는다.
비록 몇몇 도면에서, 제1 채널층(110a)과 기판(100)의 제1 NMOS 영역(N1)이 이루는 각도가 직각인 것으로 도시하나, 실시예들이 이에 제한되지 않는다. 예를 들어, 제1 채널층(110a)은 테이퍼진(tapered) 형상일 수 있으며, 모따기된 사각형의 형상일 수도 있다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방법으로 제1 채널층(110a)을 형성할 수 있을 것이다.
제1 소오스(120a)와 제1 드레인(121a)은 기판(100)의 제1 NMOS 영역(N1) 상에 배치될 수 있다. 또한, 제1 소오스(120a)와 제1 드레인(121a)은 제1 채널층(110a)의 양측 상에 배치될 수 있다.
제1 소오스(120a)와 제1 드레인(121a)은 상승된(elevated) 소오스/드레인일 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 도면에 도시된 바와는 달리, 제1 소오스(120a)의 상면과 제1 드레인(121a)의 상면은 제1 채널층(110a)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다. 용어 "실질적으로"는 공정 오차, 측정 오차 등을 포함하는 의미이다.
제1 소오스(120a)와 제1 드레인(121a)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(100)이 실리콘(Si)일 때, 제1 소오스(120a)와 제1 드레인(121a)은 실리콘(Si) 또는 실리콘(Si) 보다 격자 상수가 작은 물질(예를 들어, 실리콘 카바이드(SiC))를 포함할 수 있다.
제1 게이트 구조체(G1)는 제1 계면 절연막(130a), 제1 게이트 절연막(150a), 제1 게이트 전극(140a), 제1 게이트 스페이서(160a)를 포함할 수 있다.
제1 계면 절연막(130a)은 제1 채널층(110a) 상에 배치될 수 있다. 예를 들어, 제1 계면 절연막(130a)은 제1 채널층(110a)과 제1 게이트 절연막(150a) 사이에 배치될 수 있다. 다시 말해서, 제1 계면 절연막(130a)의 하면은 제1 채널층(110a)과 접촉하고, 제1 계면 절연막(130a)의 상면은 제1 게이트 절연막(150a)의 하면과 접촉할 수 있다. 제1 계면 절연막(130a)은 실리콘 산화물을 포함할 수 있으나, 실시예들이 이에 제한되지 않는다. 몇몇 도면에서 제1 계면 절연막(130a)을 도시하나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 몇몇 실시예에 따른 반도체 장치는 제1 계면 절연막(130a)이 생략될 수 있다.
제1 게이트 절연막(150a)은 제1 게이트 스페이서(160a)의 측벽과 제1 계면 절연막(130a)의 상면을 따라 연장될 수 있다. 또는, 제1 계면 절연막(130a)이 생략되는 몇몇 실시예에서, 제1 게이트 절연막(150a)은 제1 게이트 스페이서(160a)의 측벽과 제1 채널층(110a)의 상면을 따라 연장될 수 있다.
제1 게이트 절연막(150a)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제1 게이트 전극(140a)은 제1 게이트 절연막(150a)의 하면과 제1 게이트 절연막(150a)의 측벽 상에 배치될 수 있다.
제1 게이트 전극(140a)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(140a)은 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되지 않는다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 필요에 따라 다양한 물질을 이용하여 제1 게이트 전극(140a)을 형성할 수 있을 것이다.
비록, 몇몇 도면에서 제1 게이트 전극(140a)이 단일막 구조로 형성되는 것으로 도시되었으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 게이트 전극(140a)은 2층 이상의 금속층이 적층된 구조일 수 있다. 다시 말해서, 제1 게이트 전극(140a)은 일함수 조절 금속층과, 일함수 조절 금속층에 의해 형성된 공간을 채우는 금속층을 포함할 수 있다
제1 게이트 스페이서(160a)는 서로 이격되어, 제1 게이트 전극(140a)의 측벽 상에 배치될 수 있다. 예를 들어, 제1 게이트 스페이서(160a)는 제1 계면 절연막(130a)의 양측과, 제1 게이트 절연막(150a)의 양측 상에 배치될 수 있다.
제1 게이트 스페이서(160a)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수 있으나, 실시예들이 이에 제한되지 않는다.
비록, 몇몇 도면에서, 제1 게이트 스페이서(160a)는 단일막 구조로 도시되었지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 스페이서(160a)는 다중막 구조를 가질 수 있다.
제1 층간 절연막(170a)은 제1 소오스(120a), 제1 드레인(121a), 및 제1 게이트 구조체(G1)를 덮도록 배치될 수 있다.
제1 층간 절연막(170a)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 제2 트랜지스터(TR2)는 제2 채널층(110b), 제2 소오스(120b), 제2 드레인(121b), 제1 버퍼층(122), 제2 버퍼층(123), 제2 게이트 구조체(G2), 및 제2 층간 절연막(170b)을 포함할 수 있다. 제2 게이트 구조체(G2)와 제2 층간 절연막(170b)에 관한 구조는 각각 제1 게이트 구조체(G1)와 제1 층간 절연막(170a)에 관한 구조와 유사할 수 있다. 예를 들어, 제2 게이트 구조체(G2)는 제2 계면 절연막(130b), 제2 게이트 절연막(150b), 제2 게이트 전극(140b), 및 제2 게이트 스페이서(160b)를 포함할 수 있다. 설명의 편의를 위해, 제2 게이트 구조체(G2)와 제2 층간 절연막(170b)에 대한 설명은 생략한다. 다만, 본 발명의 기술 분야에서 통상의 지식을 가진 자는 알 수 있듯이, 제1 게이트 구조체(G1)의 일함수는 제2 게이트 구조체(G2)의 일함수와 서로 다를 수 있다.
제2 채널층(110b)은 기판(100)의 제1 PMOS 영역(P1) 상에 배치될 수 있다. 제2 채널층(110b)은 기판(100)의 제1 PMOS 영역(P1)으로부터 돌출된 형상을 가질 수 있다. 제2 채널층(110b)은 제2 소오스(120b)에서 제2 드레인(121b)으로 캐리어가 이동하는 통로일 수 있다.
제2 채널층(110b)은 제1 물질을 포함할 수 있다. 예를 들어, 제1 물질은 실리콘(Si)일 수 있으나, 실시예들이 이에 제한되지는 않는다.
비록 몇몇 도면에서, 제2 채널층(110b)과 기판(100)의 제1 PMOS 영역(P1)이 이루는 각도가 직각인 것으로 도시하나, 실시예들이 이에 제한되지 않는다. 예를 들어, 제2 채널층(110b)은 테이퍼진(tapered) 형상일 수 있으며, 모따기된 사각형의 형상일 수도 있다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방법으로 제2 채널층(110b)을 형성할 수 있을 것이다.
제2 소오스(120b)와 제2 드레인(121b)은 기판(100)의 제1 PMOS 영역(P1) 상에 배치될 수 있다. 또한, 제2 소오스(120b)와 제2 드레인(121b)은 제2 채널층(110b)의 양측 상에 배치될 수 있다.
제2 소오스(120b)와 제2 드레인(121b)은 상승된(elevated) 소오스/드레인일 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 도면에 도시된 바와는 달리, 제2 소오스(120b)의 상면과 제2 드레인(121b)의 상면은 제2 채널층(110b)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
제2 소오스(120b)와 제2 드레인(121b)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 실리콘(Si)에 비해서 격자상수가 큰 물질일 수 있다. 예를 들어, 제2 소오스(120b)와 제2 드레인(121b)은 실리콘 저마늄(SiGe)을 포함할 수 있으나, 실시예들이 이에 제한되지는 않는다. 다만, 이하에서는 설명의 편의를 위해, 제2 소오스(120b)와 제2 드레인(121b)이 각각 실리콘 저마늄(SiGe)을 포함하는 것으로 설명한다. 압축 스트레스 물질은 제2 채널층(110b)에 압축 스트레스를 가하여 제2 채널층(110b)의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 버퍼층(122)은 제2 채널층(110b)과 제2 소오스(120b) 사이에 배치될 수 있다. 제1 버퍼층(122)은 예를 들어, 실리콘 저마늄(SiGe)을 포함할 수 있다. 제2 소오스(120b)에 포함된 저마늄(Ge)의 제1 농도는, 제1 버퍼층(122)에 포함된 저마늄(Ge)의 제2 농도보다 클 수 있다. 다시 말해서, 제1 버퍼층(122)과 제2 소오스(120b)는 실리콘 저마늄(SiGe)을 포함하되, 제1 버퍼층(122)의 저마늄(Ge)의 농도는 제2 소오스(120b)의 저마늄(Ge)의 농도보다 작을 수 있다.
제2 버퍼층(123)은 제2 채널층(110b)과 제2 드레인(121b) 사이에 배치될 수 있다. 제2 버퍼층(123)은 실리콘 저마늄(SiGe)을 포함할 수 있다. 제2 드레인(121b)에 포함된 저마늄(Ge)의 제3 농도는, 제2 버퍼층(123)에 포함된 저마늄(Ge)의 제4 농도보다 클 수 있다. 다시 말해서, 제2 버퍼층(123)과 제2 드레인(121b)은 실리콘 저마늄(SiGe)을 포함하되, 제2 버퍼층(123)의 저마늄(Ge)의 농도는 제2 드레인(121b)의 저마늄(Ge)의 농도보다 작을 수 있다.
몇몇 실시예에 따른 제3 트랜지스터(TR3)는 기판(100)의 제2 PMOS 영역(P2)에 배치될 수 있다. 제3 트랜지스터(TR3)는 제3 채널층(110c), 제3 소오스(120c), 제3 드레인(121c), 제3 게이트 구조체(G3), 및 제3 층간 절연막(170c)을 포함할 수 있다. 제3 소오스(120c), 제3 드레인(121c), 제3 게이트 구조체(G3), 및 제3 층간 절연막(170c)에 관한 구조는 각각 제2 소오스(120b), 제2 드레인(121b), 제2 게이트 구조체(G2), 및 제2 층간 절연막(170b)에 관한 구조와 유사할 수 있다. 예를 들어, 제3 게이트 구조체(G3)는 제3 계면 절연막(130c), 제3 게이트 절연막(150c), 제3 게이트 전극(140c), 및 제3 게이트 스페이서(160c)를 포함할 수 있다. 설명의 편의를 위해, 제3 소오스(120c), 제3 드레인(121c), 제3 게이트 구조체(G3), 및 제3 층간 절연막(170c)에 대한 설명은 생략한다.
제3 채널층(110c)은 기판(100)의 제2 PMOS 영역(P2) 상에 배치될 수 있다. 제3 채널층(110c)은 기판(100)의 제2 PMOS 영역(P2)으로부터 돌출된 형상을 가질 수 있다. 제3 채널층(110c)은 제3 소오스(120c)에서 제3 드레인(121c)으로 캐리어가 이동하는 통로일 수 있다.
제3 채널층(110c)은 제1 채널층(110a) 및 제2 채널층(110b)에 포함된 제1 물질과는 다른 제2 물질을 포함할 수 있다. 예를 들어, 제2 물질은 실리콘 저마늄(SiGe)일 수 있으나, 실시예들이 이에 제한되지는 않는다.
비록 몇몇 도면에서, 제3 채널층(110c)과 기판(100)의 제2 PMOS 영역(P2)이 이루는 각도가 직각인 것으로 도시하나, 실시예들이 이에 제한되지 않는다. 예를 들어, 제3 채널층(110c)은 테이퍼진(tapered) 형상일 수 있으며, 모따기된 사각형의 형상일 수도 있다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방법으로 제3 채널층(110c)을 형성할 수 있을 것이다.
도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 앞서 설명된 내용과 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 2를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제3 트랜지스터(TR3)를 포함할 수 있다.
몇몇 실시예에 따른 제1 트랜지스터(TR1)는 기판(100)의 제1 NMOS 영역(N1) 상에 배치될 수 있다. 제1 트랜지스터(TR1)는 제1 채널층(110a), 제1 소오스(120a), 제1 드레인(121a), 제1 게이트 구조체(G1), 및 제1 층간 절연막(170a)을 포함할 수 있다.
제1 채널층(110a)은 제1 불순물 영역(201a)과 제2 불순물 영역(202a)을 포함할 수 있다. 제1 불순물 영역(201a)은 제1 불순물이 제1 농도 이상인 영역일 수 있다. 제2 불순물 영역(202a)은 제1 불순물이 제1 농도 미만인 영역일 수 있다. 제1 불순물 영역(201a)은 제2 불순물 영역(202a) 사이에 배치될 수 있다.
제1 불순물 영역(201a)과 제2 불순물 영역(202a)은 이온 주입(ion implantation) 공정과 열처리(annealing) 공정을 통해 형성될 수 있으나, 실시예들이 이에 제한되지 않는다. 예를 들어, 제1 불순물 영역(201a)과 제2 불순물 영역(202a)은 확산을 통해 형성될 수 있다. 제1 불순물 영역(201a)과 제2 불순물 영역(202a)에 대한 상세한 설명을 위해 도 3을 참조하여 설명한다.
도 3은 몇몇 실시예에 따른 제1 불순물 영역과 제2 불순물 영역을 설명하기 위한 예시적인 확대도이다.
도 3을 참조하면, 이온 주입 공정에 의해 제1 채널층(110a) 내에 제1 불순물(310)이 주입될 수 있다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 적절한 방법을 이용하여 원하는 깊이에 제1 불순물(310)을 주입할 수 있다. 이때 주입된 제1 불순물(310)은 제1 채널층(110a) 내에서 랜덤하게 분포될 수 있다. 예를 들어, 제1 불순물(310)은 제1 채널층(110a) 내에서 정규 분포를 따라 분포될 수 있다. 앞서 설명한 바와 같이, 이하에서는, 설명의 편의상 제1 불순물(310)의 농도가 제1 농도 이상인 영역을 제1 불순물 영역(201a)으로 지칭한다. 또한, 제1 불순물(310)의 농도가 제1 농도 미만인 영역을 제2 불순물 영역(202a)으로 지칭한다. 제1 불순물(310)이 제1 채널층(110a) 내에서 정규 분포를 따라 분포되므로, 제1 불순물 영역(201a)은 제2 불순물 영역(202a) 사이에 배치되는 양상을 가질 수 있다.
다시 도 2를 참조하면, 몇몇 실시예에 따른 제2 트랜지스터(TR2)는 기판(100)의 제1 PMOS 영역(P1) 상에 배치될 수 있다. 제2 트랜지스터(TR2)는 제2 채널층(110b), 제2 소오스(120b), 제2 드레인(121b), 제2 게이트 구조체(G2), 및 제2 층간 절연막(170b)을 포함할 수 있다.
제2 채널층(110b)은 제3 불순물 영역(201b)과 제4 불순물 영역(202b)을 포함할 수 있다. 제3 불순물 영역(201b)은 제4 불순물 영역(202b) 사이에 배치될 수 있다. 제3 불순물 영역(201b)과 제4 불순물 영역(202b)은 앞서 도 3을 이용하여 설명한 제1 불순물 영역(201a)과 제2 불순물 영역(202a)과 각각 유사할 수 있다. 예를 들어, 제3 불순물 영역(201b)은 제2 불순물의 농도가 제2 농도 이상인 영역일 수 있다. 또한, 제4 불순물 영역(202b)은 제2 불순물의 농도가 제2 농도 미만인 영역일 수 있다. 예를 들어, 제3 불순물 영역(201b)과 제4 불순물 영역(202b)은 이온 주입 공정을 통해 형성될 수 있으나, 실시예들이 이에 제한되지는 않는다.
몇몇 실시예에 따른 제1 불순물 영역(201a)과 제3 불순물 영역(201b)은 각각 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 문턱 전압(threshold voltage)을 조절하는데 이용될 수 있다.
도 2 및 도 3을 참조하여 설명한 반도체 장치는, 제1 채널층(110a)이 제1 불순물 영역(201a)과 제2 불순물 영역(202a)을 포함하고, 제2 채널층(110b)이 제3 불순물 영역(201b)과 제4 불순물 영역(202b)을 포함한다는 점 외에, 도 1의 반도체 장치와 유사할 수 있다. 따라서, 도 2의 제1 소오스(120a), 제1 드레인(121a), 제1 게이트 구조체(G1), 및 제1 층간 절연막(170a), 제2 소오스(120b), 제2 드레인(121b), 제2 게이트 구조체(G2), 제2 층간 절연막(170b), 제3 소오스(120c), 제3 드레인(121c), 제3 게이트 구조체(G3), 및 제3 층간 절연막(170c)에 관한 설명은 생략한다.
도 4는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제3 트랜지스터(TR3)를 포함할 수 있다.
몇몇 실시예에 따른 제1 트랜지스터(TR1)는 기판(100)의 제1 NMOS 영역(N1) 상에 배치될 수 있다. 또한, 제2 트랜지스터(TR2)는 기판(100)의 제1 PMOS 영역(P1) 상에 배치될 수 있다. 또한, 제3 트랜지스터(TR3)는 기판(100)의 제2 PMOS 영역(P2) 상에 배치될 수 있다. 다시 말해서, 제1 트랜지스터(TR1)는 NMOS 트랜지스터일 수 있다. 또한, 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)는 PMOS 트랜지스터일 수 있다.
몇몇 실시예에 따른 기판(100)은 제5 불순물 영역(401a), 제6 불순물 영역(402a), 제7 불순물 영역(401b), 제8 불순물 영역(402b), 제9 불순물 영역(401c), 및 제10 불순물 영역(402c)을 포함할 수 있다. 예를 들어, 기판(100)의 제1 NMOS 영역(N1)은 제5 불순물 영역(401a)과 제6 불순물 영역(402a)을 포함할 수 있다. 또한, 예를 들어, 기판(100)의 제1 PMOS 영역(P1)은 제7 불순물 영역(401b)과 제8 불순물 영역(402b)을 포함할 수 있다. 또한, 예를 들어, 기판(100)의 제2 PMOS 영역(P2)은 제9 불순물 영역(401c)과 제10 불순물 영역(402c)을 포함할 수 있다.
앞서 설명한 바와 유사하게, 제5 불순물 영역(401a)은 제3 불순물의 농도가 제3 농도 이상인 영역일 수 있다. 제6 불순물 영역(402a)은 제3 불순물의 농도가 제3 농도 미만인 영역일 수 있다. 제7 불순물 영역(401b)은 제4 불순물의 농도가 제4 농도 이상인 영역일 수 있다. 제8 불순물 영역(402b)은 제4 불순물의 농도가 제4 농도 미만인 영역일 수 있다. 제9 불순물 영역(401c)은 제5 불순물의 농도가 제5 농도 이상인 영역일 수 있다. 제10 불순물 영역(402c)은 제5 불순물의 농도가 제5 농도 미만인 영역일 수 있다.
몇몇 실시예에 따르면, 제5 불순물 영역(401a)은 제1 소오스(120a)와 제1 드레인(121a)의 하면 상에 배치될 수 있다. 또한, 제5 불순물 영역(401a)은 제1 채널층(110a) 아래에 배치될 수 있다. 제7 불순물 영역(401b)은 제2 소오스(120b)와 제2 드레인(121b)의 하면 상에 배치될 수 있다. 또한, 제7 불순물 영역(401b)은 제2 채널층(110b) 아래에 배치될 수 있다. 제9 불순물 영역(401c)은 제3 소오스(120c)와 제3 드레인(121c)의 하면 상에 배치될 수 있다. 또한, 제9 불순물 영역(401c)은 제3 채널층(110c) 아래에 배치될 수 있다.
몇몇 실시예에 따르면, 제5 불순물 영역(401a)은 제1 소오스(120a)와 제1 드레인(121a) 사이의 펀치-스루(punch-through)를 방지할 수 있다. 또한, 제7 불순물 영역(401b)은 제2 소오스(120b)와 제2 드레인(121b) 사이의 펀치-스루를 방지할 수 있다. 또한, 제9 불순물 영역(401c)은 제3 소오스(120c)와 제3 드레인(121c) 사이의 펀치-스루를 방지할 수 있다.
도 4를 참조하여 설명한 반도체 장치는, 기판(100)이 제5 불순물 영역(401a)과 제6 불순물 영역(402a)을 포함한다는 점 외에, 도 1의 반도체 장치와 유사할 수 있다. 따라서, 도 4의 제1 채널층(110a), 제1 소오스(120a), 제1 드레인(121a), 제1 게이트 구조체(G1), 제1 층간 절연막(170a), 제2 채널층(110b), 제2 소오스(120b), 제2 드레인(121b), 제2 게이트 구조체(G2), 제2 층간 절연막(170b), 제3 채널층(110c), 제3 소오스(120c), 제3 드레인(121c), 제3 게이트 구조체(G3), 및 제3 층간 절연막(170c)에 관한 설명은 생략한다.
도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제3 트랜지스터(TR3)를 포함할 수 있다.
몇몇 실시예에 따른 제1 트랜지스터(TR1)는 기판(100)의 제1 NMOS 영역(N1) 상에 배치될 수 있다. 또한, 제2 트랜지스터(TR2)는 기판(100)의 제1 PMOS 영역(P1) 상에 배치될 수 있다. 또한, 제3 트랜지스터(TR3)는 기판(100)의 제2 PMOS 영역(P2) 상에 배치될 수 있다. 다시 말해서, 제1 트랜지스터(TR1)는 NMOS 트랜지스터일 수 있다. 또한, 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)는 PMOS 트랜지스터일 수 있다.
몇몇 실시예에 따른 기판(100)은 제5 불순물 영역(401a), 제6 불순물 영역(402a), 제7 불순물 영역(401b), 제8 불순물 영역(402b), 제9 불순물 영역(401c), 제10 불순물 영역(402c), 제11 불순물 영역(501a), 제12 불순물 영역(501b) 및 제13 불순물 영역(501c)을 포함할 수 있다.
앞서 설명한 바와 유사하게, 제5 불순물 영역(401a)과 제11 불순물 영역(501a)은 제3 불순물의 농도가 제3 농도 이상인 영역일 수 있다. 또한, 제6 불순물 영역(402a)은 제3 불순물의 농도가 제3 농도 미만인 영역일 수 있다. 제7 불순물 영역(401b)과 제12 불순물 영역(501b)은 제4 불순물의 농도가 제4 농도 이상인 영역일 수 있다. 제8 불순물 영역(402b)은 제4 불순물의 농도가 제4 농도 미만인 영역일 수 있다. 제9 불순물 영역(401c)과 제13 불순물 영역(501c)은 제5 불순물의 농도가 제5 농도 이상인 영역일 수 있다. 제10 불순물 영역(402c)은 제5 불순물의 농도가 제5 농도 미만인 영역일 수 있다.
몇몇 실시예에 따르면, 제11 불순물 영역(501a)은 제5 불순물 영역(401a)과 이격되고, 제5 불순물 영역(401a)의 하면 상에 배치될 수 있다. 다시 말해서, 제6 불순물 영역(402a)은 제5 불순물 영역(401a)과 제11 불순물 영역(501a) 사이에 배치될 수 있다. 또한, 제6 불순물 영역(402a)은 제11 불순물 영역(501a)의 하면 상에도 배치될 수 있다.
제12 불순물 영역(501b)은 제7 불순물 영역(401b)과 이격되고, 제7 불순물 영역(401b)의 하면 상에 배치될 수 있다. 다시 말해서, 제8 불순물 영역(402b)은 제7 불순물 영역(401b)과 제12 불순물 영역(501b) 사이에 배치될 수 있다. 또한, 제8 불순물 영역(402b)은 제12 불순물 영역(501b)의 하면 상에도 배치될 수 있다.
제13 불순물 영역(501c)은 제9 불순물 영역(401c)과 이격되고, 제9 불순물 영역(401c)의 하면 상에 배치될 수 있다. 다시 말해서, 제10 불순물 영역(402c)은 제9 불순물 영역(401c)과 제13 불순물 영역(501c) 사이에 배치될 수 있다. 또한, 제10 불순물 영역(402c)은 제13 불순물 영역(501c)의 하면 상에도 배치될 수 있다.
몇몇 실시예에 따르면, 제11 불순물 영역(501a)은 제1 소오스(120a) 및 제1 드레인(121a)과 제1 트랜지스터(TR1)의 바디(body) 사이를 절연할 수 있다. 또한, 제12 불순물 영역(501b)은 제2 소오스(120b) 및 제2 드레인(121b)과 제2 트랜지스터(TR2)의 바디 사이를 절연할 수 있다. 제13 불순물 영역(501c)은 제3 소오스(120c) 및 제3 드레인(121c)과 제3 트랜지스터(TR3)의 바디 사이를 절연할 수 있다.
도 5를 참조하여 설명한 반도체 장치는, 기판(100)이 제11 불순물 영역(501a), 제12 불순물 영역(501b), 및 제13 불순물 영역(501c)을 더 포함한다는 점 외에, 도 4의 반도체 장치와 유사할 수 있다. 따라서, 도 5의 제1 채널층(110a), 제1 소오스(120a), 제1 드레인(121a), 제1 게이트 구조체(G1), 제1 층간 절연막(170a), 제2 채널층(110b), 제2 소오스(120b), 제2 드레인(121b), 제2 게이트 구조체(G2), 제2 층간 절연막(170b), 제3 채널층(110c), 제3 소오스(120c), 제3 드레인(121c), 제3 게이트 구조체(G3), 및 제3 층간 절연막(170c)에 관한 설명은 생략한다.
도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제3 트랜지스터(TR3)를 포함할 수 있다.
몇몇 실시예에 따른 제1 트랜지스터(TR1)는 기판(100)의 제1 NMOS 영역(N1) 상에 배치될 수 있다. 또한, 제2 트랜지스터(TR2)는 기판(100)의 제1 PMOS 영역(P1) 상에 배치될 수 있다. 또한, 제3 트랜지스터(TR3)는 기판(100)의 제2 PMOS 영역(P2) 상에 배치될 수 있다. 다시 말해서, 제1 트랜지스터(TR1)는 NMOS 트랜지스터일 수 있다. 또한, 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)는 PMOS 트랜지스터일 수 있다.
몇몇 실시예에 따르면, 제1 채널층(110a)은 제1 불순물 영역(201a)과 제2 불순물 영역(202a)을 포함할 수 있다. 제2 채널층(110b)은 제3 불순물 영역(201b)과 제4 불순물 영역(202b)을 포함할 수 있다. 기판(100)은 제5 불순물 영역(401a) 내지 제13 불순물 영역(501c)을 포함할 수 있다. 도 6의 제1 불순물 영역(201a) 내지 제13 불순물 영역(501c)은 앞서 설명한 내용과 유사하므로, 자세한 설명은 생략한다.
도 6을 참조하여 설명한 반도체 장치는, 제1 채널층(110a)이 제1 불순물 영역(201a) 및 제2 불순물 영역(202a)을 포함하고, 제2 채널층(110b)이 제3 불순물 영역(201b) 및 제4 불순물 영역(202b)을 포함하는 점 외에, 도 5의 반도체 장치와 유사할 수 있다. 따라서, 도 6의 제1 소오스(120a), 제1 드레인(121a), 제1 게이트 구조체(G1), 제1 층간 절연막(170a), 제2 소오스(120b), 제2 드레인(121b), 제2 게이트 구조체(G2), 제2 층간 절연막(170b), 제3 소오스(120c), 제3 드레인(121c), 제3 게이트 구조체(G3), 및 제3 층간 절연막(170c)에 관한 설명은 생략한다.
도 7은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 및 제4 트랜지스터(TR4)를 포함할 수 있다.
몇몇 실시예에 따른 제2 트랜지스터(TR2)는 기판(100)의 제1 PMOS 영역(P1) 상에 배치될 수 있다. 또한, 제3 트랜지스터(TR3)는 기판(100)의 제2 PMOS 영역(P2) 상에 배치될 수 있다. 또한, 제4 트랜지스터(TR4)는 기판(100)의 제2 NMOS 영역(N2) 상에 배치될 수 있다. 다시 말해서, 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)는 PMOS 트랜지스터일 수 있다. 또한, 제4 트랜지스터(TR4)는 NMOS 트랜지스터일 수 있다.
몇몇 실시예에 따르면, 제4 트랜지스터(TR4)가 턴 온(turn on)되었을 때의 구동 전류는, 앞서 설명한 제1 트랜지스터(TR1)가 턴 온되었을 때의 구동 전류보다 클 수 있다. 몇몇 실시예에서, 제4 트랜지스터(TR4)의 누설 전류(leakage current)는 앞서 설명한 제1 트랜지스터(TR1)의 누설 전류보다 클 수 있다.
몇몇 실시예에 따른 제2 트랜지스터(TR2)는 제2 채널층(110b), 제2 소오스(120b), 제2 드레인(121b), 제2 게이트 구조체(G2), 및 제2 층간 절연막(170b)을 포함할 수 있다. 또한, 제3 트랜지스터(TR3)는 제3 채널층(110c), 제3 소오스(120c), 제3 드레인(121c), 제3 게이트 구조체(G3), 및 제3 층간 절연막(170c)을 포함할 수 있다. 또한, 제4 트랜지스터(TR4)는 제4 채널층(110d), 제4 소오스(120d), 제4 드레인(121d), 제4 게이트 구조체(G4), 및 제4 층간 절연막(170d)을 포함할 수 있다. 예를 들어, 제4 게이트 구조체(G4)는 제4 계면 절연막(130d), 제4 게이트 절연막(150d), 제4 게이트 전극(140d), 제4 게이트 스페이서(160d)를 포함할 수 있다.
몇몇 실시예에 따르면, 제2 채널층(110b)은 제1 물질을 포함할 수 있다. 예를 들어, 제1 물질은 실리콘(Si)일 수 있으나, 실시예들이 이에 제한되지는 않는다. 몇몇 실시예에 따르면, 제3 채널층(110c)은 제1 물질과는 다른 제2 물질을 포함할 수 있다. 예를 들어, 제2 물질은 실리콘 저마늄(SiGe)일 수 있으나, 실시예들이 이에 제한되지는 않는다. 몇몇 실시예에 따르면, 제4 채널층(110d)은 제1 물질 및 제2 물질과는 다른 제3 물질을 포함할 수 있다. 예를 들어, 제3 물질은 실리콘 카바이드(SiC)일 수 있으나, 실시예들이 이에 제한되지는 않는다. 다시 말해서, 제2 채널층(110b), 제3 채널층(110c), 및 제4 채널층(110d)은 각각 서로 다른 물질을 포함할 수 있다.
제4 트랜지스터(TR4)는 제4 채널층(110d)이 제3 물질을 포함하는 것 외에는 도 1의 제1 트랜지스터(TR1)와 유사할 수 있다. 따라서, 제4 소오스(120d), 제4 드레인(121d), 제4 게이트 구조체(G4), 및 제4 층간 절연막(170d)에 관한 설명은 생략한다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 및 제4 트랜지스터(TR4)를 포함할 수 있다.
몇몇 실시예에 따른 반도체 장치는 도 1을 이용하여 설명한 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)와, 도 7을 이용하여 설명한 제4 트랜지스터(TR4)를 포함할 수 있다. 설명의 편의상 제1 내지 제4 트랜지스터(TR1~TR4)에 관한 설명은 생략한다.
도 1 내지 도 8을 이용하여 몇몇 실시예에 따른 반도체 장치를 설명하였으나, 실시예들이 이에 제한되지는 않는다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 조합으로 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 및/또는 제4 트랜지스터(TR4)를 포함하는 반도체 장치를 구현할 수 있을 것이다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해 도 9는 층간 절연막 등을 생략하여 도시한다. 도 10은 도 9의 라인 I-I'을 절단한 단면도이다. 도 11 내지 도 17은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9 및 도 10을 참조하면, 기판(100) 상에 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 제3 핀형 패턴(F3), 및 제4 핀형 패턴(F4)을 각각 형성한다. 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 제3 핀형 패턴(F3), 및 제4 핀형 패턴(F4)은 기판(100)을 리세스(recess)하여 형성할 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 기판(100) 상에 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 제3 핀형 패턴(F3), 및 제4 핀형 패턴(F4)을 에피택시 성장(epitaxy growth)하여, 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 제3 핀형 패턴(F3), 및 제4 핀형 패턴(F4)을 형성할 수 있다.
제1 핀형 패턴(F1)의 적어도 일부를 덮는 필드 절연막(1110)을 형성한다. 도시하지는 않았지만, 제2 핀형 패턴(F2), 제3 핀형 패턴(F3), 및 제4 핀형 패턴(F4)을 덮는 필드 절연막(1110)도 각각 형성할 수 있다.
도 11을 참조하면, 이온 주입 공정과 열처리 공정을 이용하여, 기판(100) 내에 제1 불순물 영역(201a) 내지 제13 불순물 영역(501c)과, 제14 불순물 영역(201d), 제15 불순물 영역(401d), 및 제16 불순물 영역(501d)을 형성할 수 있다. 제14 불순물 영역(201d)은 제1 불순물 영역(201a)과 유사할 수 있다. 또한, 제15 불순물 영역(401d)은 제5 불순물 영역(401a)과 유사할 수 있다. 또한, 제16 불순물 영역(501d)은 제11 불순물 영역(501a)과 유사할 수 있다. 비록 본 명세서에서는 제1 불순물 영역(201a) 내지 제13 불순물 영역(501c)을 형성할 때 이온 주입 공정을 이용하는 것을 예로서 설명하나, 실시예들이 이에 제한되지 않는다. 본 발명의 기술 분야에서 통상의 지식을 가진자들은 다양한 방법으로 제1 불순물 영역(201a) 내지 제16 불순물 영역(501d)을 형성할 수 있다.
도 12를 참조하면, 제1 트렌치(T1)와 제2 트렌치(T2)를 각각 형성한다. 예를 들어, 기판(100)의 제2 NMOS 영역(N2)의 적어도 일부를 리세스(recess)하여, 제1 트렌치(T1)를 형성할 수 있다. 또한, 예를 들어, 기판(100)의 제2 PMOS 영역(P2)의 적어도 일부를 리세스하여, 제2 트렌치(T2)를 형성할 수 있다.
도 12 및 도 13을 참조하면, 제1 트렌치(T1)와 제2 트렌치(T2)에 각각 제4 채널층(110d)과 제3 채널층(110c)을 형성할 수 있다. 몇몇 실시예에 따르면, 에피택시 성장, 화학 기상 증착(CVD) 및/또는 물리 기상 증착(PVD) 등을 이용하여, 제4 채널층(110d)과 제3 채널층(110c)을 형성할 수 있으나, 실시예들이 이에 제한되지는 않는다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방법으로 제4 채널층(110d)과 제3 채널층(110c)을 형성할 수 있다. 앞서 설명한 바와 같이, 제4 채널층(110d)은 제3 물질(예를 들어, 실리콘 카바이드(SiC))를 포함할 수 있고, 제3 채널층(110c)은 제2 물질(예를 들어, 실리콘 저마늄(SiGe))을 포함할 수 있다.
도 14를 참조하면, 기판(100) 상에 제1 더미 게이트 구조체(D1), 제2 더미 게이트 구조체(D2), 제3 더미 게이트 구조체(D3), 및 제4 더미 게이트 구조체(D4)를 형성할 수 있다. 예를 들어, 기판(100)의 제1 NMOS 영역(N1) 상에 제1 더미 게이트 구조체(D1)를 형성할 수 있다. 예를 들어, 기판(100)의 제1 PMOS 영역(P1) 상에 제2 더미 게이트 구조체(D2)를 형성할 수 있다. 예를 들어, 기판(100)의 제2 PMOS 영역(P2) 상에 제3 더미 게이트 구조체(D3)를 형성할 수 있다. 예를를 들어, 기판(100)의 제2 NMOS 영역(N2) 상에 제4 더미 게이트 구조체(D4)를 형성할 수 있다.
몇몇 실시예에 따르면, 제1 더미 게이트 구조체(D1)는 제1 더미 게이트 절연막(DD1), 제1 더미 게이트 전극(DE1), 제1 더미 게이트 스페이서(DS1), 및 제1 캡핑막(CP1)을 포함할 수 있으나, 실시예들이 이에 제한되지는 않는다. 또한, 제1 더미 게이트 구조체(D1)는 제2 더미 게이트 절연막(DD2), 제2 더미 게이트 전극(DE2), 제2 더미 게이트 스페이서(DS2), 및 제2 캡핑막(CP2)을 포함할 수 있으나, 실시예들이 이에 제한되지는 않는다. 또한, 제3 더미 게이트 구조체(D3)는 제3 더미 게이트 절연막(DD3), 제3 더미 게이트 전극(DE3), 제3 더미 게이트 스페이서(DS3), 및 제3 캡핑막(CP3)을 포함할 수 있으나, 실시예들이 이에 제한되지는 않는다. 또한, 제4 더미 게이트 구조체(D4)는 제4 더미 게이트 절연막(DD4), 제4 더미 게이트 전극(DE4), 제4 더미 게이트 스페이서(DS4), 및 제4 캡핑막(CP4)을 포함할 수 있으나, 실시예들이 이에 제한되지는 않는다.
도 15를 참조하면, 제1 더미 게이트 구조체(D1) 내지 제4 더미 게이트 구조체(D4)를 이용하여, 제3 트렌치(T3), 제4 트렌치(T4), 제5 트렌치(T5), 및 제6 트렌치(T6)를 형성한다.
도 16을 참조하면, 제3 트렌치(T3)를 채워 제1 소오스(120a)와 제1 드레인(121a)을 형성할 수 있다. 또한, 제4 트렌치(T4)를 채워 제2 소오스(120b)와 제2 드레인(121b)을 형성할 수 있다. 또한, 제5 트렌치(T5)를 채워 제3 소오스(120c)와 제3 드레인(121c)을 형성할 수 있다. 또한, 제6 트렌치(T6)를 채워 제4 소오스(120d)와 제4 드레인(121d)을 형성할 수 있다.
도 17을 참조하면, 제1 더미 게이트 구조체(D1) 내지 제4 더미 게이트 구조체(D4)를 제거하고, 제1 게이트 구조체(G1) 내지 제4 게이트 구조체(G4)를 형성한다.
비록 도 11 내지 도 17을 이용하여, 게이트 라스트(gate last) 공정을 이용한 반도체 장치의 제조 방법에 대해 설명하였으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 도 1 내지 도 8의 반도체 장치는 게이트 퍼스트(gate first) 공정을 이용하여 제조될 수 있음은 물론이다.
도 18 내지 도 20은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18을 참조하면, 기판(100) 내에 제1 불순물 영역(201a), 제3 불순물 영역(201b), 제5 불순물 영역(401a), 제7 불순물 영역(401b), 제9 불순물 영역(401c), 제11 불순물 영역(501a), 제12 불순물 영역(501b), 제13 불순물 영역(501c), 제15 불순물 영역(401d), 및 제16 불순물 영역(501d)을 형성한다.
도 19를 참조하면, 제7 트렌치(T7), 제8 트렌치(T8), 제9 트렌치(T9), 및 제10 트렌치(T10)를 각각 형성한다. 예를 들어, 기판(100)의 제1 NMOS 영역(N1)의 적어도 일부를 리세스(recess)하여, 제7 트렌치(T7)를 형성할 수 있다. 또한, 예를 들어, 기판(100)의 제2 NMOS 영역(N2)의 적어도 일부를 리세스하여, 제8 트렌치(T8)를 형성할 수 있다. 또한, 예를 들어, 기판(100)의 제1 PMOS 영역(P1)의 적어도 일부를 리세스(recess)하여, 제9 트렌치(T9)를 형성할 수 있다. 또한, 예를 들어, 기판(100)의 제2 PMOS 영역(P2)의 적어도 일부를 리세스하여, 제10 트렌치(T10)를 형성할 수 있다.
도 19 및 도 20을 참조하면, 제7 트렌치(T7), 제8 트렌치(T8), 제9 트렌치(T9), 및 제10 트렌치(T10)에 각각 제1 채널층(110a), 제4 채널층(110d), 제2 채널층(110b), 및 제3 채널층(110c)을 형성할 수 있다. 몇몇 실시예에 따르면, 에피택시 성장, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 등을 이용하여, 제1 채널층(110a) 내지 제4 채널층(110d)을 형성할 수 있으나, 실시예들이 이에 제한되지는 않는다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방법으로 제1 채널층(110a) 내지 제4 채널층(110d)을 형성할 수 있다. 앞서 설명한 바와 같이, 제1 채널층(110a)과 제2 채널층(110b)은 제1 물질(예를 들어, 실리콘(Si))을 포함할 수 있고, 제3 채널층(110c)은 제2 물질(예를 들어, 실리콘 저마늄(SiGe))을 포함할 수 있고, 제4 채널층(110d)은 제3 물질(예를 들어, 실리콘 카바이드(SiC))를 포함할 수 있다.
이하, 도 14 내지 도 17에서 설명한 방법과 유사한 방법으로, 몇몇 실시예에 따른 반도체 장치를 제조하기 위해 필요한 단계들을 수행할 수 있다.
도 11 내지 도 17 및, 도 18 내지 도 20을 이용하여 몇몇 실시예에 따른 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)를 모두 포함하는 반도체 장치의 제조 방법에 대해 설명하였으나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 기술 분야에서 통상의 지식을 가진 자는 본 설명을 통해 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4) 중 적어도 일부를 포함하는 반도체 장치를 제조할 수 있을 것이다. 또한, 본 발명의 기술 분야에서 통상의 지식을 가진 자는 필요에 따라 특정 단계를 추가하거나 생략, 또는 변경함으로써, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및/또는 제4 트랜지스터(TR4)를 포함하는 반도체 장치를 제조할 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110a, 110b, 110c, 110d: 채널층
120a, 120b, 120c, 120d: 소오스 121a, 121b, 121c, 121d: 드레인
122, 123: 버퍼층 G1, G2, G3, G4: 게이트 구조체

Claims (10)

  1. 제1 내지 제3 영역을 포함하는 기판;
    상기 제1 영역에 배치되고, 제1 채널층을 포함하는 제1 도전형의 제1 트랜지스터로, 상기 제1 채널층은 제1 물질을 포함하는 제1 트랜지스터;
    상기 제2 영역에 배치되고, 제2 채널층을 포함하는 상기 제1 도전형과 다른 제2 도전형의 제2 트랜지스터로, 상기 제2 채널층은 상기 제1 물질을 포함하는 제2 트랜지스터; 및
    상기 제3 영역에 배치되고, 제3 채널층을 포함하는 상기 제2 도전형의 제3 트랜지스터로, 상기 제3 채널층은 상기 제1 물질과 다른 제2 물질을 포함하는 제3 트랜지스터를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 트랜지스터는 상기 제2 채널층의 양측 상에 배치되는 제1 소오스/드레인과,
    상기 제1 소오스/드레인과 상기 제2 채널층 사이에 배치되는 제1 버퍼층을 더 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 기판은 제4 영역을 더 포함하고,
    상기 반도체 장치는 상기 제4 영역에 배치되고, 제4 채널층을 포함하는 상기 제1 도전형의 제4 트랜지스터로, 상기 제4 채널층은 상기 제1 및 제2 물질과 다른 제3 물질을 포함하는 제4 트랜지스터를 더 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 기판은 제1 불순물이 제1 농도 미만인 제1 불순물 영역과 상기 제1 불순물이 상기 제1 농도 이상인 제2 불순물 영역을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 채널층은 제1 불순물이 제1 농도 미만인 제1 불순물 영역과 상기 제1 불순물이 상기 제1 농도 이상인 제2 불순물 영역을 포함하고,
    상기 제2 채널층은 제2 불순물이 제2 농도 미만인 제3 불순물 영역과 상기 제2 불순물이 상기 제2 농도 이상인 제4 불순물 영역을 포함하는 반도체 장치.
  6. 제1 도전형의 제1 소오스;
    상기 제1 소오스와 이격되는 상기 제1 도전형의 제1 드레인;
    상기 제1 소오스 및 상기 제1 드레인 사이에 배치되고, 제1 물질을 포함하는 제1 채널층;
    상기 제1 채널층 상의 제1 게이트 구조체;
    상기 제1 도전형과 다른 제2 도전형의 제2 소오스;
    상기 제2 소오스와 이격되는 상기 제2 도전형의 제2 드레인;
    상기 제2 소오스 및 상기 제2 드레인 사이에 배치되고, 상기 제1 물질과 다른 제2 물질을 포함하는 제2 채널층;
    상기 제2 채널층 상의 제2 게이트 구조체;
    상기 제1 도전형과 다른 제2 도전형의 제3 소오스;
    상기 제3 소오스와 이격되는 상기 제2 도전형의 제3 드레인;
    상기 제3 소오스 및 상기 제3 드레인 사이에 배치되고, 상기 제1 및 제2 물질과 다른 제3 물질을 포함하는 제3 채널층; 및
    상기 제3 채널층 상의 제3 게이트 구조체를 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제2 소오스와 상기 제2 채널층 사이에 배치되는 상기 제2 도전형의 제1 버퍼층; 및
    상기 제2 드레인과 상기 제2 채널층 사이에 배치되는 상기 제2 도전형의 제2 버퍼층을 더 포함하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제1 물질은 실리콘 카바이드(SiC)를 포함하고, 상기 제2 물질은 실리콘(Si)을 포함하고, 상기 제3 물질은 실리콘 저마늄(SiGe)을 포함하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 제1 소오스와 상기 제1 드레인 아래에 배치되어, 상기 제1 소오스와 상기 제1 드레인 사이의 펀치-스루(punch-through)를 방지하는 제1 불순물 영역;
    상기 제2 소오스와 상기 제2 드레인 아래에 배치되어, 상기 제2 소오스와 상기 제2 드레인 사이의 펀치-스루를 방지하는 제2 불순물 영역; 및
    상기 제3 소오스와 상기 제3 드레인 아래에 배치되어, 상기 제3 소오스와 상기 제3 드레인 사이의 펀치-스루를 방지하는 제3 불순물 영역을 더 포함하고,
  10. 제1 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 배치되고, 제1 채널층을 포함하는 제1 도전형의 제1 트랜지스터로, 상기 제1 채널층은 제1 물질을 포함하는 제1 트랜지스터; 및
    상기 제2 영역에 배치되고, 제2 채널층을 포함하는 상기 제1 도전형의 제2 트랜지스터로, 상기 제2 채널층은 상기 제1 물질과 다른 제2 물질을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는,
    상기 제1 채널층의 양측 상에 배치되고, 제3 물질을 제1 농도로 포함하는 제1 소오스/드레인; 및
    상기 제1 채널층과 상기 제1 소오스/드레인 사이에 배치되고, 상기 제3 물질을 상기 제1 농도보다 작은 제2 농도로 포함하는 제1 버퍼층을 포함하는 반도체 장치.
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