KR102394925B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판으로부터 돌출되어 제1 방향으로 연장되는 핀형 패턴을 형성하고, 기판 상에, 핀형 패턴의 일부를 감싸는 필드 절연막을 형성하고, 필드 절연막 및 핀형 패턴 상에, 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조체를 형성하고, 게이트 구조체에 의해 노출되고 게이트 구조체와 인접하고 제2 방향으로 연장되는 상기 필드 절연막의 제1 영역에, 질소 원소를 포함하는 제1 배리어막을 형성하고, 제1 배리어막과 게이트 구조체의 측벽에, 게이트 스페이서를 형성하는 것을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라, 반도체 장치에 포함된 트랜지스터의 작은 구조적 차이는 반도체 장치의 성능에 큰 영향을 준다. 일반적으로, 트랜지스터는 폴리 실리콘 게이트 전극을 포함하였다. 그러나, 성능 요구사항을 충족시키기 위해, 폴리실리콘 게이트 전극은 금속 게이트 전극으로 대체되고 있다. 금속 게이트를 구현하는 하나의 방법은 "게이트 라스트(gate last) 공정" 또는 "리플레이스먼트 게이트(replacement gate) 공정"이 있을 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 배리어막을 형성하여 반도체 장치의 성능 및 수율을 향상시킬 수 있는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 기판으로부터 돌출되어 제1 방향으로 연장되는 핀형 패턴을 형성하고, 기판 상에, 핀형 패턴의 일부를 감싸는 필드 절연막을 형성하고, 필드 절연막 및 핀형 패턴 상에, 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조체를 형성하고, 게이트 구조체에 의해 노출되고 게이트 구조체와 인접하고 제2 방향으로 연장되는 필드 절연막의 제1 영역에, 질소 원소를 포함하는 제1 배리어막을 형성하고, 제1 배리어막과 게이트 구조체의 측벽에, 게이트 스페이서를 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 기판으로부터 돌출되어 제1 방향으로 연장되는 핀형 패턴을 형성하고, 상기 기판 상에, 상기 핀형 패턴의 일부를 감싸는 필드 절연막을 형성하고, 상기 필드 절연막 및 상기 핀형 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조체를 형성하고, 상기 필드 절연막 상과 상기 게이트 구조체의 측벽 상에, 게이트 스페이서를 형성하는 것을 포함하고, 상기 필드 절연막은 상기 게이트 스페이서와 중첩되는 제1 영역을 포함하고, 상기 필드 절연막의 제1 영역은 질소 원소를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 기판 상에 돌출되어 제1 방향으로 연장되는 핀형 패턴을 형성하고, 상기 기판 상에, 상기 핀형 패턴의 일부를 감싸는 필드 절연막을 형성하고, 상기 필드 절연막 및 상기 핀형 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 더미 게이트 구조체를 형성하고, 상기 필드 절연막의 상면, 상기 핀형 패턴의 상면, 상기 핀형 패턴의 측벽, 상기 더미 게이트 구조체의 상면 및 상기 더미 게이트 구조체의 측벽에 대해 질화 공정을 수행하여, 질소 원소를 포함하는 배리어막을 형성하고, 상기 배리어막 상과 상기 더미 게이트 구조체의 측벽 상에, 게이트 스페이서를 형성하고, 상기 핀형 패턴 상에 반도체 패턴을 형성하고, 상기 더미 게이트 구조체를 제거하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장되는 핀형 패턴, 상기 기판 상에, 상기 핀형 패턴의 적어도 일부를 감싸는 필드 절연막, 상기 필드 절연막 및 상기 핀형 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조체 및 상기 게이트 구조체 측벽의 상의 게이트 스페이서를 포함하고, 상기 필드 절연막은 상기 게이트 스페이서와 중첩되는 제1 영역을 포함하고, 상기 필드 절연막의 제1 영역에서, 상기 필드 절연막의 상부는 질소 원소를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 사시도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4 내지 도 23은, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
덧붙여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 패턴을 이용한 다채널 트랜지스터인 것으로 설명하지만, 평면(planar) 트랜지스터일 수 있음 물론이다.
이하에서 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 사시도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다. 설명의 편의를 위해서, 도 1에서는 층간 절연막(170)을 도시하지 않았다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판(100), 제1 핀형 패턴(111), 제2 핀형 패턴(112), 필드 절연막(120), 제1 게이트 구조체(130), 게이트 스페이서(140), 배리어막(150), 제1 반도체 패턴(161) 및 제2 반도체 패턴(162)을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 패턴(111) 및 제2 핀형 패턴(112)은, 기판(100)으로부터 돌출되어, 제1 방향(D1)으로 연장될 수 있다. 제1 핀형 패턴(111)과 제2 핀형 패턴(112)은, 제2 방향(D2)으로 서로 이격될 수 있다. 제1 방향(D1)과 제2 방향(D2)은 서로 교차하는 방향일 수 있다.
이하의 도면들에서, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)의 측벽은 수직인 기울기를 갖는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)의 측벽은 기울기를 가질 수 있다. 또한, 예를 들어, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)은 테이퍼(tapered)진 형상일 수도 있다.
제1 핀형 패턴(111) 및 제2 핀형 패턴(112)은 베이스 기판 상에 형성된 에피층을 이용하여 형성할 수 있다. 이 때, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)은 실리콘을 포함하는 것으로 설명한다.
필드 절연막(120)은 기판(100) 상에 배치될 수 있다. 필드 절연막(120)은, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 적어도 일부를 감쌀 수 있다. 필드 절연막(120)이 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 일부를 감싸는 경우, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각은, 기판(100) 상에 배치된 필드 절연막(120) 위로 돌출될 수 있다.
필드 절연막(120)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
제1 게이트 구조체(130)는, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각과 교차하도록 배치될 수 있다. 예를 들어, 제1 게이트 구조체(130)는 필드 절연막(120), 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 상에, 제2 방향(D2)으로 연장될 수 있다.
제1 게이트 구조체(130)는 제1 게이트 절연막(131) 및 제1 게이트 전극(133)을 포함할 수 있다.
제1 게이트 전극(133)은 금속 물질을 포함할 수 있다. 도면에서, 제1 게이트 전극(133)이 단일층인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 전극(133)은 2층 이상의 금속층을 포함할 수 있다. 제1 게이트 전극(133)이 2층 이상의 금속층을 포함하는 경우, 2층 이상의 금속층 중 어느 하나의 층은 일함수 조절을 할 수 있다.
제1 게이트 절연막(131)은 게이트 스페이서(140)와 제1 게이트 전극(133) 사이, 제1 핀형 패턴(111)과 제1 게이트 전극(133) 사이, 및 제2 핀형 패턴(112)과 제1 게이트 전극(133) 사이에 배치될 수 있다. 또한, 제1 게이트 절연막(131)은 필드 절연막(120)과 제1 게이트 전극(133) 사이에 배치될 수 있다.
제1 게이트 절연막(131)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(131)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(140)는 제2 방향(D2)으로 연장되는 제1 게이트 구조체(130)의 양측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 반도체 패턴(161)은 제1 게이트 구조체(130)의 적어도 일측에, 제1 핀형 패턴(111) 상에 배치될 수 있다. 제2 반도체 패턴(162)은 제1 게이트 구조체(130)의 적어도 일측에, 제2 핀형 패턴(112) 상에 배치될 수 있다. 제1 반도체 패턴(161) 및 제2 반도체 패턴(162)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 반도체 패턴(161) 및 제2 반도체 패턴(162)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 등 여러 형상일 수 있다. 이하의 도면들에서는 예시적으로 오각형 형상을 도시하였다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 제1 반도체 패턴(161) 및 제2 반도체 패턴(162)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 제1 반도체 패턴(161) 및 제2 반도체 패턴(162)은 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)이 실리콘(Si)을 포함할 때, 제1 반도체 패턴(161) 및 제2 반도체 패턴(162)은 실리콘이거나, 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
배리어막(150)은, 필드 절연막(120)과 후술할 층간 절연막(170) 사이에 배치될 수 있다. 또한, 배리어막(150)은, 게이트 스페이서(140)와 중첩되는 필드 절연막(120)의 부분(즉, 제1 영역(R1))에 배치될 수 있다. 또한, 배리어막(150)은 게이트 스페이서(140)와 중첩되는 제1 핀형 패턴(111)의 부분에 배치될 수 있다. 또한, 배리어막(150)은 게이트 스페이서(140)와 중첩되는 제2 핀형 패턴(112)의 부분에 배치될 수 있다.
배리어막(150)은 필드 절연막(120)의 상면에, 필드 절연막(120) 내에 배치될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 배리어막(150)의 적어도 일부는, 필드 절연막(120)의 상면으로부터 돌출될 수 있음은 물론이다.
배리어막(150)은, 제1 핀형 패턴(111)의 상면 일부 및 제2 핀형 패턴(112)의 상면 일부 각각에, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각 내에 배치될 수 있다. 여기서, 제1 핀형 패턴(111)의 상면 일부 및 제2 핀형 패턴(112)의 상면 일부 각각은, 게이트 스페이서(140)와 중첩되는 제1 핀형 패턴(111)의 부분 및 제2 핀형 패턴(112)의 부분 각각일 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 배리어막(150)의 적어도 일부는, 제1 핀형 패턴(111)의 상면 및 제2 핀형 패턴(112)의 상면 각각으로부터 돌출될 수 있음은 물론이다.
배리어막(150)은 제1 배리어막(150a)과 제3 배리어막(150c)을 포함할 수 있다.
제1 배리어막(150a)은 필드 절연막(120)의 제1 영역(R1)에 배치되는 배리어막(150)의 일부분일 수 있다. 제1 배리어막(150a)은 필드 절연막(120)의 상부에 배치될 수 있다. 여기서 필드 절연막(120)의 상부는, 필드 절연막(120)의 상면(120U)을 포함하는 필드 절연막(120)의 부분일 수 있다. 제3 배리어막(150c)은 게이트 스페이서(140)와 중첩되는, 제1 핀형 패턴(111)의 부분 및 제2 핀형 패턴(112)의 부분 각각에 배치되는 배리어막(150)의 일부분일 수 있다. 제3 배리어막(150c)은 제1 핀형 패턴(111)의 상부 및 제2 핀형 패턴(112)의 상부에 배치될 수 있다. 여기서 제1 핀형 패턴(111)의 상부 및 제2 핀형 패턴(112)의 상부 각각은, 제1 핀형 패턴(111)의 상면 및 제2 핀형 패턴(112)의 상면을 포함하는 부분일 수 있다.
배리어막(150)은 질소 원소를 포함할 수 있다.
구체적으로, 필드 절연막(120)의 제1 영역(R1)에서, 필드 절연막(120)의 상부는 질소 원소를 포함할 수 있다. 즉, 필드 절연막(120)의 제1 영역(R1)에서, 필드 절연막(120)의 상부에 제1 배리어막(150a)이 배치되므로, 필드 절연막(120)의 상부는 질소 원소를 포함할 수 있다. 예를 들어, 필드 절연막(120)의 제1 영역(R1)에서, 필드 절연막(120)의 상면에서 필드 절연막(120)의 하면으로 갈수록 질소 원소의 농도는 감소할 수 있다.
또한, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각이 게이트 스페이서(140)와 중첩되는 영역에서, 제1 핀형 패턴(111)의 상부 및 제2 핀형 패턴(112)의 상부 각각은 질소 원소를 포함할 수 있다. 즉, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각이 게이트 스페이서(140)와 중첩되는 영역에서, 제1 핀형 패턴(111)의 상부 및 제2 핀형 패턴(112)의 상부 각각에 제3 배리어막(150c)이 배치되므로, 제1 핀형 패턴(111)의 상부 및 제2 핀형 패턴(112)의 상부 각각은 질소 원소를 포함할 수 있다. 예를 들어, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각이 게이트 스페이서(140)와 중첩되는 영역에서, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 상면에서, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 하면으로 갈수록 질소 원소의 농도는 감소할 수 있다.
질소 원소의 농도에 대한 자세한 사항은, 도 13 및 도 15등을 참조하여 후술한다.
층간 절연막(170)은, 배리어막(150) 상에, 제1 반도체 패턴(161), 제2 반도체 패턴(162), 제1 게이트 구조체(130)를 덮을 수 있다.
층간 절연막(170)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이하에서 도 4 내지 도 18을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 4 내지 도 18 각각은, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 4를 참조하면, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)이 형성될 수 있다.
제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각은, 기판(100)으로부터 돌출되어, 제1 방향(D1)으로 연장될 수 있다. 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)은, 예를 들어, 기판(100) 상에 마스크 패턴을 형성한 후, 식각 공정을 통해 형성될 수 있다. 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 주변에는, 트렌치가 형성될 수 있다.
제1 핀형 패턴(111)은, 기판(100)의 상면(100U)보다 위에 있는 상면(111U)을 포함할 수 있다. 제1 핀형 패턴(111)은, 제1 핀형 패턴(111)의 상면(111U)과 기판(100)의 상면(100U)을 연결하는 측벽(111S)을 포함할 수 있다. 제2 핀형 패턴(112)은, 기판(100)의 상면(100U)보다 위에 있는 상면(112U)을 포함할 수 있다. 제2 핀형 패턴(112)은, 제2 핀형 패턴(112)의 상면(112U)과 기판(100)의 상면(100U)을 연결하는 측벽(112S)을 포함할 수 있다.
도 5를 참조하면, 기판(100) 상에 필드 절연막(120)이 형성될 수 있다.
필드 절연막(120)은 서로 마주보는 상면(120U)과 하면(120L)을 포함할 수 있다. 필드 절연막(120)의 하면(120L)은, 기판(100)의 상면과 접할 수 있다. 필드 절연막(120)은 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 적어도 일부를 감싸도록 형성될 수 있다.
필드 절연막(120)이 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 일부를 감싸도록 형성되는 경우, 제1 핀형 패턴(111)의 상면(111U)과 제2 핀형 패턴(112)의 상면(112U)은, 필드 절연막(120)의 상면(120U)보다 위에 있을 수 있다. 또한, 제1 핀형 패턴(111)의 측벽(111S)의 일부와 제2 핀형 패턴(112)의 측벽(112S)의 일부는, 필드 절연막(120)에 의해 둘러싸일 수 있다. 즉, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 하부는 필드 절연막(120)에 의해 둘러싸이고, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 상부는 필드 절연막(120)으로부터 돌출될 수 있다.
필드 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)에 문턱 전압 조절용 도핑이 수행될 수 있다. 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)을 이용하여 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 불순물은 예를 들어, 붕소(B)일 수 있다. 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)을 이용하여 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 불순물은 예를 들어, 인(P) 또는 비소(As)일 수 있다.
도 6을 참조하면, 필드 절연막(120), 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 상에, 제2 게이트 구조체(180)가 형성될 수 있다. 제2 게이트 구조체(180)는, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각과 교차하도록 형성될 수 있다. 예를 들어, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각은, 제2 방향(D2)으로 연장될 수 있다.
제2 게이트 구조체(180)는 순차적으로 적층된 제2 게이트 절연막(181), 제2 게이트 전극(183) 및 제1 하드 마스크(185)를 포함할 수 있다. 제2 게이트 구조체(180)는, 제2 방향(D2)으로 연장되는 제2 게이트 절연막(181), 제2 게이트 전극(183) 및 제1 하드 마스크(185)의 적층체일 수 있다.
제2 게이트 구조체(180)는, 제1 하드 마스크(185)를 식각 마스크로 이용하여 형성될 수 있다.
제2 게이트 절연막(181)은 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 둘레뿐만 아니라, 필드 절연막(120)의 상면(120U)에도 형성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 게이트 절연막(181)은, 필드 절연막(120) 위로 돌출된 제1 핀형 패턴(111)의 측벽(111S), 제1 핀형 패턴(111)의 상면(111U), 제2 핀형 패턴(112)의 측벽(112S) 및 제2 핀형 패턴(112)의 상면 상에만 형성될 수도 있음은 물론이다.
제2 게이트 절연막(181)은 제2 게이트 구조체(180)와 오버랩되지 않는 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 둘레에는 형성되지 않는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 게이트 절연막(181)은 필드 절연막(120) 위로 돌출된 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각의 둘레에 전면적으로 형성될 수 있음은 물론이다.
제2 게이트 절연막(181)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
몇몇 실시예에서, 제2 게이트 구조체(180)는 계면 절연막을 더 포함할 수 있다. 계면 절연막은, 제2 게이트 절연막(181)과 필드 절연막(120) 사이, 제2 게이트 절연막(181)과 제1 핀형 패턴(111) 사이, 및 제2 게이트 절연막(181)과 제2 핀형 패턴(112) 사이에 배치될 수 있다. 계면 절연막은, 유전율(k)이 9 이하인 저유전 물질층, 예를 들어, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다.
제2 게이트 전극(183)은 제2 게이트 절연막(181) 상에 배치될 수 있다. 제2 게이트 전극(183)은, 제2 게이트 구조체(180)와 오버랩되고, 필드 절연막(120) 위로 돌출된 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 각각을 전체적으로 덮을 수 있다. 즉, 필드 절연막(120)의 상면(120U)으로부터 제1 핀형 패턴(111)의 상면(111U)까지의 높이 및 필드 절연막(120)의 상면(120U)으로부터 제2 핀형 패턴(112)의 상면(112U)까지의 높이는, 필드 절연막(120)의 상면(120U)으로부터 제2 게이트 전극(183)의 상면까지의 높이보다 낮을 수 있다.
몇몇 실시예에서, 제2 게이트 전극(183)은, 폴리실리콘을 포함할 수 있다. 제2 게이트 전극(183)과 제2 게이트 절연막(181)은, 높은 식각 선택비를 가질 수 있다. 제2 게이트 전극(183)은, 리플레이스먼트 금속 게이트(예를 들어, 도 1의 제1 게이트 구조체(130)) 형성을 위해, 식각될 수 있다. 이 때, 제2 게이트 전극(183)은 제거되지만, 제2 게이트 절연막(181)은 남아있을 수 있다.
제1 하드 마스크(185)는 제2 게이트 전극(183) 상에 형성될 수 있다. 제1 하드 마스크(185)는, 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 7 내지 도 9를 참조하면, 배리어막(150)이 형성될 수 있다. 도 8은 도 7의 C-C' 선을 따라 절단한 단면도이고, 도 9는 도 7의 D-D' 선을 따라 절단한 단면도이다.
배리어막(150)은 제2 게이트 구조체(180)에 의해 노출되는 필드 절연막(120)에 형성될 수 있다. 또한, 배리어막(150)은 필드 절연막(120)으로부터 돌출되고 제2 게이트 구조체(180)에 의해 노출되는, 제1 핀형 패턴(111)의 상면(111U), 제1 핀형 패턴(111)의 측벽(111S), 제2 핀형 패턴(112)의 상면(112U) 및 제2 핀형 패턴(112)의 측벽(112S)에 형성될 수 있다. 또한, 배리어막(150)은 제2 게이트 구조체(180)의 양측벽(180S1, 180S2)과 상면에 형성될 수 있다.
배리어막(150)은 제1 배리어막(150a), 제2 배리어막(150b), 제3 배리어막(150c) 및 제4 배리어막(150d)을 포함할 수 있다.
제1 배리어막(150a)은 필드 절연막(120)의 제1 영역(R1)에 형성될 수 있다. 필드 절연막(120)의 제1 영역(R1)은, 제2 게이트 구조체(180)에 의해 노출되고, 제2 게이트 구조체(180)와 인접하고, 제2 방향(D2)으로 연장되는 필드 절연막(120)의 일부 영역일 수 있다. 필드 절연막(120)의 제1 영역(R1)은, 후속 공정에서 게이트 스페이서(도 10의 140)가 형성될 영역일 수 있다. 즉, 필드 절연막(120)의 제1 영역(R1)은, 게이트 스페이서와 중첩되는 필드 절연막(120)의 영역일 수 있다.
제1 배리어막(150a)은, 예를 들어, 필드 절연막(120)의 상부 내에 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 배리어막(150a)의 적어도 일부는, 필드 절연막(120)의 상면(120U)으로부터 돌출될 수도 있음은 물론이다.
제1 배리어막(150a)은, 질소 원소를 포함할 수 있다. 제1 배리어막(150a)은, 예를 들어, 실리콘 옥시나이트라이드(silicon oxynitride)를 포함할 수 있다. 제1 배리어막(150a)으로 인해, 필드 절연막(120)의 제1 영역(R1)에서, 필드 절연막(120)의 상부는, 질소 원소를 포함할 수 있다.
제2 게이트 구조체(180)는, 서로 마주보는 제1 측벽(180S1)과 제2 측벽(180S2)을 포함할 수 있다. 제2 배리어막(150b)은, 제2 게이트 구조체(180)의 상면, 제2 게이트 구조체(180)의 제1 측벽(180S1), 및 제2 게이트 구조체(180)의 제2 측벽(180S2)에 형성될 수 있다.
제2 배리어막(150b)은, 예를 들어, 제2 게이트 절연막(181) 내, 제2 게이트 전극(183) 내, 및 제1 하드 마스크(185) 내에 형성될 수 있다. 이 경우, 제2 게이트 구조체(180)의 제1 측벽(180S1) 및 제2 측벽(180S2)과 인접한 제2 게이트 절연막(181)의 부분은, 제2 배리어막(150b)의 일부를 포함할 수 있다. 또한, 제2 게이트 구조체(180)의 제1 측벽(180S1) 및 제2 측벽(180S2)과 인접한 제2 게이트 전극(183)의 부분은, 제2 배리어막(150b)의 일부를 포함할 수 있다. 또한, 제2 게이트 구조체(180)의 제1 측벽(180S1) 및 제2 측벽(180S2)과 인접한 제1 하드 마스크(185)의 부분, 및 제1 하드 마스크(185)의 상면 일부는, 제2 배리어막(150b)의 나머지를 포함할 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 배리어막(150b)의 적어도 일부는, 제2 게이트 구조체(180)를 둘러싸고, 제2 게이트 구조체(180)의 상면, 제1 측벽(180S1) 및 제2 측벽(180S2) 상으로 돌출될 수도 있음은 물론이다.
제2 배리어막(150b)은, 질소 원소를 포함할 수 있다. 제2 배리어막(150b)은, 예를 들어, 실리콘 나이트라이드(silicon nitride)를 포함할 수 있다. 제2 배리어막(150b)으로 인해, 제2 게이트 구조체(180)의 제1 측벽(180S1) 및 제2 측벽(180S2)은 질소 원소를 포함할 수 있다.
제3 배리어막(150c)은 제1 핀형 패턴(111)의 상면(111U) 및 제2 핀형 패턴(112)의 상면(112U)에 형성될 수 있다. 몇몇 실시예에서, 제3 배리어막(150c)은, 제2 게이트 구조체(180)와 중첩되지 않는, 제1 핀형 패턴(111)의 상면(111U) 및 제2 핀형 패턴(112)의 상면(112U)에 형성될 수 있다. 예를 들어, 제3 배리어막(150c)은, 후속 공정에서 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 상에 게이트 스페이서(도 10의 140)가 형성될 영역에 형성될 수 있다. 다시 말해서, 제3 배리어막(150c)은, 제1 핀형 패턴(111)과 게이트 스페이서가 중첩되는 영역에 형성된 부분 및 제2 핀형 패턴(112)과 게이트 스페이서가 중첩되는 영역에 형성된 부분을 포함할 수 있다.
제3 배리어막(150c)은, 예를 들어, 제1 핀형 패턴(111)의 상부 및 제2 핀형 패턴(112)의 상부 내에 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 배리어막(150c)의 적어도 일부는, 제1 핀형 패턴(111)의 상면(111U) 및 제2 핀형 패턴(112)의 상면(112U)으로부터 돌출될 수도 있음은 물론이다.
제3 배리어막(150c)은, 질소 원소를 포함할 수 있다. 제3 배리어막(150c)은, 예를 들어, 실리콘 옥시나이트라이드와 실리콘 나이트라이드 중 어느 하나를 포함할 수 있다. 제3 배리어막(150c)으로 인해, 제1 핀형 패턴(111)과 게이트 스페이서가 중첩되는 영역에서 제1 핀형 패턴(111)의 상부 및 제2 핀형 패턴(112)과 게이트 스페이서가 중첩되는 영역에서 제2 핀형 패턴(112)의 상부는, 질소 원소를 포함할 수 있다.
제4 배리어막(150d)은 제1 핀형 패턴(111)의 측벽(111S) 및 제2 핀형 패턴(112)의 측벽(112S)에 형성될 수 있다. 몇몇 실시예에서, 제4 배리어막(150d)은, 제2 게이트 구조체(180)와 중첩되지 않는, 제1 핀형 패턴(111)의 측벽(111S) 및 제2 핀형 패턴(112)의 측벽에 형성될 수 있다.
제4 배리어막(150d)은, 예를 들어, 제1 핀형 패턴(111)의 측벽(111S), 및 제2 핀형 패턴(112)의 측벽(112S)에 형성될 수 있다. 제4 배리어막(150d)은 제3 배리어막(150c)과 제1 배리어막(150a)을 연결할 수 있다.
제4 배리어막(150d)은, 예를 들어, 제1 핀형 패턴(111)의 측벽(111S) 내에 형성되고, 또한 제2 핀형 패턴(112)의 측벽(112S) 내에 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제4 배리어막(150d)의 적어도 일부는, 제1 핀형 패턴(111)의 측벽(111S) 및 제2 핀형 패턴(112)의 측벽(112S) 상으로부터 돌출될 수도 있음은 물론이다.
제4 배리어막(150d)은, 질소 원소를 포함할 수 있다. 제4 배리어막(150d)은, 예를 들어, 실리콘 옥시나이트라이드와 실리콘 나이트라이드 중 어느 하나를 포함할 수 있다.
몇몇 실시예에서, 배리어막(150)은 질화 공정(NP)을 통해 형성될 수 있다. 또는, 몇몇 실시예에서, 배리어막(150)은, 질소 원소를 포함하는 질화막을, 증착 공정을 통해 증착시킴으로써 형성될 수도 있다. 몇몇 실시예에서, 제1 배리어막(150a), 제2 배리어막(150b), 제3 배리어막(150c) 및 제4 배리어막(150d)은 동시에 형성될 수 있다.
도 10을 참조하면, 제2 게이트 구조체(180)의 양측벽 상에 게이트 스페이서(140)가 형성될 수 있다.
게이트 스페이서(140)는 제2 게이트 구조체(180)의 측벽 상에 형성될 수 있다. 게이트 스페이서(140)는, 필드 절연막(120)의 제1 영역(R1) 상에 형성될 수 있다. 게이트 스페이서(140)는, 제1 배리어막(150a) 및 제2 배리어막(150b) 상에 형성될 수 있다.
제1 반도체 패턴(161)과 제2 반도체 패턴(162) 각각은 제1 핀형 패턴(111)과 제2 핀형 패턴(112) 각각 상에 형성될 수 있다. 제1 반도체 패턴(161)과 제2 반도체 패턴(162) 각각은 제2 게이트 구조체(180)의 적어도 일측에 형성될 수 있다. 제1 반도체 패턴(161)과 제2 반도체 패턴(162) 각각은, 트랜지스터의 소오스/드레인일 수 있고, 예를 들어, 상승된(elevated) 소오스/드레인일 수 있다.
제1 반도체 패턴(161)과 제2 반도체 패턴(162) 각각은 다이아몬드 형상, 원 형상 및 직사각형 형상 등 여러 형상일 수 있다. 도 10에서는 예시적으로 오각형 형상을 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 패턴(161)과 제2 반도체 패턴(162) 각각은, 배리어막(150)으로부터 돌출된 제1 핀형 패턴(111)과 제2 핀형 패턴(112) 각각의 부분을 제거한 후, 에피택셜 성장(epitaxial growth)을 이용하여 형성될 수 있다.
도 11을 참조하면, 배리어막(150) 상에, 제1 반도체 패턴(161), 제2 반도체 패턴(162), 제2 게이트 구조체(180)를 덮는 층간 절연막(170)이 형성될 수 있다.
몇몇 실시예에서, 층간 절연막(170)은, 제2 배리어막(150b)의 상면이 노출될 때까지 평탄화될 수 있다.
또는, 몇몇 실시예에서, 층간 절연막(170)은, 제2 게이트 전극(183)의 상면이 노출될 때까지 평탄화될 수 있다. 이 경우, 제1 하드 마스크(185) 상의 제2 배리어막(150b) 부분과, 제1 하드 마스크(185)는 같이 제거될 수 있다.
도 12는 도 11의 E-E' 선을 따라 절단한 단면도이다. 도 13은 도 12의 제2 게이트 구조체(180) 내의 질소 원소의 농도를 설명하기 위한 예시적인 그래프이다. 도 13의 그래프에서, x 축은 제2 게이트 구조체(180)의 제1 측벽(180S1)에서 제2 측벽(180S2) 사이의 거리(단위[AU])일 수 있고, y 축은 제2 게이트 구조체(180) 내의 질소 원소의 농도(단위[AU])일 수 있다.
도 12 및 도 13을 참조하면, 게이트 스페이서(140)와 제2 게이트 전극(183) 사이 및 게이트 스페이서(140)와 제2 게이트 절연막(181) 사이에, 제2 배리어막(150b)이 배치될 수 있다. 제2 배리어막(150b)은, 전술한 바와 같이, 제2 게이트 구조체(180)의 제1 측벽(180S1)과 제2 측벽(180S2)에 형성될 수 있다.
또한, 제1 반도체 패턴(161) 및 제2 반도체 패턴(161) 형성 후, 게이트 스페이서(140)와 중첩되는, 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)의 부분에, 제3 배리어막(150c)이 남아있을 수 있다.
제2 게이트 구조체(180) 내의 질소 원소의 농도는, 제2 게이트 구조체(180)의 제1 측벽(180S1)에서 제2 게이트 구조체(180)의 제2 측벽(180S2)으로 갈수록 감소되었다가 증가될 수 있다.
즉, 제2 게이트 구조체(180) 내의 질소 원소의 농도는, 제1 지점(Pa)에서 제2 지점(Pb)으로 갈수록 감소할 수 있다. 또한, 제2 게이트 구조체(180) 내의 질소 원소의 농도는, 제2 지점(Pb)에서 제3 지점(Pc)으로 갈수록 증가할 수 있다. 제1 지점(Pa)은, 예를 들어, 제2 게이트 구조체(180)의 제1 측벽(180S1)이 위치하는 지점일 수 있다. 제2 지점(Pb)은, 예를 들어, 제2 게이트 구조체(180)의 제1 측벽(180S1)과 제2 측벽(180S2) 사이의 중앙 지점일 수 있다. 제3 지점(Pc)은, 예를 들어, 제2 게이트 구조체(180)의 제2 측벽(180S2)이 위치하는 지점일 수 있다.
제2 배리어막(150b)으로 인해, 제1 지점(Pa)과 인접한 제2 게이트 구조체(180)의 부분의 질소 원소의 농도는, 제2 지점(Pb)과 인접한 제2 게이트 구조체(180)의 부분의 질소 원소의 농도보다 높을 수 있다. 제2 배리어막(150b)으로 인해, 제3 지점(Pc)과 인접한 제2 게이트 구조체(180)의 부분의 질소 원소의 농도는, 제2 지점(Pb)과 인접한 제2 게이트 구조체(180)의 부분의 질소 원소의 농도보다 높을 수 있다.
도 14는 도 11의 F-F' 선을 따라 절단한 단면도이다. 도 15는 도 14의 필드 절연막(120)의 제1 영역(R1) 내의 질소 원소의 농도를 설명하기 위한 예시적인 그래프이다. 도 15의 그래프에서, x 축은 제1 배리어막(150a)의 상면을 기준으로, 필드 절연막(120)의 깊이(단위[AU])일 수 있고, y 축은 필드 절연막(120)의 제1 영역(R1) 내의 질소 원소의 농도(단위[AU])일 수 있다.
필드 절연막(120)의 제1 영역(R1)에서, 필드 절연막(120)의 상부의 질소 원소의 농도는, 필드 절연막(120)의 하부의 질소 원소의 농도보다 높을 수 있다. 여기서 필드 절연막(120)의 하부는, 예를 들어, 필드 절연막(120)의 하면(120L)을 포함하는 부분일 수 있다. 필드 절연막(120)의 제1 영역(R1)에서의 질소 원소의 농도는, 필드 절연막(120)의 상면(120U)에서 필드 절연막(120)의 하면(120L)으로 갈수록 감소할 수 있다.
즉, 필드 절연막(120)의 제1 영역(R1)의 질소 원소의 농도는, 제4 지점(Pd)에서 제5 지점(Pe)으로 갈수록 감소할 수 있다.
제4 지점(Pd)은, 예를 들어, 제1 배리어막(150a)의 상면이 위치하는 지점일 수 있다. 몇몇 실시예에서, 제1 배리어막(150a)이 필드 절연막(120) 내에 형성되는 경우, 제4 지점(Pd)은, 필드 절연막(120)의 상면(120U)이 위치하는 지점일 수 있다. 제5 지점(Pe)은, 예를 들어, 필드 절연막(120)의 하면(120L)과 인접한 지점일 수 있다.
도 15의 그래프에서, 제5 지점(Pe)에서 일정 농도의 질소 원소가 존재하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예를 들어, 필드 절연막(120)의 하면(120L)과 인접한 제5 지점(Pe)에서, 질소 원소의 농도는 실질적으로 0[AU]일 수도 있다.
도 17은 도 16의 G-G' 선을 따라 절단한 단면도이다. 도 18은 도 16의 H-H' 선을 따라 절단한 단면도이다.
도 16 내지 도 18을 참조하면, 제2 게이트 절연막(181) 및 제2 게이트 전극(183)이 제거되어, 게이트 트렌치(130T)가 형성될 수 있다. 게이트 트렌치(130T)의 측벽은 게이트 스페이서(140)에 의해 정의될 수 있다. 게이트 트렌치(130T)는, 제1 핀형 패턴(111)의 상면, 제2 핀형 패턴(112)의 상면, 및 필드 절연막(120)의 상면(120U)을 노출시킬 수 있다.
몇몇 실시예에서, 제2 게이트 절연막(181) 및 제2 게이트 전극(183)은, 리플레이스먼트 게이트 전극(예를 들어, 도 1의 130)을 형성하기 위해 제거될 수 있다. 제2 게이트 절연막(181) 및 제2 게이트 전극(183)을 제거하는 것은, 예를 들어, 습식 식각 공정으로 진행될 수 있다.
제2 게이트 절연막(181) 및 제2 게이트 전극(183)의 식각 공정은, 게이트 스페이서(140)의 제거 없이, 제2 게이트 절연막(181) 및 제2 게이트 전극(183)을 제거할 수 있다. 제2 게이트 절연막(181) 및 제2 게이트 전극(183)의 식각 공정에서, 제2 게이트 절연막(181) 및 제2 게이트 전극(183)의 제거를 위해 에천트가 이용될 수 있다.
에천트는, 제2 배리어막(150b)으로 인해 게이트 스페이서(140) 내로 침투하지 않을 수 있다. 제2 배리어막(150b)으로 인해 제2 게이트 절연막(181) 및 제2 게이트 전극(183)의 식각 공정에서, 에천트로 인해 게이트 스페이서(140)의 두께가 얇아지는 현상이 방지될 수 있기 때문에, 후속 공정에서 게이트 트렌치(130T) 내에 형성될 제1 게이트 구조체(130)의 제1 방향(D1)으로의 폭이 증가되는 현상이 방지될 수 있다. 이는, 반도체 장치의 성능의 향상 및 수율의 향상을 야기시킬 수 있다.
또한, 제1 배리어막(150a)과 제3 배리어막(150c)으로 인해, 에천트가 필드 절연막(120), 제1 핀형 패턴(111) 및 제2 핀형 패턴(112)을 통해, 제1 반도체 패턴(161) 및 제2 반도체 패턴(162) 내로 침투하는 현상을 방지 할 수 있다. 다시 말해서, 에천트로 인한 단락 현상은, 제1 배리어막(150a)과 제3 배리어막(150c)으로 인해 방지될 수 있다.
후속 공정에서, 게이트 트렌치(130T) 내에 제1 게이트 구조체(도 1의 130)가 형성될 수 있다.
이하에서 도 4, 도 5, 도 19 및 도 20을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 19 및 도 20 각각은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다. 도 19는 도 4 및 도 5에서 설명된 반도체 장치의 제조 공정이 수행된 후의 도면일 수 있다.
도 19를 참조하면, 필드 절연막(120), 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 상에, 제3 게이트 구조체 레이어(layer)(190P) 및 마스크 패턴(197)이 형성될 수 있다.
제3 게이트 구조체 레이어(190P)는, 필드 절연막(120), 제1 핀형 패턴(111) 및 제2 핀형 패턴(112) 상에 순차적으로 적층되는 프리 제3 게이트 절연막(191P), 프리 제3 게이트 전극(193P), 프리 제2 하드 마스크(195P)를 포함할 수 있다.
몇몇 실시예에서, 제3 게이트 구조체 레이어(190P)는, 계면 절연막을 더 포함할 수 있다. 계면 절연막은, 프리 제3 게이트 절연막(191P)과 필드 절연막(120) 사이, 프리 제3 게이트 절연막(191P)과 제1 핀형 패턴(111) 사이 및 프리 제3 게이트 절연막(191P)과 제2 핀형 패턴(112) 사이에 형성될 수 있다. 계면 절연막은, 유전율(k)이 9 이하인 저유전 물질층, 예를 들어, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다.
프리 제3 게이트 절연막(191P)은, 필드 절연막(120) 상에, 필드 절연막(120)으로부터 돌출되는 제1 핀형 패턴(111)과 제2 핀형 패턴(112)을 감싸도록 형성될 수 있다. 프리 제3 게이트 절연막(191P)은, 예를 들어, 실리콘보다 높은 유전 상수를 갖는 고유전율(high-k dielectric) 물질을 포함할 수 있다. 프리 제3 게이트 절연막(191P)은, 예를 들어, 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
프리 제3 게이트 전극(193P)은, 프리 제3 게이트 절연막(191P) 상에 형성될 수 있다. 프리 제3 게이트 전극(193P)은, 금속 물질을 포함할 수 있다. 도면에서, 프리 제3 게이트 전극(193P)이 단일층인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 프리 제3 게이트 전극(193P)은 2층 이상의 금속층을 포함할 수 있다. 프리 제3 게이트 전극(193P)이 2층 이상의 금속층을 포함하는 경우, 2층 이상의 금속층 중 어느 하나의 층은 일함수 조절을 할 수 있다.
프리 제2 하드 마스크(195P)는, 프리 제3 게이트 전극(193P) 상에 형성될 수 있다. 프리 제2 하드 마스크(195P)는, 예를 들어, 실리콘 질화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
마스크 패턴(197)은, 제3 게이트 구조체 레이어(190P) 상에 형성될 수 있다.
도 20을 참조하면, 제3 게이트 구조체(190)가 형성될 수 있다. 제3 게이트 구조체(190)는, 마스크 패턴(197)을 식각 마스크로 하여, 제3 게이트 구조체 레이어(190P)를 패터닝하여 형성될 수 있다.
제3 게이트 구조체(190)는, 순차적으로 적층되는 제3 게이트 절연막(191), 제3 게이트 전극(193) 및 제2 하드 마스크(195)를 포함할 수 있다.
제3 게이트 구조체(190), 제3 게이트 구조체(190)에 의해 노출되는 제1 핀형 패턴(111), 제2 핀형 패턴(112) 및 필드 절연막(120)에 대해, 도 7의 질화 공정(NP)이 수행되어, 배리어막(150)이 형성될 수 있다.
도 7 내지 도 15 각각에서, 제2 게이트 구조체(180)는 제3 게이트 구조체(190)에 대응될 수 있다. 다시 말해서, 게이트 구조체(즉, 제3 게이트 구조체(190))를 먼저 형성하는 게이트 퍼스트(gate first) 공정에서도, 도 7 내지 도 15를 참조하여 설명한 반도체 장치의 제조 방법이 적용될 수 있다. 예를 들어, 제3 게이트 구조체(190)의 양측벽에 형성될 게이트 스페이서(도 10의 140)와 중첩되는 필드 절연막(120)의 제1 영역(R1)에, 제1 배리어막(150a)이 형성될 수 있다. 또한, 제3 게이트 구조체(190)의 양측벽에, 제2 배리어막(150b)이 형성될 수 있다. 또한, 게이트 스페이서(도 10의 140)와 중첩되는 제1 핀형 패턴(111)의 부분에, 제3 배리어막(150c)이 형성될 수 있다.
이하에서 도 21 내지 도 23을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 21 및 도 22 각각은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다. 도 23은 도 22의 I-I' 선을 따라 절단한 단면도이다. 도 22의 J-J' 선을 따라 절단한 단면도는, 도 9에 대응될 수 있다.
도 21을 참조하면, 제3 핀형 패턴(113) 및 제4 핀형 패턴(114)은 기판(100)으로부터 돌출되어, 제1 방향(D1)으로 연장될 수 있다. 제3 핀형 패턴(113) 및 제4 핀형 패턴(114)은, 제2 방향(D2)으로 서로 이격될 수 있다.
제3 핀형 패턴(113)은, 제1 부분(113_1)과 제2 부분(113_2)을 포함할 수 있고, 제4 핀형 패턴(114)은, 제1 부분(114_1)과 제2 부분(114_2)을 포함할 수 있다.
제3 핀형 패턴(113)의 제1 부분(113_1)은, 제3 핀형 패턴(113)의 제2 부분(113_2) 사이에 형성될 수 있다. 제3 핀형 패턴(113)의 제1 부분(113_1)은, 제3 핀형 패턴(113)의 제2 부분(113_2)과 연결되어 있을 수 있다. 제3 핀형 패턴(113)의 제1 부분(113_1)은, 제4 게이트 구조체(도 22의 200)와 중첩되는 부분일 수 있다. 제3 핀형 패턴(113)의 제1 부분(113_1)은, 트랜지스터의 채널 영역에 대응될 수 있다.
제3 핀형 패턴(113)의 제2 부분(113_2)은, 기판(100)의 상면을 기준으로, 제1 두께(THK1)를 가질 수 있다. 제3 핀형 패턴(113)의 제1 부분(113_1)은, 기판(100)의 상면을 기준으로, 제2 두께(THK2)를 가질 수 있다. 제1 두께(THK1)는, 제2 두께(THK2)보다 클 수 있다.
제4 핀형 패턴(114)의 제1 부분(114_1)은 제3 핀형 패턴(113)의 제1 부분(113_1)에 대응될 수 있고, 제4 핀형 패턴(114)의 제2 부분(114_2)은 제3 핀형 패턴(113)의 제2 부분(113_2)에 대응될 수 있다.
도 22 및 도 23을 참조하면, 필드 절연막(120), 제3 핀형 패턴(113) 및 제4 핀형 패턴(114) 상에 제4 게이트 구조체(200)가 형성될 수 있다. 제4 게이트 구조체(200)는, 예를 들어, 제3 핀형 패턴(113)의 제1 부분(113_1) 및 제4 핀형 패턴(114)의 제1 부분(114_1)과 중첩되어 형성될 수 있다.
제4 게이트 구조체(200)는, 제4 게이트 절연막(201), 제4 게이트 전극(203), 및 제3 하드 마스크(205)를 포함할 수 있다.
제4 게이트 절연막(201)은 필드 절연막(120)의 상면에 형성될 수 있다. 제4 게이트 절연막(201)은 제3 핀형 패턴(113)의 제1 부분(113_1)과 제4 핀형 패턴(114)의 제1 부분(114_1)을 감싸도록 형성될 수 있다. 제4 게이트 절연막(201)은 제3 핀형 패턴(113)의 제2 부분(113_2)과 제4 핀형 패턴(114)의 제2 부분(114_2)의 측벽 상에 형성될 수 있다.
제4 게이트 전극(203)은 제4 게이트 절연막(201) 상에 형성될 수 있다. 제4 게이트 전극(203)은 제3 핀형 패턴(113)의 제1 부분(113_1)과 제4 핀형 패턴(114)의 제1 부분(114_1)을 감쌀 수 있다.
제3 하드 마스크(205)는 제4 게이트 전극(203) 상에 형성될 수 있다.
제4 게이트 구조체(200)에 의해 노출된 필드 절연막(120)의 부분, 제3 핀형 패턴(113)의 제2 부분(113_2), 제4 핀형 패턴(114)의 제2 부분(114_2), 제4 게이트 구조체(200)의 상면 및 제4 게이트 구조체(200)의 양측벽(200S1, 200S2)에 대해, 질화 공정(NP)이 수행될 수 있다.
제1 배리어막(150a)은, 필드 절연막(120)의 제1 영역(R1)에 형성될 수 있다. 즉, 도 1에서와 달리 채널 영역의 형상이 달라지더라도, 필드 절연막(120)의 제1 영역(R1)은 제1 배리어막(150a)을 포함할 수 있다. 제2 배리어막(150b)은 제4 게이트 구조체(200)의 상면과, 제4 게이트 구조체(200)의 양측벽(200S1, 200S2)에 형성될 수 있다. 제3 배리어막(150c)은 제3 핀형 패턴(113)의 제2 부분(113_2)의 상면과, 제4 핀형 패턴(114)의 제2 부분(114_2)의 상면에 형성될 수 있다. 즉, 도 1에서와 달리 채널 영역의 형상이 달라지더라도, 게이트 스페이서와 중첩되는 핀형 패턴의 부분은 제3 배리어막(150c)을 포함할 수 있다. 제4 배리어막(150d)은 제3 핀형 패턴(113)의 제2 부분(113_2)의 측벽과, 제4 핀형 패턴(114)의 제2 부분(114_2)의 측벽에 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 111: 제1 핀형 패턴
120: 필드 절연막 180: 제2 게이트 구조체
R1: 제1 영역 150a: 제1 배리어막
150b: 제2 배리어막 140: 게이트 스페이서

Claims (20)

  1. 기판으로부터 돌출되어 제1 방향으로 연장되는 핀형 패턴을 형성하고,
    상기 기판 상에, 상기 핀형 패턴의 일부를 감싸는 필드 절연막을 형성하고,
    상기 필드 절연막 및 상기 핀형 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조체를 형성하고,
    상기 게이트 구조체를 형성하는 것에 이어서, 상기 게이트 구조체에 의해 노출되고 상기 게이트 구조체와 인접하고 상기 제2 방향으로 연장되는 상기 필드 절연막의 제1 영역에, 질소 원소를 포함하는 제1 배리어막을 형성하고,
    상기 제1 배리어막을 형성하는 것에 이어서, 상기 제1 배리어막과 상기 게이트 구조체의 측벽에, 게이트 스페이서를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 게이트 구조체의 측벽에, 질소 원소를 포함하는 제2 배리어막을 형성하는 것을 더 포함하고,
    상기 게이트 스페이서는, 상기 제2 배리어막 상에 형성되는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 배리어막과 상기 제2 배리어막은 동시에 형성되는 반도체 장치의 제조 방법.
  4. 제 2항에 있어서,
    상기 제1 배리어막은 실리콘 옥시나이트라이드(Silicon Oxynitride)를 포함하고,
    상기 제2 배리어막은 실리콘 나이트라이드(Silicon Nitride)를 포함하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 게이트 스페이서 형성 전,
    상기 게이트 구조체에 의해 노출되는 상기 핀형 패턴의 상면 및 측벽에, 질소 원소를 포함하는 제3 배리어막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 제3 배리어막은 실리콘 나이트라이드(Silicon Nitride)를 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 제1 배리어막의 적어도 일부는, 상기 필드 절연막의 상면을 포함하는 상기 필드 절연막의 상부 내에 형성되는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 필드 절연막의 제1 영역에서, 상기 필드 절연막의 상면에서 상기 필드 절연막의 하면으로 갈수록 질소 원소의 농도가 감소하는 반도체 장치의 제조 방법.
  9. 제 1항에 있어서,
    상기 게이트 스페이서 형성 후,
    상기 핀형 패턴 상에 반도체 패턴을 형성하고,
    상기 게이트 구조체를 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제 1항에 있어서,
    상기 게이트 구조체를 형성하는 것은,
    상기 필드 절연막 및 상기 핀형 패턴 상에, 게이트 구조체 레이어(layer)를 형성하고,
    상기 게이트 구조체 레이어를 패터닝하여 상기 게이트 구조체를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 기판으로부터 돌출되어 제1 방향으로 연장되는 핀형 패턴을 형성하고,
    상기 기판 상에, 상기 핀형 패턴의 일부를 감싸는 필드 절연막을 형성하고,
    상기 필드 절연막 및 상기 핀형 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조체를 형성하고,
    상기 게이트 구조체를 형성하는 것에 이어서, 상기 필드 절연막의 제1 영역이 질소 원소를 포함하도록 공정을 수행하고,
    상기 필드 절연막의 제1 영역이 상기 질소 원소를 포함하도록 상기 공정을 수행하는 것에 이어서, 상기 필드 절연막의 제1 영역 상과 상기 게이트 구조체의 측벽 상에, 게이트 스페이서를 형성하는 것을 포함하고,
    상기 필드 절연막의 제1 영역은 상기 게이트 스페이서와 중첩되는 반도체 장치의 제조 방법.
  12. 제 11항에 있어서,
    상기 필드 절연막의 제1 영역의 질소 원소의 농도는, 상기 필드 절연막의 상면에서 상기 필드 절연막의 하면으로 갈수록 감소하는 반도체 장치의 제조 방법.
  13. 제 11항에 있어서,
    상기 게이트 구조체의 측벽은, 서로 마주보는 제1 측벽과 제2 측벽을 포함하고,
    상기 게이트 구조체의 질소 원소의 농도는, 상기 게이트 구조체의 제1 측벽에서 상기 게이트 구조체의 제2 측벽으로 갈수록 감소되었다가 증가하는 반도체 장치의 제조 방법.
  14. 제 11항에 있어서,
    상기 필드 절연막의 제1 영역에서, 상기 필드 절연막의 상부의 질소 원소의 농도는, 상기 필드 절연막의 하부의 질소 원소의 농도보다 높은 반도체 장치의 제조 방법.
  15. 제 11항에 있어서,
    상기 핀형 패턴은 상기 게이트 스페이서와 중첩되는 영역을 포함하고,
    상기 핀형 패턴이 상기 게이트 스페이서와 중첩되는 영역에서, 상기 핀형 패턴의 상부는 질소 원소를 포함하는 반도체 장치의 제조 방법.
  16. 제 11항에 있어서,
    상기 게이트 구조체 형성 후, 상기 게이트 스페이서 형성 전,
    상기 핀형 패턴, 상기 필드 절연막 및 상기 게이트 구조체에 대해 질화 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
  17. 제 11항에 있어서,
    상기 게이트 스페이서 형성 후,
    상기 핀형 패턴 상에 반도체 패턴을 형성하고,
    상기 게이트 구조체를 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
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