KR100541369B1 - 반도체 소자의 배선 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 44
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 30
- 125000006850 spacer group Chemical group 0.000 claims abstract description 29
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 239000010410 layer Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 230000004888 barrier function Effects 0.000 claims abstract description 7
- 238000004140 cleaning Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000007789 gas Substances 0.000 claims description 20
- 229910052760 oxygen Inorganic materials 0.000 claims description 19
- 238000009832 plasma treatment Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229920001709 polysilazane Polymers 0.000 claims description 5
- 238000005121 nitriding Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000006731 degradation reaction Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 108010053481 Antifreeze Proteins Proteins 0.000 description 1
- 229910019044 CoSix Inorganic materials 0.000 description 1
- 229910005889 NiSix Inorganic materials 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
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- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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Abstract
본 발명은 100㎚ 이하의 최소 선폭을 가지는 초고집적 소자에서 초단채널 MOS 트랜지스터의 성능 열화를 방지하면서 배선 신뢰성을 향상시킬 수 있는 반도체 소자의 배선 형성방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 게이트 산화막, 게이트 및 산화막하드마스크의 순서로 적층된 복수개의 게이트 적층구조를 형성하는 단계; 상기 게이트 적층구조 상부에 상기 게이트 적층 구조를 실링하는 게이트스페이서를 형성하는 단계; 상기 게이트 적층 구조 사이의 반도체 기판 내에 접합영역을 형성하는 단계; 상기 게이트스페이서 상부에 상기 게이트 적층 구조 사이의 공간을 매립하면서 평탄한 표면을 가지는 층간절연막을 형성하는 단계; 질소처리에 의해 상기 층간절연막을 유사실리콘나이트라이드화시키는 단계; 상기 산화막하드마스크와 게이트스페이서를 식각 배리어로 하여 상기 접합영역 상의 유사실리콘나이트라이드화된 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내부의 접합영역 상의 게이트스페이서를 제거하여 상기 콘택홀을 완전히 오픈시키는 단계; 및 상기 콘택홀 내부의 접합영역 표면을 세정하는 단계를 포함한다.
SOD, 배선, 하드 마스크, SAC, 스페이서
Description
도 1a 내지 도 1c는 종래의 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
도 2는 종래의 배선 형성시 발생되는 문제를 나타낸 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 라이너질화막
33 : 소자분리막 34 : 게이트 산화막
35 : 게이트 36 : 하드 마스크
37 : 질화막 38 : 산화막
39 : 접합영역 40, 40A, 40B : 제 1 층간절연막
41 : 질소 플라즈마 42 : 포토레지스트 패턴
43 : 콘택홀 44 : 플러그
45 : 제 2 층간절연막 46 : 도전막
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 자기정렬콘택 (Self Aligned Contact; SAC) 공정을 적용한 반도체 소자의 배선 형성방법에 관한 것이다.
반도체 소자의 고집적화가 가속화되면서, 예컨대 200㎚ 이하의 최소선폭을 가지는 고집적 소자에서는 배선 공정 중 소오스/드레인 등의 접합콘택을 위한 콘택홀 형성시 SAC 공정을 적용하고 있다. 또한, 최소 선폭이 예컨대 100㎚ 이하의 초고집적 소자에서는 초단채널(ultra short channel) MOS 트랜지스터의 성능을 유지하기 위하여 층간절연막으로서 저온에서의 형성이 가능하고 게이트 적층구조 사이의 좁은 공간에 대한 우수한 갭매립(gap-filling)성을 가지는 SOG(Spin-On-Glass) 산화막을 주로 사용하고 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 라이너질화막(12)이 구비된 소자분리막(13)이 형성된 반도체 기판(11) 상에 게이트 산화막(14)을 형성하고, 게이트 산화막(14) 상에 게이트(15)와 질화막의 하드 마스크(16)가 순차적으로 적층된 게이트 적층구조(100)를 형성한다. 그 다음, 이후 SAC 공정시 게이트(15) 손상을 방지하기 위하여, 게이트 적층구조(100)를 실링(sealaing) 하도록 제 1 질화막(17), 산화 막(18) 및 제 2 질화막(19)을 순차적으로 적층하여 3 중막의 게이트 스페이서(200)를 형성하고, 게이트 적층구조(100) 사이의 기판(11) 내에 접합영역(20)을 형성한 후, 게이트 스페이서(200) 사이의 공간을 매립하도록 기판 전면 상에 제 1 층간절연막(21)으로서 SOG 산화막을 형성하여 표면을 평탄화한다.
도 1b에 도시된 바와 같이, SAC 공정에 의해 접합영역(20) 상의 제 1 층간절연막(21)을 식각하여 플러그용 제 1 콘택홀을 형성한다. 이때, 하드 마스크(16)와 스페이서(200)가 식각배리어로 작용하여 게이트(15) 손상은 방지된다. 그 다음, 도 1c에 도시된 바와 같이, 제 1 콘택홀 내부의 접합영역(20) 상의 스페이서(200)를 제거하여 제 1 콘택홀을 완전히 오픈시킨다. 그 다음, 이후 형성되는 플러그와 접합영역(20) 사이의 낮은 콘택저항 확보를 위하여 습식식각에 의해 제 1 콘택홀 내부의 접합영역(20) 표면을 세정한다. 그 후, 제 1 콘택홀에 매립되도록 제 1 층간절연막(21) 상부에 플러그용 제 1 도전막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 의해 스페이서(200)의 제 2 질화막(19) 표면이 노출되도록 제 1 도전막을 제거하여 서로 분리시켜 접합영역(20)과 콘택하는 플러그(22)를 형성한다. 그 다음, 기판 전면 상에 제 2 층간절연막(23)으로서 BPSG막이나 실리콘산화막을 증착하고, 플러그(22) 상의 제 2 층간절연막(23)을 식각하여 플러그(22)를 노출시키는 배선용 제 2 콘택홀을 형성하고, 제 2 콘택홀에 매립되도록 제 2 층간절연막(23) 상부에 배선용 제 2 도전막(24)을 증착한 후, 도시되지는 않았지만 제 2 도전막(24)을 패터닝하여 배선을 형성한다.
그러나, SAC 공정시 식각 배리어로서 작용하도록 하드 마스크(16)를 질화막 으로 형성하게 되면, 예컨대 초단채널 MOS 트랜지스터의 경우 게이트 산화막(14) 두께가 매우 얇기 때문에 그 성능이 쉽게 열화되는 문제가 있다. 이는 질화막의 메카니컬 스트레스(mechanical stress)나 그 스트레스의 열적이력(thermal hysteresis)이 기판(11)과 게이트 산화막(14) 사이의 계면("A")에 결함을 가중시켜 MOS 트랜지스터가 핫캐리어(hot carrier) 등에 의해 쉽게 열화될 수 있기 때문이다.
또한, 제 1 층간절연막(21)으로서 사용되는 SOG 산화막은 저온증착 및 우수한 갭매립성을 가지지만 다공성(porous)에 의해 기존의 화학기상증착(Chemical Vapor Deposition; CVD) 산화막에 비해 식각속도가 커서, 제 1 콘택홀 내부에 플러그용 제 1 도전막을 매립하기 전에 수행되는 습식식각시에 도 2에 나타낸 바와 같이, 제 1 콘택홀 하부측("B")에서 제 1 층간절연막(21)의 손실이 야기된다. 이에 따라, 플러그(22) 사이의 단락(short) 및 누설전류(leakage current) 등의 문제가 발생하게, 결국 배선 신뢰성이 저하된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 100㎚ 이하의 최소 선폭을 가지는 초고집적 소자에서 질화막의 하드 마스크로 인해 야기되는 초단채널 MOS 트랜지스터의 성능 열화를 방지할 수 있는 배선 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 100㎚ 이하의 최소 선폭을 가지는 초고집적 소자에서 접합 콘택용 콘택홀 하부측의 층간절연막 손실을 방지하여 배선 신뢰성을 향상시킬 수 있는 반도체 소자의 배선 형성방법을 제공하는데 다른 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상부에 게이트 산화막, 게이트 및 산화막하드마스크의 순서로 적층된 복수개의 게이트 적층구조를 형성하는 단계; 상기 게이트 적층구조 상부에 상기 게이트 적층 구조를 실링하는 게이트스페이서를 형성하는 단계; 상기 게이트 적층 구조 사이의 반도체 기판 내에 접합영역을 형성하는 단계; 상기 게이트스페이서 상부에 상기 게이트 적층 구조 사이의 공간을 매립하면서 평탄한 표면을 가지는 층간절연막을 형성하는 단계; 질소처리에 의해 상기 층간절연막을 유사실리콘나이트라이드화시키는 단계; 상기 산화막하드마스크와 게이트스페이서를 식각 배리어로 하여 상기 접합영역 상의 유사실리콘나이트라이드화된 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내부의 접합영역 상의 게이트스페이서를 제거하여 상기 콘택홀을 완전히 오픈시키는 단계; 및 상기 콘택홀 내부의 접합영역 표면을 세정하는 단계를 포함하는 반도체 소자의 배선 형성방법에 의해 달성될 수 있다.
바람직하게, 폴리실라잔 계열의 SOD막으로 형성하고, 층간절연막의 질화처리는 질소 플라즈마 처리로 수행하는데, 질소 플라즈마 처리는 진공 상태에서 소량의 질소를 플로우시켜 플라즈마를 발생시키고, 50 내지 450℃의 온도 및 10-3 torr 이하의 압력에서 수행한다.
또한, 층간절연막의 산화는 산소함유 플라즈마 처리나 산소함유 개스 분위기에서의 열산화로 수행하는데, 플라즈마 처리는 300℃ 이상의 온도에서 02, N2O, O
3, H2O 개스 또는 이들 개스의 조합 개스를 사용하여 수행하고, 열산화는 400 내지 900℃의 온도에서 02, N2O, O3, H2O 개스 또는 이들 개스의 조합개스 분위기에서 수행한다.
또한, 게이트 스페이서는 산화막의 최외각층을 포함하는 막으로서, 질화막과 산화막이 순차적으로 적층된 막으로 이루어진다.
또한, 세정은 묽은 BOE 용액이나 묽은 HF 용액을 이용한 습식식각으로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 3a에 도시된 바와 같이, 라이너질화막(32)이 구비된 소자분리막(33)이 형성된 반도체 기판(11) 상에 게이트 산화막(34)을 형성하고, 게이트 산화막(34) 상에 게이트(35)와 산화막의 하드 마스크(36)가 순차적으로 적층된 게이트 적층구조(300)를 형성한다. 여기서, 게이트(35)는 폴리실리콘막, 텅스텐실리사이 드(WSix)막, 텅스텐(W)막, 티타늄실리사이드(TiSix)막, 코발트실리사이드(CoSix)막, 니켈실리사이드(NiSix)막, 알루미늄(Al)막, 백금(Pt)막 중 선택되는 하나의 막 또는 이들의 조합막으로 이루어진다. 또한, 하드 마스크(36)의 산화막은 실리콘다이옥사이드(SiO2), 실리콘리치옥사이드, 실리콘옥시나이트라이드 등의 실리콘산화막 계열의 막으로, 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD), 상압(Atmospheric Pressure; AP)-CVD, 플라즈마강화(Plasma Enhanced; PE)-CVD, 고밀도플라즈마(High Density Plasma; HDP)-CVD 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 증착하고, 증착시에는 SiH4, Si2H6, SiH
2Cl2 등의 개스와 TEOS(Tetra-Ethyl Ortho Silicate) 등의 액체개스를 전구체(precursor)를 전구체로 사용하고 O2, N2O, H2O 등의 개스를 산화제(oxydizer)로 사용한다. 즉, 하드 마스크(36)를 질화막 대신 실리콘산화막 계열의 산화막으로 형성함에 따라 하드 마스크(36)가 게이트 산화막(34)과 기판(31)에 미치는 메카니컬 스트레스를 완화시킬 수 있으므로 초단채널 MOS 트랜지스터의 성능열화를 억제할 수 있다. 한편, 도시되지는 않았지만, 하드 마스크(26)과 게이트(35) 사이에 Si3N4막, WNx막, WSix막, Ti막, TiN막 등의 배리어막을 개재할 수도 있다.
그 다음, 이후 SAC 공정시 게이트(15) 손상을 방지하기 위하여, 게이트 적층구조(300)를 실링하도록 질화막(37)과 산화막(38)을 순차적으로 적층하여 2 중막의 게이트 스페이서(400)를 형성한다. 이때, 이후 질화막 SAC 공정을 감안하여 게이트 스페이서(400)의 최외각층이 산화막(38)이 되도록 게이트 스페이서(400)를 형성하고, 산화막(38)은 실리콘다이옥사이드(SiO2), 실리콘리치옥사이드, 실리콘옥시나이트라이드 등의 실리콘산화막 계열의 막으로 증착한다.
그 후, 게이트 적층구조(300) 사이의 기판(31) 내에 접합영역(39)을 형성한 다음, 게이트 적층구조(300) 사이의 공간을 매립하도록 게이트스페이서(400)를 포함한 기판 전면 상에 제 1 층간절연막(40)으로서 폴리실라잔(polysilazane; SixNyHz) 계열의 SOD (Spin-On-Dielectrics)막을 형성하여 표면을 평탄화한다. 그 다음, 도 3b에 도시된 바와 같이, 제 1 층간절연막(40)을 질소 플라즈마(31)로 처리하여 유사 실리콘나이트라이드(quasi silicon nitride)화 시킴과 동시에 막의 치밀도(densification)를 높인다. 바람직하게, 질소 플라즈마 처리시 질소 플라즈마는 진공(vacuum) 상태에서 소량의 질소를 플로우시켜 발생시키고, 처리시의 온도는 50 내지 450℃로 조절하고 10-3 torr 이하로 조절한다. 한편, 질소 플라즈마 처리를 수행하기 전에, 폴리실라잔 계열의 SOD막의 형성 후 SOD막 내에 잔류할 수 있는 솔번트(solvent) 등을 배출시키기 위하여 핫 플레이트(hot plate)나 오븐(oven)에서 베이킹(baking)을 수행하거나, 자외선(UV) 또는 전자빔(electron beam)을 방사하는 공정을 더 수행할 수도 있다.
도 3c에 도시된 바와 같이, 유사 실리콘나이트라이드화된 제 1 층간절연막 (40A) 상부에 포토리소그라피에 의해 접합영역(39) 상의 제 1 층간절연막(40A)을 일부 노출시키는 포토레지스트 패턴(42)을 형성한다. 한편, 포토레지스트 패턴 (42)을 형성하기 전에 제 1 층간절연막(40A)의 평탄도를 향상시키기 위하여 에치백 (etch-back) 공정이나 CMP 공정을 수행할 수도 있다. 그 다음, 포토레지스트 패턴 (42)을 마스크로하여 질화막 SAC 공정에 의해 제 1 층간절연막(40A)을 식각하여 플러그용 제 1 콘택홀(43)을 형성한다. 이때, 산화막의 하드 마스크(36)와 스페이서 (400)가 식각배리어로서 작용하여 게이트(35) 손상이 방지된다. 그 다음, 제 1 콘택홀(43) 내부의 접합영역(39) 상의 스페이서(400)를 제거하여 제 1 콘택홀(43)을 완전히 오픈시킨다.
도 3d에 도시된 바와 같이, 공지된 방법에 의해 포토레지스트 패턴(42)을 제거하고, 이후 형성되는 플러그와 접합영역(39) 사이의 낮은 콘택저항 확보를 위하여 묽은 BOE 용액이나 묽은 HF 용액을 이용한 습식식각에 의해 제 1 콘택홀 내부의 접합영역(30) 표면을 세정한다. 이때, 제 1 층간절연막(40A)이 유사 실리콘나이트라이드화되어 있기 때문에 제 1 콘택홀(43) 하부측의 제 1 층간절연막(40A) 손실은 발생되지 않게 된다. 또한, 상기 습식식각 후 인산(H3PO4) 등의 나이트라이드 에쳔트 케미컬을 이용하여 세정을 더 수행할 수도 있다.
그 후, 제 1 콘택홀에 매립되도록 제 1 층간절연막(40A) 상부에 플러그용 제 1 도전막을 증착하고 CMP 공정에 의해 스페이서(400)의 산화막(38) 표면이 노출되도록 제 1 도전막을 제거하여 서로 분리시켜 접합영역(39)과 콘택하는 플러그(44)를 형성한다. 그 다음, 산소함유 플라즈마 처리나 산소함유 개스 분위기에서의 열산화에 의해 산화처리를 수행하여 유사 실리콘나이트라이드화된 제 1 층간절연막(40A)을 실리콘산화(silicon oxide) 또는 실리콘옥시나이트라이드 (silicon oxynitride)화시킴과 동시에 막의 치밀도를 높인다. 바람직하게, 플라즈마 처리는 300℃ 이상의 온도에서 02, N2O, O3, H2O 개스 또는 이들 개스의 조합 개스를 사용하여 수행하고, 열산화는 400 내지 900℃의 온도에서 02, N2O, O3
, H2O 개스 또는 이들 개스의 조합개스 분위기에서 수행한다.
도 3e에 도시된 바와 같이, 산화된 제 1 층간절연막(40B)과 플러그(44) 상부에 BPSG막이나 실리콘산화막으로 제 2 층간절연막(45)을 증착하고, 플러그(44) 상의 제 2 층간절연막(45)을 식각하여 플러그(44)를 노출시키는 배선용 제 2 콘택홀을 형성한다. 그 다음, 재 2 콘택홀에 매립되도록 제 2 층간절연막(45) 상부에 배선용 제 2 도전막(46)을 증착하고, 도시되지는 않았지만 제 2 도전막(45)을 패터닝하여 배선을 형성한다.
상기 실시예에 의하면, 게이트 하드 마스크를 질화막 대신 산화막으로 형성함에 따라 하드 마스크가 게이트 산화막과 기판에 미치는 메카니컬 스트레스를 완화시킬 수 있으므로 초단채널 MOS 트랜지스터의 성능열화를 억제할 수 있다.
또한, 게이트 사이를 절연하는 제 1 층간절연막을 폴리실라잔 계열의 SOD막으로 형성함에 따라 평탄화 및 우수한 갭매립성을 확보할 수 있고, SAC 공정전에 이 제 1 층간절연막을 유사실리콘나이트라이드화하는 것에 의해, SAC 공정이 질화막 식각으로 수행되기 때문에 산화막 하드 마스크에 의해 게이트 보호가 양호하게 이루어질 뿐만 아니라, SAC 공정 후 플러그 도전막 매립전 수행되는 습식식각시 콘택홀 하부측에서의 제 1 층간절연막 손실이 억제된다. 이에 따라, 플러그 사이의 브리지 및 누설전류 발생을 방지되어, 결국 배선 신뢰성이 향상될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 100㎚ 이하의 최소 선폭을 가지는 초고집적 소자에서 초단채널 MOS 트랜지스터의 성능을 향상시킬 수 있을 뿐만 아니라 배선 신뢰성을 향상시킬 수 있으므로, 소자의 수율을 향상시킬 수 있다.
Claims (11)
- 반도체 기판 상부에 게이트 산화막, 게이트 및 산화막하드마스크의 순서로 적층된 복수개의 게이트 적층구조를 형성하는 단계;상기 게이트 적층구조 상부에 상기 게이트 적층 구조를 실링하는 게이트스페이서를 형성하는 단계;상기 게이트 적층 구조 사이의 반도체 기판 내에 접합영역을 형성하는 단계;상기 게이트스페이서 상부에 상기 게이트 적층 구조 사이의 공간을 매립하면서 평탄한 표면을 가지는 층간절연막을 형성하는 단계;질소처리에 의해 상기 층간절연막을 유사실리콘나이트라이드화시키는 단계;상기 산화막하드마스크와 게이트스페이서를 식각 배리어로 하여 상기 접합영역 상의 유사실리콘나이트라이드화된 층간절연막을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀 내부의 접합영역 상의 게이트스페이서를 제거하여 상기 콘택홀을 완전히 오픈시키는 단계; 및상기 콘택홀 내부의 접합영역 표면을 세정하는 단계를 포함하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 층간절연막은 폴리실라잔 계열의 SOD막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 층간절연막의 질화처리는 질소 플라즈마 처리로 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 3 항에 있어서,상기 질소 플라즈마 처리는 진공 상태에서 소량의 질소를 플로우시켜 플라즈마를 발생시키고, 50 내지 450℃의 온도 및 10-3 torr 이하의 압력에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 세정하는 단계 이후에, 상기 콘택홀에 매립되도록 기판 전면 상에 도전막을 형성하는 단계;상기 도전막을 분리시켜 상기 접합영역과 콘택하는 플러그를 형성하는 단계; 및상기 질화된 층간절연막을 산화시키는 단계를 포함하는 반도체 소자의 배선 형성방법.
- 제 5 항에 있어서,상기 층간절연막의 산화는 산소함유 플라즈마 처리나 산소함유 개스 분위기에서의 열산화로 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 6 항에 있어서,상기 플라즈마 처리는 300℃ 이상의 온도에서 02, N2O, O3, H2 O 개스 또는 이들 개스의 조합 개스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 6 항에 있어서,상기 열산화는 400 내지 900℃의 온도에서 02, N2O, O3, H2 O 개스 또는 이들 개스의 조합개스 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 게이트 스페이서는 산화막의 최외각층을 포함하는 것을 특징으로 하는 인 반도체 소자의 배선 형성방법.
- 제 9 항에 있어서,상기 게이트 스페이서는 질화막과 산화막이 순차적으로 적층된 막으로 이루어진 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 세정은 묽은 BOE 용액이나 묽은 HF 용액을 이용한 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043130A KR100541369B1 (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043130A KR100541369B1 (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050003004A KR20050003004A (ko) | 2005-01-10 |
| KR100541369B1 true KR100541369B1 (ko) | 2006-01-11 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030043130A KR100541369B1 (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100541369B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100717812B1 (ko) * | 2005-02-28 | 2007-05-11 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9231067B2 (en) | 2014-02-26 | 2016-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and fabricating method thereof |
| KR102394925B1 (ko) * | 2017-11-16 | 2022-05-04 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
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-
2003
- 2003-06-30 KR KR1020030043130A patent/KR100541369B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20050003004A (ko) | 2005-01-10 |
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