KR100477827B1 - 게이트와 플러그간의 축전용량을 감소시킨 반도체 소자의제조방법 - Google Patents

게이트와 플러그간의 축전용량을 감소시킨 반도체 소자의제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 전극과 플러그간의 축전용량을 감소시킨 반도체 소자제조방법에 관한 것이다. 이를 위한 본 발명은 반도체 기판상에 복수개의 게이트 전극을 형성하는 단계; 상기 기판 및 상기 게이트 전극의 표면을 따라 스페이서 질화막을 형성하는 단계; 상기 게이트 전극 사이를 층간절연막으로 매립하는 단계; 플러그가 형성될 영역의 상기 층간절연막을 제거하는 단계; 플러그가 형성될 영역의 상기 스페이서 질화막 상에 스페이서 산화막을 형성하는 단계; 상기 스페이서 질화막 상에 스페이서 산화막을 일정부분 식각하여 플러그가 형성될 영역의 상기 기판을 노출시키는 단계; 및 상기 노출된 기판상에 플러그를 형성하는 단계를 포함하여 이루어진다.

Description

게이트와 플러그간의 축전용량을 감소시킨 반도체 소자의 제조방법{FABRICATING METHOD OF REDUCING CAPACITANCE BETWEEN GATE ELECTRODE AND PLUG IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 게이트 전극과 플러그 간의 축전용량을 감소시키고 공정의 용이성을 향상시킨 반도체 소자의 제조방법에 관한 것이다.
현재 반도체 제조공정에서 게이트 전극의 측면 보호막으로서 실리콘 질화막이 널리 사용되고 있다. 그 이유는, 게이트 전극의 산화를 막고 플러그 형성을 위한 건식식각 공정에서 게이트 전극의 노출을 방지해야 하기 때문이다.
이하에서는 도1a 내지 도1c를 참조하여, 종래기술에 따라 게이트 전극 형성후 수행되는 층간절연막 및 플러그 형성공정에 대해 설명한다.
먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 활성영역과 필드영역을 정의하는 트렌치 소자분리막(11)을 형성한다. 다음으로 게이트 산화막(미도시)을 기판 상에 형성하고 그 상부에 게이트 폴리실리콘(12), 텅스텐(13), 하드마스크 질화막(14)을 차례로 적층 형성하고 이를 패터닝하여 게이트 전극을 형성한다.
다음으로, 트랜지스터의 소스/드레인 형성공정, 선택적 산화공정 등이 진행된 이후에, 게이트 전극의 산화를 막고 플러그 형성을 위한 건식식각 공정에서 게이트 전극의 노출을 방지할 목적으로 스페이서 질화막(15)이 형성된다.
스페이서 질화막(15)으로는 실리콘 질화막이 통상적으로 사용되며, 종래에 사용되던 스페이서 질화막(15)은 300Å 정도의 비교적 두터운 두께를 가졌다. 따라서 이와같은 두꺼운 스페이서 질화막(15)이 증착된 게이트 전극 사이로 제 1 층간절연막을 매립시키는 후속공정도 용이하지 않은 단점이 있었다.
다음으로 도1b에 도시된 바와같이 게이트 전극 사이를 BPSG(Boron Phosphorus Silicate Glass) 막 등으로 매립하여 제 1 층간절연막(16)을 형성한다. 이어서, 플러그를 형성하기 위해 플러그가 형성될 영역의 반도체 기판(10)을 노출시키는 식각공정을 진행하면 도1b에 도시된 구조가 완성된다.
다음으로 도1c에 도시된 바와같이 플러그 물질(17)로 게이트 전극 사이를 매립하고 화학기계연마 등으로 표면을 평탄화하면, 도1c에 도시된 구조가 완성된다.
이와같은 종래기술에서는 다음과 같은 문제점이 있었다.
먼저, 소자가 미세화하면 할 수록, 게이트 전극과 플러그(17) 간의 축전용량이 증가하는 문제가 발생하였다. 이때, 종래에 사용되던 실리콘 질화막(15)은 유전율이 높기 때문에, 전술한 문제점을 해결하기 위해서는 게이트와 플러그간의 층간절연막으로 종래에 사용되는 실리콘 질화막보다 유전율이 낮은 물질을 사용해야 한다.
하지만, 현재까지 제 1 층간절연막(16)으로 널리 사용되고 있는 BPSG막(Boron Phosphorus Silicate Glass)의 경우, 좁은 게이트 전극 사이를 매립하기 위하여, 후속으로 고온의 리플로우 공정이 필수적으로 수반되었으며, 이러한 고온의 리플로우 공정에서는 게이트 전극이 산화되기 쉽기때문에, 이를 방지하기 위하여 비교적 두꺼운 실리콘 질화막을 스페이서 질화막으로 사용하여야 했다.
이와같은 두꺼운 실리콘 질화막은 게이트 전극과 플러그 물질간의 축전용량을 증가시키켜 신호지연 등의 문제를 일으키고 있음은 전술한 바와같다.
따라서, 게이트 전극과 플러그 물질간의 축전용량을 감소시키면서도, 게이트 전극의 산화방지 및 공정용이성을 획득할 수 있는 반도체 소자 제조방법이 필요하게 되었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 게이트와 플러그간의 축전용량을 감소시키면서 공정을 용이하게 한 반도체 소자 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판상에 복수개의 게이트 전극을 형성하는 단계; 상기 기판 및 상기 게이트 전극의 표면을 따라 스페이서 질화막을 형성하는 단계; 상기 게이트 전극 사이를 층간절연막으로 매립하는 단계; 플러그가 형성될 영역의 상기 층간절연막을 제거하는 단계; 플러그가 형성될 영역의 상기 스페이서 질화막 상에 스페이서 산화막을 형성하는 단계; 상기 스페이서 질화막 상에 스페이서 산화막을 일정부분 식각하여 플러그가 형성될 영역의 상기 기판을 노출시키는 단계; 및 상기 노출된 기판상에 플러그를 형성하는 단계를 포함하여 이루어진다.
현재, 반도체 소자 제조공정에서는 게이트 전극의 측면보호막으로 실리콘 질화막이 널리 사용된다. 하지만, 소자가 미세화되면 될수록 게이트 전극과 플러그 간의 축전용량이 증가하는 문제가 있어 이를 반드시 해결해야만 한다.
본 발명은 게이트 전극의 측면보호막으로 사용되는 실리콘 질화막의 두께를 최소화하고 대신 실리콘 산화막을 사용함으로써, 게이트 전극과 플러그간 축전용량을 감소시키고 동시에 공정을 용이하게 한 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자 제조공정을 도시한 도면으로 이를 참조하여 본 발명의 일실시예를 설명한다.
먼저, 적층구조의 게이트 전극을 형성한 후, 트랜지스터의 소스/드레인 이온주입공정, 선택산화공정 등이 진행되는 것은 종래기술과 동일하다.
즉, 먼저 도2a에 도시된 바와같이 반도체 기판(20) 상에 활성영역과 필드영역을정의하는 트렌치 소자분리막(21)을 형성한다. 다음으로 게이트 산화막(미도시)을 기판 상에 형성하고 그 상부에 게이트 폴리실리콘(22), 텅스텐(23), 하드마스크 질화막(24)을 차례로 적층 형성하고 이를 패터닝하여 게이트 전극을 형성한다.
다음으로, 트랜지스터의 소스/드레인 형성공정, 선택적 산화공정 등이 진행되며 이후에, 게이트 전극의 산화를 막고 플러그 형성을 위한 건식식각 공정에서 게이트 전극의 노출을 방지할 목적으로 스페이서 질화막(25)이 형성된다.
본 발명의 일실시예에서 사용된 스페이서 질화막(25)은 실리콘 질화막으로, 막의 종류는 종래기술과 동일하나, 종래기술과 다른점이 있다면 두께가 얇다는 것이다.
즉, 도2a와 도1a를 비교하면 알 수 있듯이, 본 발명의 일실시예에서 사용된 실리콘 질화막(25)은 20 ∼ 200Å 의 얇은 두께를 갖는데 비해, 종래기술에서는 300Å 이라는 비교적 두꺼운 두께를 가졌다.
이와같이 얇은 두께의 실리콘 질화막을 형성하게 되면 다음과 같은 장점이 있다. 첫째로, 축전용량이 큰 실리콘 질화막의 두께를 감소시키고, 대신에 축전용량이 작은 실리콘 산화막을 실리콘 질화막과 함께 사용하므로, 게이트 전극과 플러그 간의 축전용량이 감소된다. 바꾸어 말하면, 종래와 동일한 축전용량을 가지도록 소자를 설계할 경우에는 플러그의 단면적을 크게할 수 있기때문에 플러그 저항이 감소되는 효과가 있다.
둘째로, 실리콘 질화막의 두께가 얇아짐에 따라 게이트 전극과 게이트 전극 사이의 간격도 넓어지게 되므로, 제 1 층간절연막으로 게이트 전극 사이를 매립하는 후속공정도 용이해 진다.
이와같이 게이트 전극 사이를 매립하는 것이 종래기술보다 용이해지므로 특히, BPSG막을 제 1 층간절연막으로 사용하는 경우에는, 종래기술에서와 같은 고온의 리플로우 공정이 필요없다.
즉, 리플로우 공정이 저온에서 진행되어도 게이트 전극 사이를 무리없이 갭필할 수 있는 장점이 있으며, 또한 리플로우 공정이 저온에서 진행되므로, 게이트 전극의 산화도 억제할 수 있다.
셋째로, 스페이서 질화막의 두께가 얇기 때문에 플러그 형성을 위해 기판을 노출시키는 식각공정이 용이해 진다. 게이트 전극과 게이트 전극 사이에 플러그를 형성하기 위해서는, 반도체 기판을 노출시키는 식각공정이 필요한데, 반도체 소자가 미세화되어감에 따라 종횡비(Aspect Ratio)가 증가하여 이때의 식각공정이 점차로 어려워지고 있다.
본 발명의 일실시예에서는 식각이 어려운 스페이서 질화막의 두께가 종래에 비해 얇아졌으므로, 종횡비가 높아지는 미세소자에서도 식각공정이 종래기술에 비해 용이한 장점이 있다.
이와같이 스페이서 질화막을 얇은 두께로 증착한 이후에, 도2b에 도시된 바와같이 게이트 전극과 게이트 전극 사이를 제 1 층간절연막(26)으로 매립한다.
본 발명의 일실시예에서 사용된 제 1 층간절연막(26)으로는 BPSG 막 또는 유동성 절연막이 사용될 수 있다.
BPSG 막을 제 1 층간절연막으로 사용하는 경우, BPSG 막의 조성은 boron은 0 ∼ 10mol％, phosphorous는 0 ∼ 20 mol％ 로 함이 바람직하다. 또한, BPSG막을 제 1 층간절연막으로 사용하는 경우에, 게이트 전극 사이를 매립하는 것이 종래보다 용이해졌기 때문에, 후속 리플로우 공정의 공정온도를 낮출 수 있는 장점이 있음은 전술한 바와같다.
유동성 절연막을 제 1 층간절연막으로 사용하는 경우, SOG(Spin On Glass) 법을 이용하여 유동성 절연막을 형성할 수도 있으며, 또는 silane/과수계 증착법을 이용하여 유동성 절연막을 형성할 수도 있다.
SOG 방법을 이용하는 경우에는, perhydropolysilazane ((SiH2NH)n), hydrogen silsesquioxane 또는 methyl silsesquioxane 중 어느 하나를 유동성 절연막으로 도포한다.
silane/과수계 증착법을 이용하는 경우에는, silane 계로 Si(CnH2n+1)xH 1-x 를 사용한다. 이때, n은 1 에서 3의 범위를 갖으며, x는 0 에서 4의 범위를 갖는다.
silane/과수계 증착법을 이용하는 경우에, 과수계로는 xH2O2 - (1-x)H2O를 사용한다. 이때 x는 0.05 에서 0.80의 범위로 한다.
이와같이 유동성 절연막을 증착한 이후에, 유동성 절연막의 치밀화를 위해 O3, N2O, H2+O2 를 포함하는 가스 분위기에서 300 ∼ 850℃ 의 온도로 30초 내지 10분 정도의 열산화 공정이 진행될 수 있다.
이와같이 제 1 층간절연막(26)을 형성한 이후에 플러그 형성을 위해, 플러그가 형성될 부분에 존재하는 제 1 층간절연막(26)을 건식식각법으로 제거하면 도2b에 도시된 구조가 완성된다. 이때, 제 1 층간절연막을 건식식각법으로 제거하는 공정에서, 실리콘 질화막(25)이 손실되는 것을 최소화하도록 식각공정을 조절하는 것이 바람직하다.
다음으로 도2c에 도시된 바와같이, 게이트 전극과 플러그 물질간의 절연특성을 확보하기 위하여 스페이서 산화막을 산화막을 전체 구조상에 형성한다. 스페이서 산화막으로는 BPSG 막 또는 USG(Undoped Silicate Glass) 막 등이 사용될 수 있으며, 스페이서 산화막(27)의 두께는 40 ∼ 400Å 정도로 한다.
BPSG 막을 스페이서 산화막(27)으로 사용하는 경우, BPSG 막의 조성으로 boron은 0 ∼ 10mol％, phosphorous는 0 ∼ 20 mol％ 로 함이 바람직하다.
또한, USG 막을 스페이서 산화막으로 적용할 경우에는, 저압화학기상증착(Low Pressure Chemical Vapor Deposition : LPCVD), 상압화학기상증착(Atmosphere Pressure Chemical Vapor Deposition : APCVD), 원자층 증착법(Atomic Layer Deposition : ALD) 등을 이용하여 형성한다.
본 발명의 일실시예에서와 같이 스페이서 질화막(25)을 얇게 형성한 후, 게이트 전극과 플러그간의 절연두께를 확보하기 위하여 스페이서 산화막(27)을 그 상부에 형성하는 방법을 이용하면, 게이트전극과 플러그간의 축전용량이 실리콘 질화막을 두껍게 사용하는 경우보다 대폭 감소함은 전술한 바와같다.
다음으로 도2d에 도시된 바와같이 플러그(28)를 형성하기 위해 반도체 기판(20)을 노출시키는 식각공정을 진행한다. 즉, 플러그가 형성될 영역의 스페이서 산화막(27) 및 스페이서 질화막(25)을 식각하여 반도체 기판(20)을 노출시키는데, 이때 스페이서 질화막(25)의 두께가 종래에 비해 얇아졌으므로, 식각공정이 용이하게 진행됨은 전술한 바와같다.
이와같이 게이트 전극과 게이트 전극 사이를 식각하여 반도체 기판을 노출시킨 이후에, 폴리실리콘 등의 플러그(28) 를 전체 구조상에 형성하고 화학기계연마 등으로 표면을 평탄화하면, 도2d에 도시된 구조가 완성된다.
이후, 일련의 반도체 제조공정을 진행하여 소자제작을 완료한다.
본 발명의 일실시예에서는 스페이서 질화막을 스페이서 질화막 및 스페이서 산화막으로 대체하여 게이트 전극과 플러그간의 축전용량을 감소시켰으며 또한, 플러그 형성을 위해 반도체 기판을 노출시키는 식각공정이 종래에 비해 용이해졌다.
그리고 제 1 층간절연막이 매립되어야할 게이트 전극과 게이트 전극사이의 폭이 넓어졌으므로, 제 1 층간절연막의 매립이 용이해지며, 따라서 BPSG 막의 리플로우 공정온도를 낮출 수 있다.
이러한 장점은 저온에서 증착이 가능한 유동성 절연막을 제 1 층간절연막으로 적용할 경우 더욱 효과를 발휘하리라 예상된다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 적용하면, 게이트 전극과 플러그간의 축전용량을 감소시킴과 동시에 후속 식각공정이 용이해지는 장점이 있으며, 또한, 층간절연막이 매립되어야 할 게이트 전극과 게이트 전극사이의 폭이 넓어졌으므로, 층간절연막의 매립이 용이해지며, 따라서 층간절연막으로 사용된 BPSG 막의 리플로우 공정온도를 낮출 수 있어 게이트 전극의 산화등 소자특성의 열화를 방지할 수 있다.
도1a 내지 도1c는 종래기술에 따른 반도체 소자 제조공정을 도시한 공정단면도,
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자 제조공정을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 ; 소자분리막
22 : 게이트 폴리실리콘
23 : 텅스텐
24 : 하드마스크 질화막
25 : 스페이서 질화막
26 : 제 1 층간절연막(ILD1)
27 : 스페이서 산화막
28 : 플러그

Claims (11)

  1. 반도체 기판상에 복수개의 게이트 전극을 형성하는 단계;
    상기 기판 및 상기 게이트 전극의 표면을 따라 스페이서 질화막을 형성하는 단계;
    상기 게이트 전극 사이를 층간절연막으로 매립하는 단계;
    플러그가 형성될 영역의 상기 층간절연막을 제거하는 단계;
    플러그가 형성될 영역의 상기 스페이서 질화막 상에 스페이서 산화막을 형성하는 단계;
    상기 스페이서 질화막 상에 스페이서 산화막을 일정부분 식각하여 플러그가 형성될 영역의 상기 기판을 노출시키는 단계; 및
    상기 노출된 기판상에 플러그를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 스페이서 질화막은 20 ∼ 200Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극 사이를 층간절연막으로 매립하는 단계는,
    BPSG 막 또는 유동성 절연막을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 BPSG 막의 조성은 boron은 0 ∼ 10mol％, phosphorous는 0 ∼ 20 mol％ 인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 유동성 절연막은
    perhydropolysilazane ((SiH2NH)n), hydrogen silsesquioxane 또는 methyl silsesquioxane 중 어느 하나를 SOG 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 3 항에 있어서,
    상기 유동성 절연막은,
    silane/과수계 증착법을 이용하여 형성되며, silane 계 로는 Si(CnH2n+1)xH 1-x 를 사용하며, 과수계 로는 xH2O2 - (1-x)H2O를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 silane 계에 적용된 상기 n은 1 에서 3의 범위를 갖으며, 상기 x는 0 에서 4의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 과수계에 적용된 x는 0.05 에서 0.80의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 스페이서 산화막을 형성하는 단계는
    BPSG 막 또는 USG 막을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 스페이서 산화막을 형성하는 단계는,
    40 ∼ 400Å 의 두께를 갖도록 상기 스페이서 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 USG 막은 저압화학기상증착법, 상압화학기상증착법, 원자층 증착법 중 어느 하나의 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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