KR100800680B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

반도체 소자의 층간 절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 반도체 소자가 형성된 반도체 기판 전면에 식각 정지막을 형성하고, 식각 정지막 상부 전면에 얼라인 키 형태의 폴리실리콘 패턴을 형성하며, 식각 정지막 및 폴리실리콘 패턴 상부 전면에 층간 절연막을 형성하고, 식각 공정에 의해 상기 층간 절연막 및 식각 정지막을 순차 식각하여 콘택홀을 형성하며, 콘택홀에 도전막을 갭필한 후 연마 공정을 진행한 다음 폴리실리콘 패턴 상부면까지 도전막을 제거하여 콘택을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 기존의 스크라이브 레인의 액티브 영역에 구성하는 얼라이 키 패턴을 STI 영역에 형성하거나 폴리실리콘으로 미리 형성함으로써, 후속되는 CMP 공정에 의한 얼라인 키 패턴의 부식 진행을 방지하여 얼라인 키 인식을 용이하게 하는 효과가 있다.
층간 절연막, 얼라인 키(align key)

Description

반도체 소자의 층간 절연막 형성 방법{METHOD FOR MANUFACTURING PRE-METAL DIELECTRIC LAYER OF THE SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 층간 절연막 및 콘택 형성 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 층간 절연막 및 콘택 형성 방법을 설명하기 위한 공정 순서도,
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 층간 절연막 및 콘택 형성 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리막
104 : 게이트 절연막 106 : 게이트 전극
108 : 스페이서 110 : 소스/드레인 영역
112 : 식각 정지막 114 : 폴리실리콘 패턴
116 : 제 1층간 절연막 118 : 제 2층간 절연막
120 : 콘택홀 130 : 콘택
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정에 의한 얼라인 키(align key)를 용이하게 인식하는데 적합한 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체 제조 기술의 발달에 따른 소자의 고집적화로, 회로상의 금속 배선은 점차 미세한 선폭으로 형성되며 그 배선 간의 간격 또한 미세화되는 추세이다. 그리고 소자의 크기를 줄이기 위해 다층 배선 구조를 채택한다. 이러한 다층 금속 배선은 배선 사이를 층간 절연시키기 위하여 층간 절연막을 반드시 필요로 한다.
금속 배선 사이를 전기적 분리를 위한 층간 절연막은 USG(Undoped Silicate Glass), 플라즈마인핸스드 화학기상증착법(PE CVD : Plasma Enhanced Chemical Vapor Deposition)에 의한 TEOS 또는 실리콘질화막(SiH4)을 증착하거나, 고밀도 플라즈마 화학기상증착법(HDP CVD : High Density Plasma Chemical Vapor Deposition)으로 실리콘 산화막(SiO2) 등을 증착한 후에 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정을 이용하여 평탄화시킨다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 층간 절연막 및 콘택 형성 방법을 설명하기 위한 공정 순서도이다.
도 1a 내지 도 1e를 참조하면, 종래 기술에 의한 반도체 소자의 층간 절연막 및 콘택 형성 방법은 다음과 같이 진행된다.
우선, 반도체 기판(10)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정 의하는 소자 분리막(12)을 형성한다. 예를 들어, 반도체 기판(10)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 셀로우 트렌치(Shallow Trench Isolation : 이하 STI라 함)형 소자 분리막(12)을 형성한다.
소자 분리막(12)이 형성된 반도체 기판(10) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(16)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(14)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.
그 다음 게이트 전극(16)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(미도시 됨)을 형성한다.
반도체 기판(10) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(16) 측벽에 스페이서(18)를 형성한다.
그 다음 스페이서(18) 및 게이트 전극(16)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스/드레인 영역(20)을 형성한다.
계속해서 도 1b에 도시된 바와 같이, 게이트 전극(16), 소스/드레인 영역(20)을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구조물 전면에 식각 정지막(22)으로서, 실리콘 질화막(SiN)을 300Å∼500Å 두께로 얇게 형성한다. 여기서, 식각 정지막(22)은, 후속 공정 진행시 이동 이온 및 수분 등의 침투로부터 하부의 반도체 소자를 보호하는 역할과 콘택 제조 공정시 높은 식각 선택비로 식각 정지 역할을 한다.
식각 정지막(22) 상부에 제 1층간 절연막(PMD)(24)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절연막을 약 7000Å 이상 두껍게 증착한다. 여기서, 제 1층간 절연막(PMD)(24)은 하부의 반도체 소자 사이의 공간을 갭필하는 역할을 한다.
도 1c에 도시된 바와 같이, 제 1층간 절연막(PMD)(24)에 대해 화학적기계적연마(CMP) 공정을 실시하여 그 표면을 평탄화한다. 도 1c에서 도면부호 24a는 평 탄화 공정이 진행된 이후의 제 1층간 절연막(PMD)를 나타낸다.
이후, 평탄화된 제 1층간 절연막(PMD)(24a)에 제 2층간 절연막(PMD)(26)으로서, TEOS 산화막을 1000Å∼2000Å 두께로 형성한다. 여기서, 제 2층간 절연막(PMD)(26)은 제 1층간 절연막의 화학적기계적연마(CMP) 공정시 열화된 절연막 표면을 큐어링(curing)해주는 역할을 한다.
이어서, 도 1d에 도시된 바와 같이, 제 2층간 절연막(PMD)(26)에 사진 공정을 진행하여 콘택 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 제 2층간 절연막(PMD)(26), 제 1층간 절연막(PMD)(24a) 및 식각 정지막(22)을 건식 식각하여 소스/드레인 영역(20) 표면이 드러나는 콘택홀(28)을 형성한다. 그리고 에슁 공정으로 포토레지스트 패턴을 제거한다. 도 1d에서 22a, 24b, 26a는 건식 식각에 의한 콘택홀(28) 형성 이후의 식각 정지막, 제 1층간 절연막, 제 2층간 절연막을 각각 나타낸다.
도 1d의 공정 진행 후, 도 1e에서는, 콘택홀에 도전막이 갭필되도록 증착하고, 화학적기계적연마(CMP) 공정을 진행하여 제 2층간 절연막(PMD)(26a) 표면의 도전막을 제거하여 소스/드레인 영역(20)과 수직으로 연결되는 콘택(30)을 형성한다. 여기서, 콘택(30)의 도전막은 불순물이 도핑된 폴리실리콘, 텅스텐(W) 등을 사용한다.
이때, 반도체 소자의 층간 절연막 형성 과정에서는, 도 1e에 도시한 바와 같이, 얇은 PMD에 콘택홀을 구성하여 텅스텐을 증착한 뒤 텅스텐 CMP를 진행할 경우, 도면부호 A와 같은 얼라인 키 패턴 영역에 대해 부식(erosion) 현상이 발생할 수 있다. 이는, 디바이스의 특성 상 PMD 등 절연막의 두께를 충분히 두껍게 하여 진행할 수 없기 때문이며, 도면부호 A와 같이 얼라인 키 패턴을 인식할 수 없을 정도가 되면 더 이상의 공정을 진행할 수 없게 된다.
본 발명의 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 스크라이브 레인(scribe lane)의 액티브 영역에 얼라인 키 패턴을 폴리실리콘으로 미리 형성하여 화학적기계적연마에 의한 얼라인 키 부식을 최소화할 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 반도체 소자의 STI 영역에 얼라인 키 패턴을 형성하여 화학적기계적연마 공정을 진행하더라도 얼라인 키 패턴을 용이하게 인식할 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는데 있다.
이러한 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 반도체 소자의 층간 절연막을 형성하는 방법으로서, 상기 반도체 소자가 형성된 반도체 기판 전면에 식각 정지막을 형성하는 단계와, 상기 식각 정지막 상부 전면에 얼라인 키 형태의 폴리실리콘 패턴을 형성하는 단계와, 상기 식각 정지막 및 폴리실리콘 패턴 상부 전면에 층간 절연막을 형성하는 단계와, 식각 공정에 의해 상기 층간 절연막 및 식각 정지막을 순차 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법을 제공한다.
본 발명의 목적을 달성하기 위한 다른 실시예에 따르면, 반도체 소자의 층간 절연막을 형성하는 방법으로서, 상기 반도체 소자가 형성된 반도체 기판 전면에 셀 로우 트렌치형 소자 분리막을 형성한 후 식각 정지막 및 층간 절연막을 순차 형성하는 단계와, 사진 공정을 진행하여 콘택 영역을 정의하는 포토레지스트 패턴을 형성하고 상기 패턴에 의해 드러난 층간 절연막 및 식각 정지막을 건식 식각하여 상기 셀로우 트렌치형 소자 분리막의 표면이 드러나는 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전막을 갭필한 후 연마 공정을 진행하는 단계와, 상기 층간 절연막 표면의 도전막을 제거하여 상기 셀로우 트렌치형 소자 분리막과 수직으로 연결되는 콘택을 형성하는 단계를 더 포함하는 반도체 소자의 층간 절연막 형성 방법을 제공한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 층간 절연막 및 콘택 형성 방법을 설명하기 위한 공정 순서도이다.
도 2a 내지 도 2e를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 층간 절연막 및 콘택 형성 방법은 다음과 같이 진행된다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어, 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 셀로우 트렌치(STI : Shallow Trench Isolation)형 소자 분리막(102)을 형성한다.
소자 분리막(102)이 형성된 반도체 기판(100) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(106)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(104)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.
그 다음 게이트 전극(106)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(미도시됨)을 형성한다.
반도체 기판(100) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식 각(RIE)하여 게이트 전극(106) 측벽에 스페이서(108)를 형성한다.
그 다음 스페이서(108) 및 게이트 전극(106)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스/드레인 영역(110)을 형성한다.
계속해서 도 2b에 도시된 바와 같이, 게이트 전극(106), 소스/드레인 영역(110)을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구조물 전면에 식각 정지막(112)으로서, 실리콘 질화막(SiN)을 300Å∼500Å 두께로 얇게 형성한다. 여기서, 식각 정지막(112)은, 후속 공정 진행시 이동 이온 및 수분 등의 침투로부터 하부의 반도체 소자를 보호하는 역할과 콘택 제조 공정시 높은 식각 선택비로 식각 정지 역할을 한다.
이후, 식각 정지막(112) 상부에 본 실시예에 따른 얼라인 키 형태의 폴리실리콘 패턴(114)을 반도체 기판(100)의 액티브 영역 상에 형성한다. 이와 같이 폴리실리콘 패턴(114)을 얼라인 키 형태로 미리 형성함으로써, 본 실시예에서는 후속되는 화학적기계적연마 공정에 의해 발생될 수 있는 얼라인 키 패턴 영역의 부식 현상을 줄일 수 있다. 즉, 상기 폴리실리콘 패턴(114)은 후속되는 제 1층간 절연막에 비해 상대적으로 제거율(removal rate)이 낮기 때문에, 얼라인 키 패턴의 부식을 상대적으로 감소시킨다.
이와 같은 폴리실리콘 패턴(114)을 형성한 다음, 제 1층간 절연막(PMD)(116)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절 연막을 약 7000Å 이상 두껍게 증착한다. 여기서, 제 1층간 절연막(PMD)(116)은 하부의 반도체 소자 사이의 공간을 갭필하는 역할을 한다.
이후, 도 2c에 도시된 바와 같이, 제 1층간 절연막(PMD)(116)에 대해 화학적기계적연마(CMP) 공정을 실시하여 그 표면을 평탄화한다. 도 2c에서 도면부호 116a는 평탄화 공정이 진행된 이후의 제 1층간 절연막(PMD)를 나타낸다.
그런 다음, 평탄화된 제 1층간 절연막(PMD)(116a)에 제 2층간 절연막(PMD)(118)으로서, TEOS 산화막을 1000Å∼2000Å 두께로 형성한다. 여기서, 제 2층간 절연막(PMD)(118)은 제 1층간 절연막의 화학적기계적연마(CMP) 공정시 열화된 절연막 표면을 큐어링(curing)해주는 역할을 한다.
이어서, 도 2d에 도시된 바와 같이, 제 2층간 절연막(PMD)(118)에 사진 공정을 진행하여 콘택 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 제 2층간 절연막(PMD)(118), 제 1층간 절연막(PMD)(116a) 및 식각 정지막(112)을 건식 식각하여 소스/드레인 영역(110) 표면이 드러나는 콘택홀(120)을 형성한다. 그리고 에슁 공정으로 포토레지스트 패턴을 제거한다. 도 2d에서 116b, 118a는 건식 식각에 의한 콘택홀(120) 형성 이후의 제 1층간 절연막 및 제 2층간 절연막을 각각 나타낸다.
도 2d의 공정 진행 후, 도 2e에서는, 콘택홀에 도전막이 갭필되도록 증착하고, 화학적기계적연마(CMP) 공정을 진행하여 제 2층간 절연막(PMD)(118a) 표면의 도전막을 제거하여 소스/드레인 영역(110)과 수직으로 연결되는 콘택(130)을 형성한다. 여기서, 화학적기계적연마 공정은 상기 폴리실리콘 패턴(114) 상부면까지 진행되며, 콘택(130)의 도전막은 불순물이 도핑된 폴리실리콘, 텅스텐(W) 등이 사용된다.
도 2e에서 알 수 있듯이, 제 1층간 절연막(PMD)(116)에 비해 제거율이 상대적으로 낮은 폴리실리콘 패턴(114)을 얼라인 키 형태로 미리 형성하였기 때문에, 본 실시예에서는 CMP 공정을 진행하더라도 도면부호 B와 같이 폴리실리콘 패턴(114)에 의해 얼라인 키 패턴 영역의 부식 현상이 거의 존재하지 않음을 알 수 있다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 층간 절연막 및 콘택 형성 방법을 설명하기 위한 공정 순서도이다.
도 3a 내지 도 3e를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자의 층간 절연막 및 콘택 형성 방법은 다음과 같이 진행된다.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판(200)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(202)을 형성한다. 예를 들어, 반도체 기판(200)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP 산화막을 매립하고 화학적기계적연마 공정으로 절연 물질을 연마하여 셀로우 트렌치(STI : Shallow Trench Isolation)형 소자 분리막(202)을 형성한다.
소자 분리막(202)이 형성된 반도체 기판(200) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각 공정을 진행하여 게이트 전극(206)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(204)을 형성한다. 그리고 에슁 공정으로 포토레지스트 패턴을 제거한다.
그 다음 게이트 전극(206)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(미도시됨)을 형성한다.
반도체 기판(200) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(206) 측벽에 스페이서(208)를 형성한다.
그 다음 스페이서(208) 및 게이트 전극(206)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스/드레인 영역(210)을 형성한다.
계속해서 도 3b에 도시된 바와 같이, 게이트 전극(206), 소스/드레인 영역(210)을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구 조물 전면에 식각 정지막(212)으로서, 실리콘 질화막(SiN)을 300Å∼500Å 두께로 얇게 형성한다. 여기서, 식각 정지막(212)은, 후속 공정 진행시 이동 이온 및 수분 등의 침투로부터 하부의 반도체 소자를 보호하는 역할과 콘택 제조 공정시 높은 식각 선택비로 식각 정지 역할을 한다.
이후, 제 1층간 절연막(PMD)(214)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절연막을 약 7000Å 이상 두껍게 증착한다. 여기서, 제 1층간 절연막(PMD)(214)은 하부의 반도체 소자 사이의 공간을 갭필하는 역할을 한다.
이후, 도 3c에 도시된 바와 같이, 제 1층간 절연막(PMD)(214)에 대해 화학적기계적연마 공정을 실시하여 그 표면을 평탄화한다. 도 3c에서 도면부호 214a는 평탄화 공정이 진행된 이후의 제 1층간 절연막(PMD)를 나타낸다.
그런 다음, 평탄화된 제 1층간 절연막(PMD)(214a)에 제 2층간 절연막(PMD)(216)으로서, TEOS 산화막을 1000Å∼2000Å께로 형성한다. 여기서, 제 2층간 절연막(PMD)(216)은 제 1층간 절연막의 화학적기계적연마(CMP) 공정시 열화된 절연막 표면을 큐어링해주는 역할을 한다.
이어서, 도 3d에 도시된 바와 같이, 제 2층간 절연막(PMD)(216)에 사진 공정을 진행하여 콘택 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 제 2층간 절연막(PMD)(216), 제 1층간 절연막(PMD)(214a) 및 식각 정지막(212)을 건식 식각하여 STI형 소자 분리막(202)과 소스/드레인 영 역(210) 표면이 드러나는 콘택홀(220)을 형성한다. 그리고 에슁 공정으로 포토레지스트 패턴을 제거한다. 도 3d에서 212a, 214b, 216a는 건식 식각에 의한 콘택홀(220) 형성 이후의 식각 정지막, 제 1층간 절연막, 제 2층간 절연막을 각각 나타낸다.
이때, 본 실시예에서는, 후술하는 얼라인 키 패턴의 형성을 위해 STI형 소자 분리막(202) 영역 내에 콘택홀(220)을 형성한 것을 특징으로 한다.
도 3d의 공정 진행 후, 도 3e에서는, 콘택홀(220)에 도전막이 갭필되도록 증착하고, 화학적기계적연마 공정을 진행하여 제 2층간 절연막(PMD)(216a) 표면의 도전막을 제거하여 소스/드레인 영역(210) 및 STI형 소자 분리막(202) 영역과 수직으로 연결되는 콘택(230)을 형성한다. 여기서, 콘택(230)의 도전막은 불순물이 도핑된 폴리실리콘, 텅스텐(W) 등이 사용된다.
도 3e에서 알 수 있듯이, 얼라인 키 패턴을 STI형 소자 분리막(202) 영역에 형성하였기 때문에, 본 실시예에서는 CMP 공정을 진행하더라도 도면부호 C와 같이 얼라인 키 패턴에 대한 인식이 용이함을 알 수 있다.
이상과 같이, 본 발명은 기존의 스크라이브 레인의 액티브 영역에 구성하는 얼라인 키 패턴을 STI 영역에 형성하여 얼라인 키 인식이 용이하며, 액티브 영역의 얼라인 키 패턴을 폴리실리콘으로 미리 형성하여 후속 CMP 공정에 의한 얼라인 키 패턴의 부식 진행을 방지하도록 구현한 것이다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라, 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능함은 물론이다.
본 발명에 의하면, 기존의 스크라이브 레인의 액티브 영역에 구성하는 얼라이 키 패턴을 STI 영역에 형성하거나 얼라인 키 액티브 영역의 얼라인 키 패턴을 폴리실리콘으로 미리 형성함으로써, 후속되는 CMP 공정에 의한 얼라인 키 패턴의 부식 진행을 방지하여 얼라인 키 인식을 용이하게 하는 효과가 있다.

Claims (6)

  1. 반도체 소자의 층간 절연막을 형성하는 방법으로서,
    상기 반도체 소자가 형성된 반도체 기판 전면에 식각 정지막을 형성하는 단계와,
    상기 식각 정지막 상부 전면에 얼라인 키 형태의 폴리실리콘 패턴을 형성하는 단계와,
    상기 식각 정지막 및 폴리실리콘 패턴 상부 전면에 층간 절연막을 형성하는 단계와,
    식각 공정에 의해 상기 층간 절연막 및 식각 정지막을 순차 식각하여 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 층간 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘 패턴은, 상기 층간 절연막보다 낮은 제거율을 갖는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 방법은,
    상기 콘택홀에 도전막을 갭필한 후 연마 공정을 진행하는 단계와,
    상기 폴리실리콘 패턴 상부면까지 도전막을 제거하여 콘택을 형성하는 단계
    를 더 포함하는 반도체 소자의 층간 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 폴리실리콘 패턴은, 상기 반도체 소자의 액티브 영역에 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  5. 반도체 소자의 층간 절연막을 형성하는 방법으로서,
    상기 반도체 소자가 형성된 반도체 기판 전면에 셀로우 트렌치형 소자 분리막을 형성한 후 식각 정지막 및 층간 절연막을 순차 형성하는 단계와,
    사진 공정을 진행하여 콘택 영역을 정의하는 포토레지스트 패턴을 형성하고 상기 패턴에 의해 드러난 층간 절연막 및 식각 정지막을 건식 식각하여 상기 셀로우 트렌치형 소자 분리막의 표면이 드러나는 콘택홀을 형성하는 단계와,
    상기 콘택홀에 도전막을 갭필한 후 연마 공정을 진행하는 단계와,
    상기 층간 절연막 표면의 도전막을 제거하여 상기 셀로우 트렌치형 소자 분리막과 수직으로 연결되는 콘택을 형성하는 단계
    를 더 포함하는 반도체 소자의 층간 절연막 형성 방법.
  6. 제 5 항에 있어서,
    상기 콘택홀은, 얼라인 키 패턴의 형성을 위해 상기 셀로우 트렌치형 소자 분리막 영역 내에 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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