KR100952243B1 - 반도체 소자의 금속전 층간 절연막 제조 방법 - Google Patents

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Abstract

본 발명은, 반도체 소자의 금속전 층간 절연막 제조 방법에 관한 것으로, 이를 위하여, 본 발명은, 반도체 소자가 있는 반도체 기판의 상부 전면에 식각 정지막을 형성하고, 식각 정지막의 상부면에 제 1 온도 범위에서 HDP-CVD 공정으로 제 1 금속전 층간 절연막의 일부 두께를 증착하며, 제 1 온도 범위보다 낮은 제 2 온도 범위에서 HDP-CVD 공정으로 제 1 금속전 층간 절연막의 나머지 두께를 증착하고, 제 1 금속전 층간 절연막의 표면을 평탄화한 후, 평탄화된 제 1 금속전 층간 절연막의 상부면에 제 2 금속전 층간 절연막을 증착한다. 따라서, 본 발명은 HDP-CVD 금속전 층간 절연막(PMD)의 초기 증착 공정시 증착 온도를 높게 유지하여 금속전 층간 절연막을 안정되게 증착할 수 있기 때문에 식각 정지막인 실리콘 질화막과 직접 접촉되는 금속전 층간 절연막의 접착 특성을 향상시킬 수 있다.

Description

반도체 소자의 금속전 층간 절연막 제조 방법{METHOD FOR FORMING PRE METAL DIELECTRIC LAYER OF THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 층간 절연하는 층간 절연막 접착(adhesion) 특성을 향상시키는데 적합한 반도체 소자의 금속전 층간 절연막 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 제조 기술의 발달에 따른 소자의 고집적화로, 회로상의 금속 배선은 점차 미세한 선폭으로 형성되며 그 배선간의 간격 또한 미세화되는 추세이다. 그리고 소자의 크기를 줄이기 위해 다층 배선 구조를 채택하는데, 이러한 다층 금속 배선에서는 배선 사이를 층간 절연시키기 위하여 층간 절연막을 반드시 필요로 한다.
잘 알려진 바와 같이, 금속전 층간 절연막(PMD : Premetal Dielectric)은, 모스 트랜지스터 등의 반도체 소자와 금속 배선 사이를 층간 절연하는 층간 절연막으로서, 갭필(gapfill) 성능, 개더링(gathering) 성능이 우수하고 평탄화가 용이해 야 한다. 여기에서, 갭필 성능은, 반도체 소자의 패턴에 의한 단차를 갭필하는 것이며, 개더링 성능은, 소자 특성을 저하시키는 모바일 이온(mobile ion), 예컨대 나트륨 이온 또는 기타 이온을 트랩(trap)하는 능력을 의미한다.
일반적으로, 절연막으로 많이 사용되는 실리콘 산화막(SiO2)은 모스 트랜지스터의 폴리실리콘 게이트에 의해 형성되는 단차를 메우는 능력이 부족한 것으로 알려져 있다. 따라서, 실리콘 산화막으로 형성된 금속전 층간 절연막(PMD)은 트랜지스터 토폴로지(topology)로 인해 보이드(void)가 형성되기 때문에 막질이 치밀하지 못하여 소자의 특성을 저하시킬 뿐만 아니라 콘택을 형성하기 위한 공정에서도 보이드를 유발시키며, 이로 인해 콘택 사이의 쇼트(short) 현상을 야기시켜 반도체 소자의 생산 수율을 저하시키는 원인이 되고 있다.
위와 같은 문제들을 극복하기 위하여, 실리콘 산화막을 대신하는 금속전 층간 절연막(PMD) 물질로 갭필 성능이 우수한 USG(Undoped Silicate Glass), PSG(Phosphosilicate Glass), BSG(Borosilicate Glass), BPSG(Borophosphosilicate Glass), O3-TEOS, HDP-CVD 산화막 등을 사용한다.
도 1a 내지 도 1c는 종래 기술에 의한 금속전 층간 절연막 제조 과정을 순차적으로 나타낸 공정 순서도이다.
먼저, 실리콘 등의 반도체 기판(10)에 활성 영역과 비활성 영역을 정의하고자 셀로우 트렌치(STI : Shallow Trench Isolation) 구조의 소자 분리막(미도시됨)을 형성한다.
다음에, 소자 분리막이 형성된 반도체 기판(10)의 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 대략 100Å 정도의 두께로 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 대략 3000Å 정도의 두께로 증착한다.
이어서, 사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(도시 생략)을 형성하고, 이 포토레지스트 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예컨대 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(12)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(도시 생략)을 형성한다. 그리고 에싱(ashing) 공정 등을 진행하여 잔류하는 포토레지스트 패턴을 제거한다.
다시, 게이트 전극(12)을 이온 주입 마스크로 이용하여 저농도 이온주입(예컨대, n형 도펀트를 저농도로 이온 주입) 공정을 실시하여 LDD 영역(도시 생략)을 형성한다.
다음에, 반도체 기판(10)의 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예컨대 반응성 이온 식각(RIE)하여 게이트 전극(12)의 측벽에 스페이서(14)를 형성한다.
이어서, 스페이서(14)와 게이트 전극(12)을 이온 주입 마스크로 이용하여 고농도 이온주입(예컨대, n형 도펀트를 고농도로 이온 주입) 공정을 실시하여 소오스/드레인 영역(15)을 형성한다.
계속해서, 게이트 전극(12), 소오스/드레인 영역(15)을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판의 구조물 전면에 식각 정지막(16)으로서, 실리콘 질화막(SiN)을 300Å∼500Å 두께로 얇게 형성한다. 여기에서, 식각 정지막(16)은, 후속하는 공정 진행시 모바일 이온 및 수분 등의 침투로부터 하부의 반도체 소자를 보호하는 역할과 콘택 제조 공정시 높은 식각 선택비로 식각 정지 역할을 한다.
그리고, 식각 정지막(16)의 상부에 제 1 금속전 층간 절연막(PMD)(18)으로서, 갭필 특성이 우수한 USG, PSG, BSG, BPSG, O3-TEOS, HDP-CVD 산화막 등의 절연막을 약 7000Å 이상 두껍게 증착한다. 여기에서, 제 1 금속전 층간 절연막(PMD)(18)은, 하부 모스 트랜지스터 소자 형성시 이루어진 게이트 사이의 공간을 갭필한다.
도 1b에 도시된 바와 같이, 화학적기계적연마(CMP) 공정 등을 실시하여 제 1 금속전 층간 절연막(PMD)(18)의 표면을 평탄화시키고, 평탄화된 제 1 금속전 층간 절연막(PMD)(18) 상에 제 2 금속전 층간 절연막(PMD)(20)으로서, TEOS 산화막을 대략 1000Å∼3000Å 두께로 형성한다. 여기에서, 제 2 금속전 층간 절연막(PMD)(20)은 제 1 금속전 층간 절연막(18)의 화학적기계적연마(CMP) 공정시 열화된 절연막 표면을 큐어링해 주는 역할을 한다.
도 1c를 참조하면, 제 2 금속전 층간 절연막(PMD)(20)에 사진 공정을 진행하여 콘택 영역을 정의하는 포토레지스트 패턴(도시 생략)을 형성하고, 이 포토레지 스트 패턴에 의해 드러난 제 2 금속전 층간 절연막(PMD)(20), 제 1 금속전 층간 절연막(PMD)(18) 및 식각 정지막(16)을 차례로 건식 식각하여 소오스/드레인 영역(15)의 표면을 노출시키는 콘택홀(도시 생략)을 형성한다. 이후, 에싱 공정 등을 실시하여 잔류하는 포토레지스트 패턴을 제거한다.
그리고 나서, 콘택홀에 도전막으로서, 텅스텐(W)이 갭필되도록 증착하고, 화학적기계적연마(CMP) 공정을 진행하여 제 2 금속전 층간 절연막(PMD)(20)의 표면에 있는 도전막을 제거함으로써, 소오스/드레인 영역(15)과 수직으로 연결되는 콘택(22)을 형성한다.
전술한 종래 기술에 의한 금속전 층간 절연막(PMD) 제조 방법은, 갭필 성능이 우수한 USG, PSG, BSG, BPSG, O3-TEOS, HDP-CVD 산화막 등을 사용하여 반도체 소자와 배선 사이를 층간 절연하되, 적어도 하나 이상의 층간 절연막을 증착하고 이를 화학적기계적연마 공정으로 평탄화한다.
그러나, 종래 기술에 따르면, 제 1 금속전 층간 절연막(PMD)의 경우 증착 초기 하부의 식각 정지막 표면의 영향을 받아 접착 특성이 저하되는 문제가 있다. 해당 층간 절연막 물질 중에서도 HDP-CVD 산화막 경우 고밀도 플라즈마(HDP) 증착 장비의 증착 특성상 Ar 또는 O2 스퍼터링이 진행되면서 증착이 이루어지기 때문에 하부의 큰 응력을 갖는 식각 정지막의 실리콘 질화막과 접착 특성이 좋지 않게 된다.
도 2는 종래 기술에 의한 금속전 층간 절연막의 불량한 상태를 나타낸 도면이다.
도 2에 도시된 바와 같이, 종래 기술에 따르면, 제 1 금속전 층간 절연막(42)과 그 아래의 식각 정지막(40)과 접착력이 약하기 때문에 콘택(44) 제조 공정시 접착력이 약한 제 1 금속전 층간 절연막(PMD)(42)과 식각 정지막(40) 사이의 공간 내에 도전 물질의 파티클로 인한 브릿지(46)가 발생하게 된다.
도 3은 종래 기술에 의해 고밀도 플라즈마 화학기상증착 공정의 금속전 층간 절연막을 증착할 때 온도 특성을 나타낸 그래프이다.
도 3을 참조하면, 식각 정지막의 상부에 증착되는 금속전 층간 절연막(PMD)의 HDP-CVD 증착 공정시 초기 증착 온도(A)가 불안정한 상태에서 증착 공정이 진행되어 초기 막질이 불안정한 상태로 증착되며, 이로 인해 초기 제 1 금속전 층간 절연막(PMD)의 초기 막질이 하부 실리콘 질화막과 접착 특성이 좋지 않게 되는 결과가 초래됨을 분명하게 알 수 있다.
이에, 본 발명은 식각 정지막의 상부에 HDP-CVD로 제 1 금속전 층간 절연막을 증착할 경우 증착 초기 증착 온도를 상승시켜 식각 정지막과 제 1 금속전 층간 절연막의 접착 특성을 개선할 수 있는 반도체 소자의 금속전 층간 절연막 제조 방법을 제공한다.
본 발명은, 반도체 소자와 배선 사이를 층간 절연하는 금속전 층간 절연막을 제조하는 방법으로서, 상기 반도체 소자가 형성된 반도체 기판의 상부 전면에 식각 정지막을 형성하는 단계와, 제 1 온도 범위의 증착 공정을 진행하여 상기 식각 정지막의 상부면에 제 1 금속전 층간 절연막의 일부 두께를 증착하는 단계와, 상기 제 1 온도 범위보다 낮은 제 2 온도 범위의 증착 공정을 진행하여 상기 제 1 금속전 층간 절연막의 나머지 두께를 증착하는 단계와, 상기 제 1 금속전 층간 절연막의 표면을 평탄화하는 단계와, 상기 평탄화된 제 1 금속전 층간 절연막의 상부면에 제 2 금속전 층간 절연막을 증착하는 단계를 포함하는 반도체 소자의 금속전 층간 절연막 제조 방법을 제공한다.
본 발명은, 식각 정지막에 금속전 층간 절연막(PMD)을 증착할 경우 HDP-CVD 챔버의 온도를 400℃∼700℃로 승온시키고 HDP-CVD 공정으로 제 1 금속전 층간 절연막의 일부 두께를 증착하며, 챔버 온도를 안정화된 온도 300℃∼500℃로 유지하면서 HDP-CVD 증착 공정을 진행하여 제 1 금속전 층간 절연막의 나머지 두께를 증착한다.
따라서, 본 발명은 HDP-CVD 금속전 층간 절연막(PMD)의 초기 증착 공정시 종래와 다르게 초기 증착 온도가 불안정하지 않고 안정된 상태를 유지할 수 있어 금속전 층간 절연막(PMD)을 안정되게 증착할 수 있으며, 이를 통해 식각 정지막인 실리콘 질화막과 직접 접촉되는 금속전 층간 절연막의 접착 특성을 향상시킬 수 있다.
더욱이, 본 발명은, HDP-CVD 금속전 층간 절연막(PMD)의 초기 증착 공정시 바이어스 RF 전원을 500W∼2000W로 낮추어 Ar 또는 O2 이온 스퍼터링으로 인한 하부 식각 정지막의 손상을 최소화함으로써, 식각 정지막의 실리콘 질화막과 금속전 층간 절연막(PMD)의 접착 특성을 더욱 높일 수 있다.
따라서, 본 발명은 HDP-CVD 금속전 층간 절연막(PMD)의 전기적 특성 및 제조 수율 및 신뢰성을 향상시킬 수 있다.
본 발명의 기술 요지는, 반도체 소자가 있는 반도체 기판의 상부 전면에 식각 정지막을 형성하고, 식각 정지막의 상부면에 제 1 온도 범위에서 HDP-CVD 공정으로 제 1 금속전 층간 절연막의 일부 두께를 증착하며, 제 1 온도 범위보다 낮은 제 2 온도 범위에서 HDP-CVD 공정으로 제 1 금속전 층간 절연막의 나머지 두께를 증착하고, 화학적기계적연마 공정으로 제 1 금속전 층간 절연막의 표면을 평탄화한 후, 평탄화된 제 1 금속전 층간 절연막의 상부면에 제 2 금속전 층간 절연막을 증착함으로써, 식각 정지막의 상부면에 HDP-CVD 공정으로 제 1 금속전 층간 절연막을 증착할 때 초기 증착 온도를 상승시켜 제 1 금속전 층간 절연막의 일부 두께를 증착할 때 증착 온도를 낮게 안정화시켜 제 1 금속전 층간 절연막의 나머지 두께를 증착하여 식각 식각 정지막과 제 1 금속전 층간 절연막의 접착을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 바람직한 실시 예에 따른 금속전 층간 절연막 제조 과정을 순차적으로 나타낸 공정 순서도이다.
먼저, 도면에서의 도시는 생략하였으나, 반도체 기판에 소자 공정을 진행, 예컨대 증착 공정, 사진 식각 공정, 세정 공정 등과 같은 일련의 공정들로 된 STI 공정 등을 실시하여 실리콘 등의 반도체 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(도시 생략)을 형성한다.
다음에, 이온 주입 공정 등을 실시하여 소자 분리막이 있는 반도체 기판에 n형 도펀트 또는 p형 도펀트를 이온 주입함으로써 웰(도시 생략)을 형성한다.
도 4a를 참조하면, 소자 분리막이 형성된 반도체 기판(100)의 전면에 절연막, 예컨대 실리콘 산화막(SiO2) 등을 대략 100Å 정도의 두께로 증착하고, 그 위에 게이트 도전막, 예컨대 불순물이 도핑된 도프트 폴리실리콘을 대략 3000Å 정도의 두께로 증착한다. 여기에서, 게이트 전극의 도전막은 도프트 폴리실리콘 이외에 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
다음에, 포토레지스트를 이용하는 사진 식각 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(도시 생략)을 형성하고, 이 포토레지스트 패턴에 의해 상부가 노출된 게이트 도전막을 건식 식각, 예컨대 반응성 이온 식각(RIE)하여 게이트 도전막의 일부를 선택적으로 제거함으로써 임의의 패턴을 갖는 게이트 전극(102)을 형성하고, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(도시 생략)을 형성한다.
이후, 에싱 공정 등의 공정을 진행하여 게이트 전극(102) 상에 잔류하는 포토레지스트 패턴을 제거한다.
이어서, 게이트 전극(102)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정, 예컨대 n형 도펀트를 저농도로 이온 주입하는 공정을 실시하여 LDD 영역(도시 생략)을 형성한다.
다시, 증착 공정을 실시하여 반도체 기판(100)의 전면에 절연 물질, 예컨대 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 소정 두께로 증착하고, 이를 건식 식각, 예컨대 반응성 이온 식각(RIE)하여 절연 물질의 일부를 선택적으로 제거함으로써, 게이트 전극(102)의 측벽에 스페이서(104)를 형성한다.
그런 다음, 스페이서(104)와 게이트 전극(102)을 이온 주입 마스크로 이용하는 고농도 이온주입 공정, 예컨대 n형 도펀트를 고농도로 이온 주입하는 공정을 실시하여 반도체 기판(100)의 소정 영역에 소오스/드레인 영역(105)을 형성한다.
계속해서, 게이트 전극(102), 소오스/드레인 영역(105)을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판의 구조물 전면에 식각 정지막(106)으로서, 실리콘 질화막(SiN)을 대략 300Å∼500Å 두께로 형성한다. 여기서, 식각 정지막(106)은, 후속하는 공정 진행시 모바일 이온 및 수분 등의 침투로부터 하부의 반도체 소자를 보호하는 역할과 콘택 제조 공정시 높은 식각 선택비로 식각 정지 역할을 한다.
이어서, 도 4b에 도시된 바와 같이, 식각 정지막(106)의 상부면에 제 1 온도 범위에서 HDP-CVD 공정(증착 공정)을 진행하여 제 1 금속전 층간 절연막의 일부(108a) 두께를 증착한다. 여기에서, 제 1 온도 범위는, 예컨대 HDP-CVD 챔버 온도를 400℃∼700℃ 범위로 할 수 있고, 또한 제 1 금속전 층간 절연막의 일 부(108a) 증착 두께는, 대략 1000Å∼3000Å 범위로 할 수 있다.
본 실시 예에서, 제 1 금속전 층간 절연막의 일부(108a) 두께를 증착하는 공정은, 웨이퍼 온도를 상승시키는 승온 단계와, 웨이퍼 백 사이드의 쿨링 가스를 차단하면서 소오스 가스를 공급하여 증착 공정을 진행하는 초기 단계를 포함한다.
일반적인 제 1 금속전 층간 절연막(PMD)의 초기 증착은, HDP-CVD 챔버 내 RF 히팅(heating)을 통해 300℃ 수준으로 웨이퍼 온도를 상승시켜 증착 공정을 진행하는데, Ar, O2, SiH4 등의 증착 가스 공급(gas on), 소오스 RF 공급(source RF on), 바이어스 RF 공급(bias RF on), 온도 제어를 위한 웨이퍼 백 사이드의 쿨링 가스(예를 들어, He) 공급이 동시에 진행된다.
이에 반해, 본 발명에서는 제 1 금속전 층간 절연막의 초기 증착 공정시, Ar, O2 증착 가스 공급하면서 소오스 RF 및 바이어스 RF 전원을 공급하여 웨이퍼 온도를 상승시키고, 이후 Ar, O2, SiH4 등의 증착 가스를 공급하며 소오스 RF 및 바이어스 RF 전원을 공급하면서, 온도 제어를 위한 웨이퍼 백 사이드의 쿨링 가스 공급을 차단하여 증착 공정을 진행한다. 즉, 제 1 금속전 층간 절연막의 일부(108a)인 1000Å∼3000Å 두께를 증착할 때까지 웨이퍼 백 사이드의 쿨링 가스를 공급하지 않고 증착 공정을 진행하여 초기 증착 온도가 400℃∼700℃까지 상승된 상태에서 증착이 진행되도록 제어한다.
또한, 본 실시 예에서는, 제 1 금속전 층간 절연막의 일부(108a)를 증착할 때 HDP 증착의 특징인 Ar 또는 O2 이온 스퍼터링으로 인한 하부 막의 손상(attack) 을 최소화하기 위하여 바이어스 RF 전원을 500W∼2000W로 사용함으로써 식각 정지막(106)의 실리콘 질화막과의 접착 특성을 개선시킨다.
다시, 도 4c에 도시된 바와 같이, 제 1 온도 범위보다 낮은 제 2 온도 범위에서 HDP-CVD 공정(증착 공정)을 진행하여 제 1 금속전 층간 절연막의 나머지(108b) 두께를 증착한다. 여기에서, 제 2 온도 범위는, HDP-CVD 챔버 온도를 대략 300℃∼500℃ 범위로 설정할 수 있고, 또한 제 1 금속전 층간 절연막의 나머지 증착 두께는, 5000Å∼7000Å 범위로 설정할 수 있다. 여기에서, 제 1 금속전 층간 절연막(108)의 전체 두께는, 후속하는 평탄화 공정에서의 평탄화 마진을 고려하여 대략 6000Å∼10000Å이 되도록 하는 것이 바람직하다.
즉, 본 실시 예에서, 제 1 금속전 층간 절연막의 나머지(108b) 두께를 증착하는 공정은, HDP-CVD 챔버의 초기 온도 400℃∼700℃에서 안정화된 온도 300℃∼500℃로 유지하고, 웨이퍼 백 사이드의 쿨링 가스를 공급하면서 Ar, O2, SiH4 등의 증착 가스를 공급하여 증착 공정을 진행한다.
그리고, 제 1 금속전 층간 절연막의 나머지(108b) 두께를 증착하는 공정시, 갭필 능력을 향상시키기 위하여 바이어스 RF 전원을 2000W∼3500W로 증가시켜 하부 모스 트랜지스터 소자 형성시 이루어진 게이트 전극(102) 사이의 공간이 갭필되도록 한다.
다음에, 도 4d에 도시된 바와 같이, 화학적기계적연마(CMP) 공정 등과 같은 평탄화 공정을 실시하여 제 1 금속전 층간 절연막(PMD)(108)의 표면을 평탄화하고, 평탄화된 제 1 금속전 층간 절연막(PMD)(108)의 상부면에 제 2 금속전 층간 절연막(PMD)(110)으로서, TEOS 산화막을 대략 1000Å∼3000Å 두께로 형성한다. 여기에서, 제 2 금속전 층간 절연막(PMD)(110)은 제 1 금속전 층간 절연막(108)의 화학적기계적연마(CMP) 공정시 열화된 절연막 표면을 큐어링해 주는 역할을 한다.
다시, 도 4e를 참조하면, 포토레지스트를 이용하는 사진 식각 공정을 진행하여 제 2 금속전 층간 절연막(110)의 상부에 콘택 영역을 정의하는 포토레지스트 패턴(도시 생략)을 형성하고, 이 포토레지스트 패턴에 의해 노출되는 제 2 금속전 층간 절연막(110), 제 1 금속전 층간 절연막(108) 및 식각 정지막(106)을 차례로 건식 식각하여 소오스/드레인 영역(105) 또는 게이트 전극(102)의 표면을 노출시키는 콘택홀(도시 생락)을 형성한다. 이후, 에싱 공정 등을 진행하여 제 2 금속전 층간 절연막(110) 상에 잔류하는 포토레지스트 패턴을 제거한다.
이어서, 금속 증착 공정을 실시하여 텅스텐(W) 등의 도전막이 콘택홀을 완전히 매립하는 형태로 증착하고, 화학적기계적연마(CMP) 공정 등과 같은 평탄화 공정을 진행하여 제 2 금속전 층간 절연막(PMD)(110)의 표면에 있는 도전막을 제거함으로써, 소오스/드레인 영역(105) 또는 게이트 전극(102)과 수직으로 연결되는 콘택(112)을 형성한다.
도 5는 본 발명에 따라 고밀도 플라즈마 화학기상증착 공정의 금속전 층간 절연막을 증착할 때 온도 특성을 나타낸 그래프이다.
도 5를 참조하면, 본 발명은 식각 정지막의 상부에 HDP-CVD 금속전 층간 절연막을 증착할 때 챔버 온도를 승온하는 단계(heatup step)(a)와, 초기 증착 단 계(b)와, 주 증착 단계(main dep)(c)로 구분하여 증착 공정을 진행한다.
이때, 초기 증착 단계(b)에서 HDP-CVD 챔버의 웨이퍼 백 사이드의 쿨링 가스를 차단하여 챔버 온도를 400℃∼700℃로 승온시키고, 주 증착 단계(c)에서 웨이퍼 백 사이드의 쿨링 가스를 공급하여 챔버 온도를 안정화된 온도 300℃∼500℃로 유지하면서 HDP-CVD 증착 공정을 진행한다.
따라서, 본 발명은 HDP-CVD 증착 공정을 진행하는 금속전 층간 절연막(PMD)의 증착 공정시 증착 초기 온도만 상승시켜 금속전 층간 절연막의 막질을 안정되게 증착하기 때문에 식각 정지막인 실리콘 질화막과 직접 접촉되는 금속전 층간 절연막(PMD)을 접착 특성을 향상시킬 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 것을 쉽게 알 수 있을 것이다.
도 1a 내지 도 1c는 종래 기술에 의한 금속전 층간 절연막 제조 과정을 순차적으로 나타낸 공정 순서도,
도 2는 종래 기술에 의한 금속전 층간 절연막의 불량한 상태를 나타낸 도면,
도 3은 종래 기술에 의해 고밀도 플라즈마 화학기상증착 공정의 금속전 층간 절연막을 증착할 때 온도 특성을 나타낸 그래프,
도 4a 내지 도 4e는 본 발명의 바람직한 실시 예에 따른 금속전 층간 절연막 제조 과정을 순차적으로 나타낸 공정 순서도,
도 5는 본 발명에 따라 고밀도 플라즈마 화학기상증착 공정의 금속전 층간 절연막을 증착할 때 온도 특성을 나타낸 그래프.
＜도면의 주요 부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 게이트 전극
104 : 스페이서 105 : 소오스/드레인 영역
106 : 식각 정지막 108 : 제 1 금속전 층간 절연막
108a : 제 1 금속전 층간 절연막의 일부
108b : 제 1 금속전 층간 절연막의 나머지
110 : 제 2 금속전 층간 절연막 112 : 콘택

Claims (7)

  1. 반도체 소자와 배선 사이를 층간 절연하는 금속전 층간 절연막을 제조하는 방법으로서,
    상기 반도체 소자가 형성된 반도체 기판의 상부 전면에 식각 정지막을 형성하는 단계와,
    제 1 온도 범위의 증착 공정을 진행하여 상기 식각 정지막의 상부면에 제 1 금속전 층간 절연막의 일부 두께를 증착하는 단계와,
    상기 제 1 온도 범위보다 낮은 제 2 온도 범위의 증착 공정을 진행하여 상기 제 1 금속전 층간 절연막의 나머지 두께를 증착하는 단계와,
    상기 제 1 금속전 층간 절연막의 표면을 평탄화하는 단계와,
    상기 평탄화된 제 1 금속전 층간 절연막의 상부면에 제 2 금속전 층간 절연막을 증착하는 단계를 포함하되,
    상기 제 1 금속전 층간 절연막의 나머지 두께를 증착하는 단계는,
    웨이퍼 백 사이드의 쿨링 가스를 공급하면서 증착 소오스 가스를 공급하여 증착 공정을 진행하는
    반도체 소자의 금속전 층간 절연막 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 온도 범위는, 400℃∼700℃이며, 상기 제 2 온도 범위는, 300℃∼500℃인 것을 특징으로 하는 반도체 소자의 금속전 층간 절연막 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 금속전 층간 절연막의 일부 두께를 증착하는 단계는,
    웨이퍼 온도를 상승시키는 승온 단계와,
    웨이퍼 백 사이드의 쿨링 가스를 차단하면서 증착 소오스 가스를 공급하여 증착 공정을 진행하는 초기 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속전 층간 절연막 제조 방법.
  4. 제 3 항에 있어서,
    상기 초기 단계는, 바이어스 RF 전원을 500W∼2000W로 하는 것을 특징으로 하는 반도체 소자의 금속전 층간 절연막 제조 방법.
  5. 삭제
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 금속전 층간 절연막의 일부 두께는, 1000Å∼3000Å인 것을 특징으로 하는 반도체 소자의 금속전 층간 절연막 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 금속전 층간 절연막의 나머지 두께는, 5000Å∼7000Å인 것을 특징으로 하는 반도체 소자의 금속전 층간 절연막 제조 방법.
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* Cited by examiner, † Cited by third party
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KR19990060908A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 금속 층간 절연막 형성 방법
KR20050055121A (ko) * 2003-12-05 2005-06-13 매그나칩 반도체 유한회사 반도체소자의 층간절연막 형성방법

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