KR20090001396A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, SAC(Self Align Contact) 공정 후 랜딩 플러그 콘택 영역에 남겨지는 폴리머(Polymer)를 제거함과 동시에 상기 랜딩 플러그 콘택 영역 하부의 스페이서층이 제거되도록 한 후 후속 클리닝 공정으로 기판 상부에 남겨진 게이트 절연막을 제거하여, 반도체 기판의 균일도가 개선된 상태에서 최종적인 랜딩 플러그 콘택홀의 식각 공정을 수행하므로, 상기 기판 하부로 식각되는 로스 균일도(Loss Uniformity) 특성이 향상되며, 이로 인해 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
본 발명은 SAC(Self Align Contact) 공정 후 랜딩 플러그 콘택 영역의 하부에 남겨지는 폴리머(Polymer)를 제거함과 동시에 스페이서층을 제거한 후 후속 클리닝 공정으로 기판 상부에 남겨진 게이트 절연막을 제거함으로써, 기판의 균일도가 개선된 상태에서 최종적인 랜딩 플러그 콘택홀의 식각 공정을 수행하므로, 상기 기판 하부로 식각되는 로스 균일도(Loss Uniformity)가 개선되며, 이로 인해 소자의 특성을 향상시키는 기술을 개시한다.
반도체 소자의 집적도가 증가함에 따라 공정마진이 줄어들고 있다. 이에 따라 소스와 비트라인, 그리고 드레인과 저장 전극을 연결시키는 콘택 플러그를 형성하기 위해, 자기 정렬 콘택(SAC; Self Aligned Contact) 공정을 주로 사용하고 있 다.
상기와 같이 자기정렬된 콘택 공정을 이용하게 되면, 미스얼라인(mis-align)이 발생하더라도 질화막이 버퍼막으로 작용해서 게이트 도전막과 콘택 플러그 사이의 브릿지 현상 등이 방지된다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 소자 분리막(105)이 구비된 반도체 기판(100) 상부에 게이트 패턴(110)을 형성한다.
여기서, 게이트 패턴(110)은 게이트 폴리실리콘층(110a), 텅스텐 실리사이드층(110b) 및 게이트 하드마스크층(110c)의 적층 구조로 형성하는 것이 바람직하다.
다음에, 게이트 패턴(110)을 포함하는 전체 표면에 일정 두께의 스페이서층(115)을 형성한다.
여기서, 스페이서층(115)은 질화막으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 게이트 패턴(110)을 포함하는 전체 상부에 층간 절연막(120)을 형성한 후 평탄화 공정을 수행하여 게이트 패턴(110) 상부의 게이트 하드마스크층(110c)이 노출되도록 한다.
도 1c를 참조하면, 상기 '도 1b'의 구조물 상부에 랜딩 플러그 콘택 영역을 오픈시키는 감광막 패턴(125)을 형성한다.
다음에, 감광막 패턴(125)을 마스크로 층간 절연막(120)을 식각한다.
이때, 상기 식각 공정은 SAC 방식으로 진행하게 되는데, 상기 SAC 방식은 C3F6, C5F6등의 폴리머 리치 화합물(Polymer Rich Chemistry)를 사용하며, 상기 폴리머 리치 화합물의 사용으로 인해 랜딩 플러그 콘택 영역 저부에 과도한 폴리머가 발생하게 된다.
도 1d를 참조하면, 상기 감광막 패턴(미도시)을 제거한다. 이때, 상기 랜딩 플러그 콘택 영역 저부에 발생한 폴리머가 동시에 제거되도록 하는 것이 바람직하다.
다음에, 랜딩 플러그 콘택 영역 저부의 스페이서층(115)을 식각하여 반도체 기판(100)이 노출되도록 한다.
그 다음, 상기 랜딩 플러그 콘택 영역을 포함하는 전체 표면에 배리어 산화막(135)을 형성한다.
이때, 배리어 산화막(135)은 스텝 커버리지(Step Coverage) 특성이 좋지 않기 때문에 게이트 패턴(110) 상부에는 두껍게 형성되며, 랜딩 플러그 콘택 영역의 저부에는 얇게 형성된다.
도 1e를 참조하면, 클리닝 공정을 수행하여 배리어 산화막(135)을 제거하여 게이트 패턴(110) 사이의 반도체 기판(100)을 노출시킨다.
여기서, 게이트 패턴(110) 상부에는 배리어 산화막(135)이 두껍게 형성되어 있었으므로, 클리닝 공정을 수행하더라도 게이트 패턴(110) 상부의 배리어 산화막(135)이 완전히 제거되지 않고 남겨지게 된다.
다음에, 상기 노출된 반도체 기판(100)을 로스(Loss)시켜 랜딩 플러그 콘택홀(미도시)을 형성한다.
그 다음, 상기 랜딩 플러그 콘택홀(미도시)을 포함하는 전체 상부에 폴리실리콘층을 형성한 후 게이트 패턴(110)의 게이트 하드마스크층(110c)이 노출될때까지 평탄화 식각하여 랜딩 플러그 콘택(140)을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, SAC(Self Align Contact) 공정 시 과도한 폴리머의 발생으로 랜딩 플러그 콘택 영역 저부에 남겨진 스페이서층의 식각 균일도 불량이 발생하게 된다. 이로 인해 후속 공정인 랜딩 플러그 콘택홀 형성 시 반도체 기판의 로스 균일도(Loss Uniformity) 불량을 야기시켜 소자의 특성이 저하되는 문제가 있다.
상기 문제점을 해결하기 위하여, SAC(Self Align Contact) 공정 후 랜딩 플러그 콘택 영역의 하부에 남겨지는 폴리머(Polymer)를 제거함과 동시에 스페이서층을 제거한 후 후속 클리닝 공정으로 기판 상부에 남겨진 게이트 절연막을 제거함으로써, 기판의 균일도가 개선된 상태에서 최종적인 랜딩 플러그 콘택홀의 식각 공정을 수행하므로, 상기 기판 하부로 식각되는 로스 균일도(Loss Uniformity) 특성이 개선되며, 이로 인해 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상부에 게이트 패턴을 형성하는 단계와,
상기 게이트 패턴을 포함하는 전체 상부에 스페이서층을 형성하는 단계와,
전체 상부에 층간 절연막을 형성한 후 상기 게이트 패턴 상부를 노출시키는 평탄화 공정을 수행하는 단계와,
SAC 공정으로 랜딩 플러그 콘택 예정 영역의 상기 층간 절연막을 식각하되, 상기 식각된 랜딩 플러그 콘택 예정 영역의 저부에 폴리머가 발생하는 단계와,
상기 폴리머를 제거하되, 상기 폴리머 제거 공정 시 상기 랜딩 플러그 콘택 예정 영역 저부의 상기 스페이서층이 제거되어 상기 반도체 기판이 노출되는 단계와,
상기 노출된 반도체 기판을 더 식각하여 랜딩 플러그 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 게이트 패턴은 폴리실리콘층, 텅스텐 실리사이드층 및 게이트 하드마스크층의 적층 구조로 형성하는 것과,
상기 게이트 패턴은 폴리실리콘층, 텅스텐 실리사이드층 및 게이트 하드마스크층은 각각 200 내지 1000Å, 500 내지 1500Å 및 1000 내지 1500Å의 두께로 형성하는 것과,
상기 스페이서층은 질화막으로 형성하며, 그 두께는 100 내지 300Å인 것을 과,
상기 층간 절연막은 BPSG 산화막으로 형성하며, 그 두께는 5000 내지 8000Å인 것과,
상기 층간 절연막 형성 후 어닐링 공정을 수행하는 것과,
상기 SAC 공정은 상기 랜딩 플러그 콘택 영역을 오픈시키는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 하여 수행하는 것과,
상기 마스크 패턴은 비정질 탄소막으로 형성하는 것과,
상기 SAC 공정은 실리콘층과 산화막의 식각 선택비가 50 ~ 70 : 1인 것과,
상기 SAC 공정은 15 ~ 50mT의 압력, 1000 ~ 2000W의 파워로 진행하는 것과,
상기 SAC 공정은 C4F8, C5F8, C4F6, CH2F2, Ar, O2, CO, N2 및 이들의 조합 중 선택된 어느 하나를 사용하여 수행하는 것과,
상기 폴리머를 제거하는 공정은 100 ~ 500W의 파워, 100 ~ 500mT의 압력에서 CF4, O2 및 이들의 조합 중 선택된 어느 하나를 사용하여 수행하는 것과,
상기 폴리머를 제거하는 공정 후
상기 게이트 패턴을 포함하는 전체 표면에 배리어 산화막을 형성하는 단계와,
클리닝 공정을 수행하여 상기 게이트 패턴 상부의 상기 배리어 산화막만 남겨지도록 하는 단계를 더 포함하는 것과,
상기 배리어 산화막은 USG(Undoped silicate glass) 산화막인 것을 특징으로 하며, 그 두께는 300 ~ 1500Å인 것과,
상기 랜딩 플러그 콘택홀 형성 후
상기 랜딩 플러그 콘택홀을 매립하는 폴리실리콘층을 형성하는 단계와,
상기 게이트 패턴이 노출될때까지 평탄화 공정을 수행하여 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 소자 분리막(205)이 구비된 반도체 기판(200) 상부에 일정 두께의 게이트 절연막(미도시)를 형성한 후 상기 게이트 절연막(미도시) 상부에 게이트 패턴(210)을 형성한다.
여기서, 상기 게이트 절연막(미도시)은 산화막이며, 게이트 패턴(210)은 게이트 폴리실리콘층(210a), 텅스텐 실리사이드층(210b) 및 게이트 하드마스크층(210c)의 적층 구조로 형성하는 것이 바람직하다.
또한, 게이트 폴리실리콘층(210a)은 200 내지 1000Å의 두께로 형성하고, 텅스텐 실리사이드층(210b)은 500 내지 1500Å의 두께로 형성하며, 게이트 하드마스크층(210c)은 1000 내지 1500Å의 두께로 형성하는 것이 바람직하다.
다음에, 게이트 패턴(210)을 포함하는 전체 표면에 100 내지 300Å 두께의 스페이서층(215)을 형성한다.
여기서, 스페이서층(215)은 질화막으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 게이트 패턴(210)을 포함하는 전체 상부에 층간 절연막(220)을 형성한 후 평탄화 공정을 수행하여 게이트 패턴(210) 상부의 게이트 하드마스크층(210c)이 노출되도록 한다.
여기서, 층간 절연막(220)은 BPSG 산화막으로 형성하며, 그 두께는 5000 내지 8000Å인 것이 바람직하다.
또한, 상기 BPSG 산화막 형성 후 습식 어닐링을 수행하는 공정을 더 포함하는 것이 바람직하다.
다음에, 상기 구조물 상부에 비정질 탄소막(미도시) 및 실리콘 산화질화막(미도시)을 형성하고, 상기 비정질 탄소막(미도시) 및 실리콘 산화질화막(미도시) 상부에 랜딩 플러그 콘택 영역을 오픈시키는 감광막 패턴(미도시)을 형성한다.
여기서, 상기 비정질 탄소막(미도시) 및 실리콘 산화질화막(미도시)은 하드 마스크층으로 사용된다.
그 다음, 상기 감광막 패턴(미도시) 식각 마스크로 상기 비정질 탄소막(미도시) 및 상기 실리콘 산화질화막(미도시)을 식각하여 비정질 탄소막 패턴(225)을 형성한 후 상기 감광막 패턴(미도시) 및 상기 실리콘 산화질화막(미도시)을 제거한다.
도 2c를 참조하면, 비정질 탄소막 패턴(225)을 식각 마스크로 SAC 공정을 수행하여 랜딩 플러그 콘택 영역의 층간 절연막(220)을 식각한다.
여기서, 상기 SAC 공정은 반도체 기판(200)의 실리콘층과 층간 절연막(220)인 산화막의 식각 선택비가 50 ~ 70 : 1 이 되는 조건으로 수행하는 것이 바람직하다.
따라서, 상기 SAC 공정은 C4F8,C5F8, C4F6, CH2F2, Ar, O2, CO, N2 및 이들의 조합 중 선택된 어느 하나를 사용하여 15 ~ 50mT의 압력, 1000 ~ 2000W의 파워로 진행한다.
이때, 상기 랜딩 플러그 콘택 영역 저부에 폴리머가 발생하게 되는데, 100 ~ 500W의 파워, 100 ~ 500mT의 압력에서 CF4, O2 및 이들의 조합 중 선택된 어느 하나를 사용하여 폴리머 제거 공정을 수행한다.
상기 폴리머 제거 공정 시 상기 폴리머에서 발생한 플로오린(Fluorine)에 의해 상기 랜딩 플러그 콘택 영역 저부의 스페이서층(215)이 제거된다.
따라서, 게이트 패턴(210) 측벽에만 스페이서층(215)이 남겨지게 된다.
다음에, H3SO4 및 H2O2의 혼합용액 또는 300 : 1의 BOE 용액을 사용하여 상기 게이트 절연막(미도시)을 제거하여 반도체 기판(200)을 노출시킨다.
상기 게이트 절연막(미도시)을 제거하는 공정은 랜딩 플러그 콘택 영역 하부의 면적을 증가시키는 역할도 한다.
도 2d를 참조하면, 게이트 패턴(210)을 포함하는 전체 표면 상부에 배리어 산화막(235)을 형성한다.
여기서, 배리어 산화막(235)은 USG(Undoped silicate glass) 산화막인 것을 특징으로 하며, 그 두께는 300 ~ 1500Å으로 형성하는 것이 바람직하다.
이때, 배리어 산화막(135)은 스텝 커버리지(Step Coverage) 특성이 좋지 않기 때문에 게이트 패턴(110) 상부에는 두껍게 형성되며, 랜딩 플러그 콘택 영역의 저부에는 얇게 형성된다.
도 2e를 참조하면, 클리닝 공정으로 배리어 산화막(235)을 제거하여 게이트 패턴(210) 사이의 반도체 기판(200)을 노출시킨다.
이때, 상기 클리닝 공정은 BOE 용액을 사용하여 진행하는 것이 바람직하다.
여기서, 게이트 패턴(210) 상부에는 배리어 산화막(235)이 두껍게 형성되어 있었으므로, 클리닝 공정을 수행하더라도 게이트 패턴(210) 상부의 배리어 산화막(235)이 제거되지 않고 일부 남겨지게 된다.
상기 배리어 산화막(235)은 후속 공정 시 게이트 패턴(210) 최상부의 게이트 하드마스크층(210c)의 로스(Loss)를 감소시키기 위해 형성하는 것이 바람직하다.
다음에, 상기 노출된 반도체 기판(200)을 로스(Loss)시켜 랜딩 플러그 콘택홀(미도시)을 형성한다.
이때, 상기 랜딩 플러그 콘택홀(미도시)을 형성하는 공정은 300 ~ 700W의 파워, 25 ~ 50mT의 압력에서 CF4, CHF3, Ar 및 이들의 조합 중 선택된 어느 하나를 사용하여 진행하는 것이 바람직하다.
그 다음, 상기 랜딩 플러그 콘택홀(미도시)을 포함하는 전체 상부에 500 ~ 2000Å 두께의 폴리실리콘층을 형성한 후 게이트 패턴(210)의 게이트 하드마스크층(210c)이 노출될때까지 평탄화 식각하여 랜딩 플러그 콘택(240)을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 SAC(Self Align Contact) 공정 후 랜딩 플러그 콘택 영역의 하부에 남겨지는 폴리머(Polymer)를 제거함과 동시에 스페이서층을 제거한 후 후속 클리닝 공정으로 기판 상부에 남겨진 게이트 절연막을 제거함으로써, 기판의 균일도가 개선된 상태에서 최종적인 랜딩 플러그 콘택홀의 식각 공정을 수행하므로, 상기 기판 하부로 식각되는 로스 균일도(Loss Uniformity)가 개선되며, 이로 인해 소자의 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 반도체 기판 상부에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 전체 상부에 스페이서층을 형성하는 단계;
    전체 상부에 층간 절연막을 형성한 후 상기 게이트 패턴 상부를 노출시키는 평탄화 공정을 수행하는 단계;
    SAC 공정으로 랜딩 플러그 콘택 예정 영역의 상기 층간 절연막을 식각하되, 상기 식각된 랜딩 플러그 콘택 예정 영역의 저부에 폴리머가 발생하는 단계;
    상기 폴리머를 제거하되, 상기 폴리머 제거 공정 시 상기 랜딩 플러그 콘택 예정 영역 저부의 상기 스페이서층이 제거되어 상기 반도체 기판이 노출되는 단계; 및
    상기 노출된 반도체 기판을 더 식각하여 랜딩 플러그 콘택홀을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 패턴은 폴리실리콘층, 텅스텐 실리사이드층 및 게이트 하드마스크층의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 게이트 패턴은 폴리실리콘층, 텅스텐 실리사이드층 및 게이트 하드마스크층은 각각 200 내지 1000Å, 500 내지 1500Å 및 1000 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 스페이서층은 질화막으로 형성하며, 그 두께는 100 내지 300Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 층간 절연막은 BPSG 산화막으로 형성하며, 그 두께는 5000 내지 8000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 층간 절연막 형성 후 어닐링 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 SAC 공정은 상기 랜딩 플러그 콘택 영역을 오픈시키는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 하여 수행하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
  8. 제 7 항에 있어서,
    상기 마스크 패턴은 비정질 탄소막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 SAC 공정은 실리콘층과 산화막의 식각 선택비가 50 ~ 70 : 1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 SAC 공정은 15 ~ 50mT의 압력, 1000 ~ 2000W의 파워로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 SAC 공정은 C4F8,C5F8, C4F6, CH2F2, Ar, O2, CO, N2 및 이들의 조합 중 선택된 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 폴리머를 제거하는 공정은 100 ~ 500W의 파워, 100 ~ 500mT의 압력에서 CF4, O2 및 이들의 조합 중 선택된 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 폴리머를 제거하는 공정 후
    상기 게이트 패턴을 포함하는 전체 표면에 배리어 산화막을 형성하는 단계; 및
    클리닝 공정을 수행하여 상기 게이트 패턴 상부의 상기 배리어 산화막만 남겨지도록 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 배리어 산화막은 USG(Undoped silicate glass) 산화막인 것을 특징으로 하며, 그 두께는 300 ~ 1500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 1 항에 있어서,
    상기 랜딩 플러그 콘택홀 형성 후
    상기 랜딩 플러그 콘택홀을 매립하는 폴리실리콘층을 형성하는 단계; 및
    상기 게이트 패턴이 노출될때까지 평탄화 공정을 수행하여 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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