KR20100079015A - 금속배선을 위한 콘택 형성 방법 - Google Patents

금속배선을 위한 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자에 있어서, 특히, 금속배선 형성을 위한 콘택 형성 방법에 관한 것으로, 반도체기판 상에 게이트패턴을 형성하는 단계와, 상기 게이트패턴을 포함하는 상기 반도체기판 전면 상에 실리콘질화막을 형성하는 단계와, 상기 실리콘질화막 상에 실리콘계 절연막을 형성하는 단계와, 상기 실리콘계 절연막 상에 절연막을 형성하는 단계와, 상기 반도체기판의 표면을 노출할 때까지 수 회의 단계적 식각을 진행하여 콘택을 형성하는 단계로 이루어지되, 누설전류의 원인이 되는 반도체기판의 손상을 방지할 수 있어서 소자 특성과 수율 개선에 기여하는 발명이다.
금속배선, 콘택, 식각저지막, 실리콘질화막, 폴리실리콘, 식각

Description

금속배선을 위한 콘택 형성 방법{method for forming contact for metal line}
본 발명은 반도체 소자에 관한 것으로, 특히 금속배선 형성을 위한 콘택 형성 방법에 관한 것이다.
플래시 메모리의 소스와 드레인에서 발생되는 누설전류(leakage current)는 소자 특성과 수율에 직접적인 영향을 준다.
누설전류(leakage current)는 일반적으로 액티브 영역(active area) 상에 형성되는 구조의 변위(dislocation)나 계면이 깨지면서 발생할 수 있다. 그러한 누설전류의 원인들을 막기 위해서는 액티브 공정을 최적화하면 되지만 후에 콘택(contact)을 형성하는 공정에서도 원인이 유발될 수 있다.
즉, 변위 없이 액티브 공정이 진행되었다 하더라도 콘택(contact) 형성 시에 주변 구조의 손상을 가져올 수 있어서 누설전류가 발생한다는 것이다.
한편, 종래 기술에서 콘택 형성을 위해서는 PMD막(pre metal dielectric layer)인 산화막의 큰 산포로 인해 과도식각(overetch)을 약 50%로 진행하였다.
그리고, 그 식각 시에는 식각저지막(etch stopping layer)으로 실리콘 질화 막(SiN)만을 사용하였다.
도 1은 종래 기술에 따른 플래시 메모리 구조를 나타낸 단면도로써, 과도식각에 의한 액티브영역의 손상을 나타낸 도면이다.
도 1에 도시된 바와 같이, 반도체기판(10) 상에 게이트패턴(20)을 형성하며, 그 게이트패턴(20)을 포함하는 반도체기판(10)의 전면 상에 실리콘질화막(30)과 TEOS(Tetra Ethyl Ortho Sillicate)막(40)을 순차적으로 형성한다.
그리고, TEOS막(40) 상에 두껍게 절연막(50)을 증착한 후에 그 절연막(50)에 대한 식각으로써 절연막(50)에 금속배선을 위한 콘택(Contact)(60)을 형성한다.
상기에서 실리콘질화막(30)이 콘택(60) 형성을 위한 식각 시에 식각저지막으로 작용하며, 식각으로는 전술된 과도식각을 이용한다.
이상적으로는 과도식각에 의해 먼저 산화막 계열인 절연막(50)과 TEOS막(40)이 부분적으로 식각되며 실리콘질화막(30)은 남겨져야 한다.
그러나 상기한 종래 기술에서는 절연막(50)과 TEOS막(40)에 해당하는 산화막과 실리콘질화막(30)의 낮은 식각 선택비와 과도식각으로 인해, 절연막(50)과 TEOS막(40) 뿐만 아니라 실리콘질화막(30)까지 모두 식각되는 경우가 있었다.
그로 인해, 실리콘질화막(30)이 식각되면서 반도체기판(10)까지 식각되어 누설전류의 발생 원인이 되었다. 즉, 도 1에 도시된 바와 같이, 실리콘질화막(30)이 과도식각에 대한 식각저지막의 역할을 수행하지 못하여 반도체기판(10)까지 침범(attack) 당하는 문제가 있었다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 금속배선을 위한 콘택을 형성할 시에 식각의 범위가 반도체기판까지 침범하는 것을 방지해주는 금속배선을 위한 콘택 형성 방법을 제공하는 데 있다.
본 발명에 따른 금속배선을 위한 콘택 형성 방법은, 반도체기판 상에 게이트패턴을 형성하는 단계와, 상기 게이트패턴을 포함하는 상기 반도체기판 전면 상에 실리콘질화막을 형성하는 단계와, 상기 실리콘질화막 상에 실리콘계 절연막을 형성하는 단계와, 상기 실리콘계 절연막 상에 절연막을 형성하는 단계와, 상기 반도체기판의 표면을 노출할 때까지 수 회의 단계적 식각을 진행하여 콘택을 형성하는 단계로 이루어지는 것이 특징이다.
바람직하게, 상기 실리콘계 절연막을 형성하는 단계는, 폴리실리콘막을 상기 실리콘계 절연막으로 형성할 수 있다.
바람직하게, 상기 절연막을 형성하는 단계는, HDP USG(High Density Plasma Undopd Silicate Glass)를 상기 절연막으로 형성할 수 있다.
바람직하게, 상기 콘택 형성 단계는, 상기 절연막에 대한 제1 식각을 진행하여 상기 실리콘계 절연막의 일부를 노출하는 예비 콘택을 형성하는 단계와, 상기 실리콘질화막을 노출하기 위해 상기 예비 콘택 하부에 노출된 상기 실리콘계 절연막의 일부에 대한 제2 식각을 진행하는 단계와, 상기 반도체기판의 표면을 노출하 기 위해 상기 제2 식각에 의해 노출된 상기 실리콘질화막의 일부에 대한 제3 식각을 진행하여 상기 콘택을 형성하는 단계로 이루어진다.
바람직하게, 상기 절연막과 식각 선택비가 높은 실리콘계 절연물질로 상기 실리콘계 절연막을 형성할 수 있다.
본 발명에 따르면, 식각저지막인 실리콘질화막과의 식각 선택비가 높은 폴리실리콘을 그 실리콘질화막 상에 형성함으로써 산화막을 제거하기 위한 식각 시에도 실리콘질화막이 식각되지 않도록 해준다. 그에 따라, 식각에 대한 식각저지막로써 실리콘질화막의 신뢰성을 높일 수 있어서 식각에 의해 반도체기판이 침범(attack) 당하는 문제를 해결할 수 있다.
그에 따라, 누설전류의 원인이 되는 반도체기판의 손상을 방지할 수 있으므로, 소자 특성과 수율 개선에 기여한다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 금속배선을 위한 콘택 형성 방법에 대해 상세히 설명한다.
도 2a 내지 2f는 본 발명에 따른 반도체 소자에서 금속배선을 위한 콘택 형성 방법을 설명하기 위한 공정단면도들로써, 본 발명에 따른 반도체 소자는 플래시 메모리일 수 있다.
도 2a를 참조하면, 반도체기판(100) 상에 게이트패턴(110)을 형성한다. 그리고, 게이트패턴(110)을 포함하는 반도체기판(100) 전면 상에 식각저지막으로써 실리콘질화막(120)을 형성한다. 실리콘질화막(120)은 약 300 내지 400Å의 두께로 형성한다.
이어, 도 2b에 도시된 바와 같이, 실리콘질화막(120) 상에 실리콘계 절연막(130)을 형성한다. 실리콘계 절연막(130)은 약 300 내지 500Å의 두께로 형성한다. 특히, 이후에 형성되는 절연막(140)과 식각 선택비가 높은 실리콘계 절연물질로 실리콘계 절연막(130)을 형성하며, 예로서 폴리실리콘(poly silicon)을 실리콘계 절연막(130)으로 형성한다.
이어, 도 2c에 도시된 바와 같이, 실리콘계 절연막(130) 상에 두꺼운 절연막(140)을 형성한다. 그 절연막(140)은 PMD(Pre Metal Dielectric)에 해당하는 것으로 약 10000Å의 두께로 형성하며, HDP USG(High Density Plasma Undopd Silicate Glass)를 절연막(140)으로 증착하는 것이 바람직하다. 그밖에 절연막(140)으로써 PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphorus Silicate Glass) 또는 USG(undoped silicate glass) 등의 산화막 계열의 막이 사용될 수도 있다. 상기 절연막(140)의 형성 후에는 CMP(chemlcal mechanical polishing)을 통 해 절연막(140)의 상부면에 대한 평탄화를 진행한다.
이어, 도 2d 내지 2f에 도시된 바와 같이, 반도체기판(100)의 표면을 노출할 때까지 수 회의 단계적 식각을 진행하여 콘택을 형성한다.
콘택 형성 절차를 상세하면, 먼저 평탄화된 절연막(140) 상에 콘택 형성을 위한 포토레지스트 패턴을 형성하고, 그 포토레지스트 패턴을 마스크로 이용하여 절연막(140)에 대한 제1 식각을 진행한다. 그 제1 식각에 의해 도 2d에 도시된 바와 같이 실리콘계 절연막(130)의 일부를 노출하는 예비 콘택을 형성한다. 그에 따라, 제1 식각 후의 절연막(140a)은 게이트패턴(110)의 양측으로 각각 예비 콘택을 구비한다. 상기 제1 식각 후에는 식각 잔여물을 제거하기 위한 에싱(Ashing) 공정 등을 더 진행할 수도 있다. 또한 제1 식각 후에 노출된 예비 콘택 바닥면의 실리콘계 절연막(130)에 대한 열처리를 진행할 수도 있다. 한편, 상기 제1 식각은 반응성이온식각(RIE)인 것이 바람직하다.
이어, 도 2e에 도시된 바와 같이, 실리콘질화막(120)의 일부를 노출하기 위해 상기 포토레지스트 패턴을 그대로 마스크로 이용하여 예비 콘택 하부에 노출된 실리콘계 절연막(130)의 일부에 대한 제2 식각을 진행한다. 그에 따라 제2 식각 후의 실리콘계 절연막(130a)이 형성된다. 한편, 상기 제2 식각은 건식식각인 것이 바람직하다.
이어, 도 2f에 도시된 바와 같이, 반도체기판(100)의 표면을 노출하기 위해 제2 식각에 의해 노출된 실리콘질화막의 일부에 대한 제3 식각을 진행하여 금속배선을 위한 콘택을 완성한다. 그에 따라 제3 식각 후의 실리콘질화막(120a)이 형성 된다. 한편, 상기 제3 식각은 건식식각인 것이 바람직하다.
이후에는 콘택을 금속으로 매립하여 금속배선을 형성한다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 플래시 메모리 구조를 나타낸 단면도로써, 과도식각에 의한 액티브영역의 손상을 나타낸 도면.
도 2a 내지 2f는 본 발명에 따른 반도체 소자에서 금속배선을 위한 콘택 형성 방법을 설명하기 위한 공정단면도들.

Claims (5)

  1. 반도체기판 상에 게이트패턴을 형성하는 단계;
    상기 게이트패턴을 포함하는 상기 반도체기판 전면 상에 실리콘질화막을 형성하는 단계;
    상기 실리콘질화막 상에 실리콘계 절연막을 형성하는 단계;
    상기 실리콘계 절연막 상에 절연막을 형성하는 단계;
    상기 반도체기판의 표면을 노출할 때까지 수 회의 단계적 식각을 진행하여 콘택을 형성하는 단계로 이루어지는 것을 특징으로 하는 금속배선을 위한 콘택 형성 방법.
  2. 제 1 항에 있어서, 상기 실리콘계 절연막을 형성하는 단계는,
    폴리실리콘막을 상기 실리콘계 절연막으로 형성하는 것을 특징으로 하는 금속배선을 위한 콘택 형성 방법.
  3. 제 1 항에 있어서, 상기 절연막을 형성하는 단계는,
    HDP USG(High Density Plasma Undopd Silicate Glass)를 상기 절연막으로 형성하는 것을 특징으로 하는 금속배선을 위한 콘택 형성 방법.
  4. 제 1 항에 있어서, 상기 콘택 형성 단계는,
    상기 절연막에 대한 제1 식각을 진행하여 상기 실리콘계 절연막의 일부를 노출하는 예비 콘택을 형성하는 단계와,
    상기 실리콘질화막을 노출하기 위해 상기 예비 콘택 하부에 노출된 상기 실리콘계 절연막의 일부에 대한 제2 식각을 진행하는 단계와,
    상기 반도체기판의 표면을 노출하기 위해 상기 제2 식각에 의해 노출된 상기 실리콘질화막의 일부에 대한 제3 식각을 진행하여 상기 콘택을 형성하는 단계로 이루어지는 것을 특징으로 하는 금속배선을 위한 콘택 형성 방법.
  5. 제 1 항에 있어서, 상기 절연막과 식각 선택비가 높은 실리콘계 절연물질로 상기 실리콘계 절연막을 형성하는 것을 특징으로 하는 금속배선을 위한 콘택 형성 방법.
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