CN109904072B - 半导体器件及其形成方法 - Google Patents
半导体器件及其形成方法 Download PDFInfo
- Publication number
- CN109904072B CN109904072B CN201711285404.XA CN201711285404A CN109904072B CN 109904072 B CN109904072 B CN 109904072B CN 201711285404 A CN201711285404 A CN 201711285404A CN 109904072 B CN109904072 B CN 109904072B
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- stop
- dielectric
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体器件及其形成方法,其中方法包括:提供基底;在基底上形成若干分立的栅极结构;形成粘附层、停止层和第一介质层,所述粘附层位于栅极结构两侧的基底表面以及栅极结构侧壁,所述停止层位于粘附层表面,所述第一介质层位于基底上且覆盖栅极结构侧壁,所述停止层位于第一介质层和粘附层之间停止层粘附层;刻蚀所述栅极结构两侧的第一介质层,在栅极结构两侧的第一介质层中形成凹槽,所述凹槽的底部暴露出停止层,刻蚀栅极结构两侧的第一介质层的工艺对粘附层的刻蚀速率大于对第一介质层的刻蚀速率且小于对停止层的刻蚀速率。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域,尤其涉及一种半导体器件及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管,是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括:半导体衬底;位于半导体衬底表面的栅极结构,所述栅极结构包括:位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层;位于栅极结构两侧半导体衬底中的源漏掺杂区。
MOS晶体管的工作原理是:在栅极结构施加电压,通过调节栅极结构底部沟道的电流来产生开关信号。
然而,现有技术中MOS晶体管构成的半导体器件的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法,以提高半导体器件的性能。
为解决上述问题,本发明提供一种半导体器件的形成方法,包括:提供基底;在基底上形成若干分立的栅极结构;形成粘附层、停止层和第一介质层,所述粘附层位于栅极结构两侧的基底表面以及栅极结构侧壁,所述停止层位于粘附层表面,所述第一介质层位于基底上且覆盖栅极结构侧壁,所述停止层位于第一介质层和粘附层之间;刻蚀所述栅极结构两侧的第一介质层,在栅极结构两侧的第一介质层中形成凹槽,所述凹槽的底部暴露出停止层,刻蚀栅极结构两侧的第一介质层的工艺对粘附层的刻蚀速率大于对第一介质层的刻蚀速率且小于对停止层的刻蚀速率。
可选的,所述停止层的材料为金属氧化物。
可选的,所述停止层的材料为氧化铝、氧化钛或氧化钽。
可选的,所述停止层的材料为氮化铝或氮化钛。
可选的,所述粘附层的材料为氮化硅、碳化硅、碳氮化硅或氮氧化硅。
可选的,所述粘附层和停止层的总厚度为15埃~50埃。
可选的,所述停止层的厚度为5埃~45埃。
可选的,所述第一介质层的材料包括氧化硅。
可选的,所述栅极结构包括栅极结构本体、栅保护层和侧墙,所述栅保护层位于栅极结构本体的顶部表面,所述侧墙位于栅极结构本体和栅保护层的侧壁;所述半导体器件的形成方法还包括:在形成栅极结构、粘附层、停止层和第一介质层之前,在所述基底上形成伪栅极结构;在所述伪栅极结构侧壁形成侧墙;形成粘附层、停止层和第一介质层,粘附层位于基底表面和侧墙的侧壁,停止层位于粘附层的表面,第一介质层位于基底、粘附层和停止层上;在形成粘附层、停止层和第一介质层之后,去除伪栅极结构,在第一介质层中形成栅开口;在栅开口中形成所述栅极结构本体和所述栅保护层。
可选的,形成所述粘附层、停止层和第一介质层的方法包括:在所述基底表面、侧墙的侧壁表面、以及伪栅极结构和侧墙的顶部形成粘附膜;在粘附膜表面形成停止膜;在停止膜上形成第一介质膜,且第一介质膜填充于相邻伪栅极结构之间;平坦化第一介质膜、停止膜和粘附膜直至暴露出伪栅极结构和侧墙的顶部表面,使第一介质膜形成所述第一介质层,使粘附膜形成所述粘附层,使停止膜形成所述停止层。
可选的,形成所述粘附膜的工艺包括原子层沉积工艺;形成所述停止膜的工艺包括原子层沉积工艺。
可选的,对于相邻栅极结构之间的凹槽,所述凹槽在栅极结构宽度方向上的两侧侧壁为第一介质层材料;或者,对于相邻栅极结构之间的凹槽,所述凹槽在栅极结构宽度方向上的两侧侧壁暴露出停止层。
可选的,还包括:在形成粘附层、停止层和第一介质层之前,形成源漏掺杂层,所述粘附层还位于源漏掺杂层表面;形成所述栅极结构后,所述源漏掺杂层分别位于栅极结构两侧的基底中;所述凹槽位于所述源漏掺杂层上。
可选的,还包括:刻蚀所述凹槽底部的停止层和粘附层直至暴露出所述源漏掺杂层的表面,在凹槽底部的停止层和粘附层中形成开口;在所述开口和凹槽内形成插塞,所述插塞和所述源漏掺杂层电学连接。
本发明还提供一种半导体器件,包括:基底;位于基底上的若干分立的栅极结构;位于基底表面和栅极结构侧壁的粘附层;位于粘附层表面的停止层,停止层材料的耐刻蚀性强于粘附层材料的耐刻蚀性;位于基底上且覆盖栅极结构侧壁的第一介质层,所述停止层位于第一介质层和粘附层之间;位于栅极结构两侧第一介质层中的凹槽,所述凹槽的底部暴露出停止层。
可选的,所述停止层的材料为金属氧化物。
可选的,所述停止层的材料为氧化铝、氧化钛或氧化钽。
可选的,所述停止层的材料为氮化铝或氮化钛。
可选的,所述粘附层的材料为氮化硅、碳化硅、碳氮化硅或氮氧化硅。
可选的,对于相邻栅极结构之间的凹槽,所述凹槽在栅极结构宽度方向上的两侧侧壁为第一介质层材料;或者,对于相邻栅极结构之间的凹槽,所述凹槽在栅极结构宽度方向上的两侧侧壁暴露出停止层。
与现有技术相比,本发明的技术方案具有以下优点:
本发明技术方案提供的半导体器件的形成方法中,粘附层和停止层共同作为形成凹槽过程中的刻蚀停止层。粘附层材料与基底之间的粘附性强于停止层材料与基底之间的粘附性,粘附层用于增强停止层和基底之间的结合力。由于刻蚀栅极结构两侧的第一介质层的工艺对停止层的刻蚀速率大于对粘附层的刻蚀速率,因此停止层和粘附层在满足刻蚀停止作用的情况下总的厚度无需过大,相应的,相邻栅极结构之间的空间较大,第一介质层的材料能够充分的填充于相邻栅极结构之间,避免在相邻栅极结构之间形成孔洞。综上,提高了半导体器件的性能。
本发明技术方案提供的半导体器件中,由于停止层材料的耐刻蚀性强于粘附层材料的耐刻蚀性,因此停止层和粘附层总的厚度无需过大。相应的,相邻栅极结构之间的空间较大,第一介质层的材料能够充分的填充于相邻栅极结构之间,避免在相邻栅极结构之间形成孔洞,提高了半导体器件的性能。
附图说明
图1是一种半导体器件的结构示意图;
图2至图11是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述,现有技术形成的半导体器件的性能较差。
一种半导体器件的形成方法,请参考图1,包括:提供基底100;在基底100上形成若干分立的栅极结构110;在基底100上形成停止层120和介质层130,停止层120位于基底100表面和栅极结构110侧壁,介质层130位于停止层120上且填充于相邻栅极结构110之间;刻蚀栅极结构110两侧的介质层130直至暴露出停止层120,在栅极结构110两侧的介质层130中形成凹槽140。
然而,上述方法形成的半导体器件的性能较差,经研究发现,原因在于:
随着半导体器件的特征尺寸的不断减小,相邻栅极结构110之间的距离随之不断减小。相邻栅极结构110之间具有停止层120和介质层130。停止层120用于在形成凹槽140过程中作为刻蚀停止层。
所述停止层120的材料为氮化硅。为了保证停止层120在形成凹槽140过程中具有较好的刻蚀停止层作用,停止层120需要具有一定的厚度。
综上,相邻栅极结构110之间用于介质层130填充的空间较小,介质层130的材料在相邻栅极结构110之间的填充效果较差,容易在相邻栅极结构110之间介质层130中形成孔洞,导致半导体器件的可靠性降低。
为了改善介质层130的材料在相邻栅极结构110之间的填充效果,一种方法为:选择耐刻蚀性较好的材料如金属氧化物作为停止层120的材料,这样能够使停止层120采用较薄的厚度,这样就能增加介质层130填充的空间。但是,金属氧化物与基底的粘附性较差,停止层120与基底之间的结合性能较差。
在此基础上,本发明提供一种半导体器件的形成方法,形成粘附层、停止层和第一介质层,粘附层位于栅极结构两侧的基底表面以及栅极结构侧壁,停止层位于粘附层表面,第一介质层位于基底上且覆盖栅极结构侧壁,停止层位于第一介质层和粘附层之间;刻蚀栅极结构两侧的第一介质层,在栅极结构两侧的第一介质层中形成凹槽,凹槽的底部暴露出停止层,刻蚀栅极结构两侧的第一介质层的工艺对粘附层的刻蚀速率大于对第一介质层的刻蚀速率且小于对停止层的刻蚀速率。所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明一实施例中半导体器件形成过程的结构示意图。
参考图2,提供基底。
本实施例中,以所述半导体器件为鳍式场效应晶体管为示例进行说明。相应的,所述基底包括半导体衬底201和位于半导体衬底201上的鳍部202。
所述半导体衬底201为形成半导体器件提供工艺平台。
本实施例中,所述半导体衬底201的材料为单晶硅。所述半导体衬底201还可以是多晶硅或非晶硅。所述半导体衬底201的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中,所述鳍部202通过图形化所述半导体衬底201而形成。在其它实施例中,可以是:在所述半导体衬底上形成鳍部材料层,然后图形化所述鳍部材料层,从而形成鳍部。
本实施例中,所述基底还包括位于半导体衬底201上的隔离结构,所述隔离结构覆盖鳍部202的部分侧壁表面。所述隔离结构的顶部表面低于所述鳍部202的顶部表面。
所述隔离结构的材料包括氧化硅。
在其它实施例中,所述半导体器件为平面式MOS晶体管,相应的,所述基底为平面式的半导体衬底。
接着,在基底上形成若干分立的栅极结构;形成粘附层、停止层和第一介质层,所述粘附层位于栅极结构两侧的基底表面以及栅极结构侧壁,所述停止层位于粘附层表面,所述第一介质层位于基底上且覆盖栅极结构侧壁,所述停止层位于第一介质层和粘附层之间。
所述栅极结构包括栅极结构本体、栅保护层和侧墙,所述栅保护层位于栅极结构本体的顶部表面,所述侧墙位于栅极结构本体和栅保护层的侧壁。
本实施例中,还包括:在形成栅极结构、粘附层、停止层和第一介质层之前,在所述基底上形成伪栅极结构;在伪栅极结构侧壁形成侧墙;形成粘附层、停止层和第一介质层,粘附层位于基底表面和侧墙的侧壁,停止层位于粘附层的表面,第一介质层位于基底、粘附层和停止层上;在形成粘附层、停止层和第一介质层之后,去除伪栅极结构,在第一介质层中形成栅开口;在栅开口中形成所述栅极结构本体和所述栅保护层。
形成所述粘附层、停止层和第一介质层的方法包括:在所述基底表面、侧墙的侧壁表面、以及伪栅极结构和侧墙的顶部形成粘附膜;在粘附膜表面形成停止膜;在停止膜上形成第一介质膜,且第一介质膜填充于相邻伪栅极结构之间;平坦化第一介质膜、停止膜和粘附膜直至暴露出伪栅极结构和侧墙的顶部表面,使第一介质膜形成所述第一介质层,使粘附膜形成所述粘附层,使停止膜形成所述停止层。
参考图3,在所述基底上形成伪栅极结构210;在伪栅极结构210侧壁形成侧墙220;在所述基底表面、侧墙220的侧壁表面、以及伪栅极结构210和侧墙220的顶部形成粘附膜230;在粘附膜230表面形成停止膜240。
本实施例中,还包括:在形成粘附膜230之前,在伪栅极结构210和侧墙220两侧的基底中分别形成源漏掺杂层(未标示),具体的,在伪栅极结构210和侧墙220两侧的鳍部202中分别形成源漏掺杂层。
所述粘附膜230的材料为氮化硅、碳化硅、碳氮化硅或氮氧化硅。
所述停止膜240的材料为金属氧化物,如氧化铝、氧化钛或氧化钽。
所述停止层240的材料还可以为氮化铝或氮化钛。
形成所述粘附膜230的工艺为沉积工艺,如原子层沉积工艺。
本实施例中,采用原子层沉积工艺形成粘附膜230,能够使得粘附膜230的厚度均匀性较好,粘附层230的质量较高,有利于提高粘附层230的耐刻蚀性和粘附性。
形成所述停止膜240的工艺为沉积工艺,如原子层沉积工艺。
本实施例中,采用原子层沉积工艺形成停止膜240,能够使得停止膜240的厚度均匀性较好,停止膜240的质量较高,有利于提高停止膜240的耐刻蚀性。
若所述粘附膜230和停止膜240总的厚度过大,导致分别位于相邻伪栅极结构210侧壁的相邻侧墙220之间的距离过小,相应的,后续第一介质膜在相邻伪栅极结构210之间的填充性较差;若粘附膜230和停止膜240总的厚度过小,导致后续在形成凹槽的过程中,粘附膜230和停止膜240起到的刻蚀停止作用较差。故粘附膜230和停止膜240总的厚度为15埃~50埃。
在一个实施例中,粘附膜230和停止膜240总的厚度为15埃~50埃,如20埃、30埃、40埃或50埃,所述停止膜的厚度为5埃~45埃,如5埃、8埃、10埃、20埃、30埃、40埃或45埃。
参考图4,在停止膜240上形成第一介质膜250,且第一介质膜250填充于相邻伪栅极结构210之间。
所述第一介质膜250的材料包括氧化硅。
形成第一介质膜250的工艺为沉积工艺,如流体化学气相沉积工艺。
参考图5,平坦化第一介质膜250、停止膜240和粘附膜230直至暴露出伪栅极结构210和侧墙220的顶部表面,使第一介质膜250形成所述第一介质层251,使粘附膜230形成粘附层231,使停止膜240形成停止层241。
粘附层231位于基底表面和侧墙220的侧壁,停止层241位于粘附层231的表面,第一介质层251位于基底、粘附层231和停止层241上。
粘附层231和停止层241共同作为后续形成凹槽过程中的刻蚀停止层。所述粘附层231的材料和厚度参照粘附膜230的材料和厚度,不再详述。所述停止层241的材料和厚度参照停止膜240的材料和厚度,不再详述;第一介质层251的材料参照第一介质膜250的材料。
粘附层231材料与基底之间的粘附性强于停止层241材料与基底之间的粘附性,粘附层231用于增强停止层241和基底之间的结合力。
所述粘附层231还位于源漏掺杂层表面。
参考图6,在形成粘附层231、停止层241和第一介质层251之后,去除伪栅极结构210,在第一介质层251中形成栅开口211。
参考图7,在栅开口211(参考图6)中形成栅极结构本体260和栅保护层261,栅保护层261位于栅极结构本体260的顶部表面。
所述栅保护层261的材料包括氮化硅。
形成栅保护层261位于栅极结构本体260后,所述侧墙位于栅极结构本体和栅保护层的侧壁。
所述栅极结构包括栅极结构本体、栅保护层和侧墙。
形成所述栅极结构后,所述源漏掺杂层分别位于栅极结构两侧的基底中,具体的,所述源漏掺杂层分别位于栅极结构两侧的鳍部202中。
所述栅极结构本体260包括位于基底上的栅介质层和位于栅介质层上的栅电极层。所述栅介质层的材料为高K(K大于3.9)介质材料。所述栅电极层的材料为金属。具体的,所述栅极结构本体260横跨鳍部202、且覆盖鳍部202的部分侧壁表面和部分顶部表面。
参考图8,在第一介质层251和栅极结构上形成第二介质层270。
所述第二介质层270的材料包括氧化硅。
形成第二介质层270的工艺为沉积工艺,如高密度等离子体化学气相沉积工艺。
参考图9,刻蚀栅极结构两侧的第二介质层270和第一介质层251直至暴露出停止层241,在栅极结构两侧的第二介质层270和第一介质层251中形成凹槽280,所述凹槽280的底部暴露出停止层241,刻蚀栅极结构两侧的第一介质层251的工艺对粘附层231的刻蚀速率大于对第一介质层251的刻蚀速率且小于对停止层241的刻蚀速率。
所述凹槽280位于源漏掺杂层上。
本实施例中,位于第二介质层270中凹槽280的侧壁为第二介质层270材料。
本实施例中,对于相邻栅极结构之间且位于第一介质层251中的凹槽280,凹槽280在栅极结构宽度方向上的两侧侧壁为第一介质层251材料。
在其它实施例中,对于相邻栅极结构之间且位于第一介质层251中的凹槽280,凹槽280在栅极结构宽度方向上的两侧侧壁暴露出停止层241。
所述栅极结构的宽度方向平行于基底表面且垂直于栅极结构的延伸方向。
由于刻蚀栅极结构两侧的第一介质层251的工艺对停止层241的刻蚀速率大于对粘附层231的刻蚀速率,停止层241材料的耐刻蚀性大于粘附层231材料的耐刻蚀性,因此停止层241和粘附层231在满足刻蚀停止作用的情况下总的厚度无需过大,相应的,相邻栅极结构之间的空间较大,第一介质层的材料能够充分的填充于相邻栅极结构之间,避免在相邻栅极结构之间形成孔洞。
参考图10,刻蚀所述凹槽280底部的停止层241和粘附层231直至暴露出所述源漏掺杂层的表面,在凹槽280底部的停止层241和粘附层231中形成开口290。
本实施例中,采用湿法刻蚀工艺刻蚀凹槽280底部的停止层241;采用干法刻蚀工艺刻蚀凹槽280底部的粘附层231。
参考图11,在所述开口290和凹槽280内形成插塞300,所述插塞300和所述源漏掺杂层电学连接。
所述插塞300的材料为金属,如钨。
相应的,本实施例还提供一种采用上述方法形成的半导体器件,请参考图9,包括:基底;位于基底上的若干分立的栅极结构;位于基底表面和栅极结构侧壁的粘附层231;位于粘附层231表面的停止层241,停止层241材料的耐刻蚀性强于粘附层231材料的耐刻蚀性;位于基底上且覆盖栅极结构侧壁的第一介质层251,所述停止层241位于第一介质层251和粘附层231之间;位于栅极结构两侧第一介质层251中的凹槽280,所述凹槽280的底部暴露出停止层241。
所述半导体器件还包括:位于第一介质层251和栅极结构上的第二介质层270。所述凹槽280还贯穿第二介质层270。
粘附层231的材料参照前述内容,停止层241的材料参照前述内容,第一介质层251的材料参照前述内容,第二介质层270的材料参照前述内容。
本实施例中,位于第二介质层270中凹槽280的侧壁为第二介质层270材料。
本实施例中,对于相邻栅极结构之间且位于第一介质层251中凹槽280,凹槽280在栅极结构宽度方向上的两侧侧壁为第一介质层251材料。
在其它实施例中,对于相邻栅极结构之间且位于第一介质层251中凹槽280,凹槽280在栅极结构宽度方向上的两侧侧壁暴露出停止层241。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法,其特征在于,包括:
提供基底;
在基底上形成若干分立的栅极结构;
形成粘附层、停止层和第一介质层,所述粘附层位于栅极结构两侧的基底表面以及栅极结构侧壁,所述停止层位于粘附层表面,所述第一介质层位于基底上且覆盖栅极结构侧壁,所述停止层位于第一介质层和粘附层之间;
刻蚀所述栅极结构两侧的第一介质层,在栅极结构两侧的第一介质层中形成凹槽,所述凹槽的底部暴露出停止层,刻蚀栅极结构两侧的第一介质层的工艺对粘附层的刻蚀速率大于对第一介质层的刻蚀速率且小于对停止层的刻蚀速率。
2.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述停止层的材料为金属氧化物。
3.根据权利要求2所述的半导体器件的形成方法,其特征在于,所述停止层的材料为氧化铝、氧化钛或氧化钽。
4.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述停止层的材料为氮化铝或氮化钛。
5.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述粘附层的材料为氮化硅、碳化硅、碳氮化硅或氮氧化硅。
6.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述粘附层和停止层的总厚度为15埃~50埃。
7.根据权利要求6所述的半导体器件的形成方法,其特征在于,所述停止层的厚度为5埃~45埃。
8.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述第一介质层的材料包括氧化硅。
9.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述栅极结构包括栅极结构本体、栅保护层和侧墙,所述栅保护层位于栅极结构本体的顶部表面,所述侧墙位于栅极结构本体和栅保护层的侧壁;
所述半导体器件的形成方法还包括:在形成栅极结构、粘附层、停止层和第一介质层之前,在所述基底上形成伪栅极结构;在所述伪栅极结构侧壁形成侧墙;形成粘附层、停止层和第一介质层,粘附层位于基底表面和侧墙的侧壁,停止层位于粘附层的表面,第一介质层位于基底、粘附层和停止层上;在形成粘附层、停止层和第一介质层之后,去除伪栅极结构,在第一介质层中形成栅开口;在栅开口中形成所述栅极结构本体和所述栅保护层。
10.根据权利要求9所述的半导体器件的形成方法,其特征在于,形成所述粘附层、停止层和第一介质层的方法包括:在所述基底表面、侧墙的侧壁表面、以及伪栅极结构和侧墙的顶部形成粘附膜;在粘附膜表面形成停止膜;
在停止膜上形成第一介质膜,且第一介质膜填充于相邻伪栅极结构之间;平坦化第一介质膜、停止膜和粘附膜直至暴露出伪栅极结构和侧墙的顶部表面,使第一介质膜形成所述第一介质层,使粘附膜形成所述粘附层,使停止膜形成所述停止层。
11.根据权利要求10所述的半导体器件的形成方法,其特征在于,形成所述粘附膜的工艺包括原子层沉积工艺;形成所述停止膜的工艺包括原子层沉积工艺。
12.根据权利要求1所述的半导体器件的形成方法,其特征在于,对于相邻栅极结构之间的凹槽,所述凹槽在栅极结构宽度方向上的两侧侧壁为第一介质层材料;或者,对于相邻栅极结构之间的凹槽,所述凹槽在栅极结构宽度方向上的两侧侧壁暴露出停止层。
13.根据权利要求1所述的半导体器件的形成方法,其特征在于,还包括:在形成粘附层、停止层和第一介质层之前,形成源漏掺杂层,所述粘附层还位于源漏掺杂层表面;形成所述栅极结构后,所述源漏掺杂层分别位于栅极结构两侧的基底中;所述凹槽位于所述源漏掺杂层上。
14.根据权利要求13所述的半导体器件的形成方法,其特征在于,还包括:刻蚀所述凹槽底部的停止层和粘附层直至暴露出所述源漏掺杂层的表面,在凹槽底部的停止层和粘附层中形成开口;在所述开口和凹槽内形成插塞,所述插塞和所述源漏掺杂层电学连接。
15.一种采用权利要求1至14任一种所述的半导体器件的形成方法所形成的半导体器件,其特征在于,包括:
基底;
位于基底上的若干分立的栅极结构;
位于基底表面和栅极结构侧壁的粘附层;
位于粘附层表面的停止层,停止层材料的耐刻蚀性强于粘附层材料的耐刻蚀性;
位于基底上且覆盖栅极结构侧壁的第一介质层,所述停止层位于第一介质层和粘附层之间;
位于栅极结构两侧第一介质层中的凹槽,所述凹槽的底部暴露出停止层。
16.根据权利要求15所述的半导体器件,其特征在于,所述停止层的材料为金属氧化物。
17.根据权利要求16所述的半导体器件,其特征在于,所述停止层的材料为氧化铝、氧化钛或氧化钽。
18.根据权利要求15所述的半导体器件,其特征在于,所述停止层的材料为氮化铝或氮化钛。
19.根据权利要求15所述的半导体器件,其特征在于,所述粘附层的材料为氮化硅、碳化硅、碳氮化硅或氮氧化硅。
20.根据权利要求15所述的半导体器件,其特征在于,对于相邻栅极结构之间的凹槽,所述凹槽在栅极结构宽度方向上的两侧侧壁为第一介质层材料;或者,对于相邻栅极结构之间的凹槽,所述凹槽在栅极结构宽度方向上的两侧侧壁暴露出停止层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711285404.XA CN109904072B (zh) | 2017-12-07 | 2017-12-07 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711285404.XA CN109904072B (zh) | 2017-12-07 | 2017-12-07 | 半导体器件及其形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109904072A CN109904072A (zh) | 2019-06-18 |
CN109904072B true CN109904072B (zh) | 2022-04-15 |
Family
ID=66939123
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711285404.XA Active CN109904072B (zh) | 2017-12-07 | 2017-12-07 | 半导体器件及其形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109904072B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20100079015A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 금속배선을 위한 콘택 형성 방법 |
CN102446819A (zh) * | 2011-08-17 | 2012-05-09 | 上海华力微电子有限公司 | 改进双重通孔刻蚀停止层交叠区域通孔刻蚀的方法 |
CN103337475A (zh) * | 2013-06-27 | 2013-10-02 | 上海华力微电子有限公司 | 双结构接触孔同步刻蚀工艺 |
CN107180760A (zh) * | 2016-03-09 | 2017-09-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6420777B2 (en) * | 1998-02-26 | 2002-07-16 | International Business Machines Corporation | Dual layer etch stop barrier |
US20020072217A1 (en) * | 2000-12-13 | 2002-06-13 | Macronix International Co., Ltd. | Method for improving contact reliability in semiconductor devices |
US9390981B1 (en) * | 2015-02-05 | 2016-07-12 | Globalfoundries Inc. | Method of forming a complementary metal oxide semiconductor structure with N-type and P-type field effect transistors having symmetric source/drain junctions and optional dual silicides |
-
2017
- 2017-12-07 CN CN201711285404.XA patent/CN109904072B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20100079015A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 금속배선을 위한 콘택 형성 방법 |
CN102446819A (zh) * | 2011-08-17 | 2012-05-09 | 上海华力微电子有限公司 | 改进双重通孔刻蚀停止层交叠区域通孔刻蚀的方法 |
CN103337475A (zh) * | 2013-06-27 | 2013-10-02 | 上海华力微电子有限公司 | 双结构接触孔同步刻蚀工艺 |
CN107180760A (zh) * | 2016-03-09 | 2017-09-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
CN109904072A (zh) | 2019-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110277316B (zh) | 半导体结构及其形成方法 | |
US10157783B2 (en) | Semiconductor devices, FinFET devices and methods of forming the same | |
US11742245B2 (en) | Semiconductor fabrication method and structure using multiple sacrificial layers to form sidewall spacers | |
US20200411361A1 (en) | Semiconductor structure and formation method thereof | |
US10679902B2 (en) | Semiconductor device and fabrication method thereof | |
WO2013000197A1 (zh) | 一种半导体结构及其制造方法 | |
CN110047741B (zh) | 半导体结构及其形成方法 | |
CN109103102B (zh) | 半导体结构及其形成方法 | |
CN109904072B (zh) | 半导体器件及其形成方法 | |
TWI757043B (zh) | 半導體記憶體結構及其形成方法 | |
CN106409765B (zh) | 半导体结构及其形成方法 | |
CN113314605B (zh) | 半导体结构及半导体结构的形成方法 | |
US11063119B2 (en) | Semiconductor structure and method for forming the same | |
US8466013B2 (en) | Method for manufacturing a semiconductor structure | |
CN111725068B (zh) | 半导体结构形成方法 | |
CN113823564B (zh) | 半导体结构及其形成方法 | |
CN111696864B (zh) | 半导体器件及其形成方法 | |
CN110970299B (zh) | 半导体器件及其形成方法 | |
CN110875390B (zh) | 半导体结构及其形成方法 | |
CN117153787A (zh) | 半导体结构的形成方法 | |
CN117855143A (zh) | 半导体结构及其形成方法 | |
CN115376921A (zh) | 半导体结构及其形成方法 | |
CN116072713A (zh) | 半导体结构及其形成方法 | |
CN117198880A (zh) | 半导体结构的形成方法 | |
CN114823902A (zh) | 半导体结构及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |