CN111725068B - 半导体结构形成方法 - Google Patents
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Abstract
一种半导体结构形成方法，包括：提供衬底及位于衬底上的鳍部，所述衬底包括第一区及与第一区相邻的第二区；在第一区所述鳍部上形成第一伪栅；在第二区所述鳍部上形成填充层；在所述鳍部顶部、所述第一伪栅顶部及侧壁、所述填充层顶部及侧壁上形成阻挡层；在部分所述阻挡层上形成介质层，所述介质层露出位于所述第一伪栅顶部及所述填充层顶部的所述阻挡层表面；采用刻蚀工艺去除所述第一伪栅及位于所述第一伪栅顶部的所述阻挡层，在第一区所述介质层内形成凹槽。本发明有助于保证所述填充层的绝缘性能，从而改善所述半导体结构的电学性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构形成方法。
背景技术
在半导体制造中，随着集成电路特征尺寸持续减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极之间的距离也随之缩短，导致栅极对沟道的控制能力变差，短沟道效应(SCE：short-channel effects)更容易发生。
鳍式场效应晶体管(FinFET)在抑制短沟道效应方面具有突出的表现，FinFET的栅极至少可以从两侧对鳍部进行控制，因而与平面MOSFET相比，FinFET的栅极对沟道的控制能力更强，能够很好的抑制短沟道效应。
但是，现有技术中半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构形成方法，有助于保证所述填充层的绝缘性能，从而改善所述半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供衬底及位于衬底上的鳍部，所述衬底包括第一区及与第一区相邻的第二区；在第一区所述鳍部上形成第一伪栅；在第二区所述鳍部上形成填充层；在所述鳍部顶部、所述第一伪栅顶部及侧壁、所述填充层顶部及侧壁上形成阻挡层；在部分所述阻挡层上形成介质层，所述介质层露出位于所述第一伪栅顶部及所述填充层顶部的所述阻挡层表面；采用刻蚀工艺去除所述第一伪栅及位于所述第一伪栅顶部的所述阻挡层，在第一区所述介质层内形成凹槽。
可选的，形成所述填充层的工艺中，沿平行于所述鳍部延伸方向，所述填充层的宽度大于所述第一伪栅的宽度。
可选的，所述刻蚀工艺包括：在所述介质层顶部及位于所述填充层顶部的所述阻挡层表面形成第一图形化层；以所述第一图形化层为掩膜，刻蚀去除所述第一伪栅及位于所述第一伪栅顶部的所述阻挡层。
可选的，所述刻蚀工艺为干法刻蚀工艺。
可选的，所述刻蚀工艺对所述第一伪栅材料及所述阻挡层材料的刻蚀选择比大于20:1。
可选的，所述填充层材料为多晶硅；所述第一伪栅材料为多晶硅。
可选的，形成所述凹槽后，还包括：形成填充满所述凹槽的第一栅极膜，所述第一栅极膜覆盖所述介质层顶部及所述阻挡层顶部；去除高于所述介质层顶部的所述第一栅极膜，形成第一栅极。
可选的，形成所述凹槽的工艺中，还包括：刻蚀去除部分位于所述第一伪栅侧壁上的所述阻挡层。
可选的，采用化学机械研磨工艺去除高于所述介质层顶部的所述第一栅极膜；在所述化学机械研磨工艺过程中，还包括：去除部分所述介质层及部分所述阻挡层，所述第一栅极顶部与位于所述凹槽侧壁上的所述阻挡层顶部齐平。
可选的，形成所述凹槽后，且在形成所述第一栅极膜前，还包括：在所述凹槽底部及侧壁上形成第一功函数层。
可选的，提供所述衬底的工艺中，所述衬底还包括与所述第一区相邻的第三区，所述第一区位于所述第二区与所述第三区之间；形成第一伪栅的工艺中，还包括：在第三区所述鳍部上形成第二伪栅。
可选的，形成所述第一栅极后，还包括：形成保护层，所述保护层覆盖所述第二伪栅顶部、所述第一栅极顶部、所述填充层顶部、所述介质层顶部及所述阻挡层顶部。
可选的，所述保护层的材料为氮化硅或氮化钛。
可选的，形成所述保护层后，还包括：在部分所述保护层上形成第二图形化层，所述第二图形化层露出位于所述第二伪栅顶部的所述保护层表面；以所述第二图形化层为掩膜，刻蚀去除所述第二图形化层露出的所述保护层及所述第二伪栅，在第三区所述介质层内形成开口。
可选的，形成所述开口后，还包括：形成填充满所述开口的第二栅极膜，所述第二栅极膜覆盖所述保护层顶部；去除高于所述保护层顶部的所述第二栅极膜，形成第二栅极。
可选的，形成所述开口的工艺中，还包括：刻蚀去除部分位于所述第二伪栅侧壁上的所述阻挡层。
可选的，采用化学机械研磨工艺去除高于所述保护层顶部的所述第二栅极膜；在所述化学机械研磨工艺过程中，还包括：去除所述保护层及部分所述介质层，所述第二栅极顶部与所述开口侧壁上的所述阻挡层顶部齐平。
与现有技术相比，本发明的技术方案具有以下优点：
采用刻蚀工艺去除所述第一伪栅及位于所述第一伪栅顶部的所述阻挡层，在第一区所述介质层内形成凹槽。相较于采用化学机械研磨工艺，所述刻蚀工艺的整个过程中，所述填充层表面不会暴露在外界环境中，能够避免对所述填充层顶部表面造成损伤，防止在所述填充层顶部表面形成凹陷。因此，本发明可避免形成所述凹槽的工艺对所述填充层顶部表面平坦度造成影响，以提高填充层顶部表面的平坦度，从而保证所述填充层的绝缘性能，以提高所述半导体结构的电学性能。
附图说明
图1及图2是一种半导体结构形成方法各步骤的结构示意图；
图3至图12是本发明半导体结构形成方法一实施例各步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术中半导体结构的电学性能仍有待提高。
图1及图2是一种半导体结构形成方法各步骤的结构示意图。
现结合一种半导体结构形成方法进行分析，参考图1及图2，所述形成方法包括：提供衬底10及位于衬底10上的鳍部20，所述衬底10包括第一区i及与第一区i相邻的第二区ii；在第一区i所述鳍部20上形成第一伪栅31；在第二区ii所述鳍部20上形成填充层40；在所述鳍部20顶部、所述第一伪栅31顶部及侧壁、所述填充层40顶部及侧壁上形成阻挡层50；在部分所述阻挡层50上形成介质层60，所述介质层60露出位于所述第一伪栅31顶部及所述填充层40顶部的所述阻挡层50表面；采用化学机械研磨工艺去除位于所述第一伪栅31顶部的所述阻挡层50。
其中，沿平行于所述鳍部20延伸方向，所述填充层40的宽度大于所述第一伪栅31的宽度。
此外，提供所述衬底10的工艺中，所述衬底10还包括与所述第一区i相邻的第三区iii，所述第一区i位于所述第二区ii与所述第三区iii之间；形成第一伪栅31的工艺中，还包括：在第三区iii所述鳍部20上形成第二伪栅32。
上述方法形成的半导体结构的电学性能差，分析其原因在于：
由于采用化学机械研磨工艺去除位于所述第一伪栅31顶部的所述阻挡层50，因此在所述化学机械研磨工艺过程中，位于所述填充层40顶部的所述阻挡层50也会一同被去除。在所述填充层40顶部的所述阻挡层50被研磨去除后，所述填充层40顶部表面暴露在外界环境中。此时，所述化学机械研磨工艺还未停止的话，很容易研磨到所述填充层40顶部表面。由于沿平行于所述鳍部20延伸方向，所述填充层40的宽度大于所述第一伪栅31的宽度，因此所述填充层40更容易受负载效应影响，使所述填充层40顶部表面造成损伤，导致所述填充层40顶部表面平坦度差，在所述填充层40顶部表面形成凹陷70(参考图2)。在所述凹陷70的底部，所述填充层40的厚度过薄，甚至露出所述鳍部20顶部表面，造成所述填充层40的绝缘性能差甚至丧失，因此形成的半导体结构的电学性能差。
本发明提供的半导体结构形成方法的技术方案中，采用刻蚀工艺去除所述第一伪栅及位于所述第一伪栅顶部的所述阻挡层，能够防止损伤所述填充层的顶部表面，从而提高所述填充层表面的平坦度，保证所述填充层的绝缘性能，进而改善所述半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构形成方法一实施例各步骤的结构示意图。
参考图3，提供衬底100及位于衬底100上的鳍部200，所述衬底100包括第一区Ⅰ及与第一区Ⅰ相邻的第二区Ⅱ；在第一区Ⅰ所述鳍部200上形成第一伪栅310；在第二区Ⅱ所述鳍部200上形成填充层400；在所述鳍部200顶部、所述第一伪栅310顶部及侧壁、所述填充层400顶部及侧壁上形成阻挡层500；在部分所述阻挡层500上形成介质层600，所述介质层600露出位于所述第一伪栅310顶部及所述填充层400顶部的所述阻挡层500表面。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底100的材料还可以为锗、碳化硅、锗硅、绝缘体上硅或绝缘体上锗。
本实施例中，所述衬底100还包括与所述第一区Ⅰ相邻的第三区Ⅲ，所述第一区Ⅰ位于所述第二区Ⅱ与所述第三区Ⅲ之间。
所述鳍部200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述鳍部200的材料为锗。
本实施例中，第一区Ⅰ所述鳍部200与第二区Ⅱ所述鳍部200间形成有第一隔离沟槽201。第一区Ⅰ所述鳍部200与第三区Ⅲ所述鳍部200间形成有第二隔离沟槽202。
后续在所述第一伪栅310位置处形成第一栅极，所述第一伪栅310为所述第一栅极提供位置空间。
本实施例中，所述第一伪栅310的材料为多晶硅。
本实施例中，形成第一伪栅310的工艺中，还包括：在第三区Ⅲ所述鳍部200上形成第二伪栅320。
所述第二伪栅320的材料与所述第一伪栅310的材料相同，也为多晶硅。
本实施例中，形成所述第一伪栅310后，且在形成所述阻挡层500前，还包括：在所述第一伪栅310两侧的所述鳍部200内形成第一源漏掺杂区210。
所述第一源漏掺杂区210为N型源漏掺杂区或P型源漏掺杂区。本实施例中，所述第一源漏掺杂区210为P型源漏掺杂区。
本实施例中，形成所述第二伪栅320后，且在形成所述阻挡层500前，还包括：在所述第二伪栅320两侧的所述鳍部200内形成第二源漏掺杂区220。
所述第一源漏掺杂区210为N型源漏掺杂区或P型源漏掺杂区，且所述第二源漏掺杂区220的类型与所述第一源漏掺杂区210的类型不相同。本实施例中，所述第二源漏掺杂区220为N型源漏掺杂区。
本实施例中，形成所述填充层400前，还包括：在第二区Ⅱ所述鳍部200表面形成金属线层(未示出)，所述填充层400覆盖所述金属线层表面。
本实施例中，所述金属线层的材料为氮化钛。
后续在所述金属线层内通入电流，所述填充层400能够起到绝缘作用，防止漏电。
本实施例中，所述填充层400横跨第二区Ⅱ所述鳍部200，且覆盖所述鳍部200的部分顶部和侧壁。
所述填充层400的材料为多晶硅。
本实施例中，沿平行于所述鳍部200延伸方向，所述填充层400的宽度大于所述第一伪栅310的宽度。
本实施例中，所述阻挡层500还覆盖所述第一源漏掺杂区210及所述第二源漏掺杂区220表面。
后续刻蚀位于所述第一源漏掺杂区210及所述第二源漏掺杂区220顶部的介质层600，以在所述介质层600内形成通孔，所述阻挡层500可作为刻蚀停止层，对所述第一源漏掺杂区210及所述第二源漏掺杂区220表面起到保护作用。
本实施例中，所述阻挡层500的材料为氮化硅。在其他实施例中，所述阻挡层500的材料还可以为碳氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、氮化硼或碳氮化硼。
所述介质层600的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述介质层600的材料为氧化硅。
后续采用刻蚀工艺去除所述第一伪栅310及位于所述第一伪栅310顶部的所述阻挡层500。下面结合图4及图5，对所述刻蚀工艺进行详细的说明。
参考图4，在所述介质层600顶部及位于所述填充层400顶部的所述阻挡层500表面形成第一图形化层610。
所述第一图形化层610仅露出位于所述第一伪栅310顶部的所述阻挡层500表面。
本实施例中，所述第一图形化层610还覆盖位于所述第二伪栅320顶部的所述阻挡层500表面。
参考图5，以所述第一图形化层610(参考图4)为掩膜，刻蚀去除所述第一伪栅310及位于所述第一伪栅310顶部的所述阻挡层500，在第一区Ⅰ所述介质层600内形成凹槽710；去除所述第一图形化层610。
相较于采用化学机械研磨工艺，采用刻蚀工艺去除位于所述第一伪栅310顶部的所述阻挡层500，由于位于所述填充层400顶部的所述阻挡层500被所述第一图形化层610覆盖，因此在所述刻蚀工艺过程中，位于所述填充层400顶部的所述阻挡层500受到的影响小，能够对所述填充层400顶部表面起到保护作用，有利于保证所述填充层400顶部表面的平坦度，以改善所述填充层400的绝缘性能。此外，采用刻蚀工艺将所述第一伪栅310及位于所述第一伪栅310顶部的所述阻挡层500一同去除，还有助于减少工艺复杂度，加快生产周期，降低生产费用。
本实施例中，采用干法刻蚀工艺去除所述第一伪栅310及位于所述第一伪栅310顶部的所述阻挡层500。所述刻蚀工艺对所述第一伪栅310材料及所述阻挡层500材料的刻蚀选择比大于20:1。
本实施例中，形成所述凹槽710的工艺中，还包括：刻蚀去除部分位于所述第一伪栅310侧壁上的所述阻挡层500，剩余所述阻挡层500覆盖所述凹槽710的部分侧壁。
由于所述刻蚀工艺对所述第一伪栅310材料及所述阻挡层500材料的刻蚀选择比高，因此所述刻蚀工艺对位于所述第一伪栅310侧壁上的所述阻挡层500的刻蚀速率慢，以保留部分所述阻挡层500作为后续形成的第一栅极的侧墙。
参考图6，形成填充满所述凹槽710的第一栅极膜800，所述第一栅极膜800覆盖所述介质层600顶部及所述阻挡层500顶部。
本实施例中，形成所述第一栅极膜800前，还包括：在所述凹槽710底部及侧壁上形成第一功函数层(未示出)。
所述第一栅极膜800材料为金属材料，例如为铜、钨、银或铝。本实施例中，所述第一栅极膜800材料为铝。
参考图7，去除高于所述介质层600顶部的所述第一栅极膜800(参考图6)，形成第一栅极810。
本实施例中，采用化学机械研磨工艺去除高于所述介质层600顶部的所述第一栅极膜800。
在所述化学机械研磨工艺过程中，还包括：去除部分所述介质层600及部分所述阻挡层500，所述第一栅极810顶部与位于所述凹槽710侧壁上的所述阻挡层500顶部齐平。
本实施例中，在所述化学机械研磨工艺过程中，还包括：去除部分厚度所述第二伪栅320及所述填充层400。剩余所述第二伪栅320顶部与所述第一栅极810顶部齐平；剩余所述填充层400顶部与所述第一栅极810顶部齐平。
参考图8，形成保护层510，所述保护层510覆盖所述第二伪栅320顶部、所述第一栅极810顶部、所述填充层400顶部、所述介质层600顶部及所述阻挡层500顶部。
后续刻蚀去除所述第二伪栅320，所述保护层510能够对所述填充层400顶部表面及所述第一栅极810顶部表面起到保护作用。
本实施例中，所述保护层510的材料为氮化硅。在其他实施例中，所述保护层510的材料还可以为氮化钛。
参考图9，在部分所述保护层510上形成第二图形化层620，所述第二图形化层620露出位于所述第二伪栅320顶部的所述保护层510表面。
参考图10，以所述第二图形化层620(参考图9)为掩膜，刻蚀去除所述第二图形化层620露出的所述保护层510及所述第二伪栅320，在第三区Ⅲ所述介质层600内形成开口720。
相较于采用化学机械研磨工艺，采用刻蚀工艺去除位于所述第二伪栅320顶部的所述保护层510，能够避免对位于所述填充层400顶部的所述保护层510造成刻蚀，以保证所述保护层510对所述填充层400顶部表面的保护作用，防止所述填充层400顶部表面形成凹陷，进而避免所述金属线层外露。
本实施例中，采用干法刻蚀工艺去除所述第二伪栅320及位于所述第二伪栅320顶部的所述保护层510。
所述刻蚀工艺对所述第一伪栅310材料及所述阻挡层500材料的刻蚀选择比大于20:1。
本实施例中，形成所述开口720的工艺中，还包括：刻蚀去除部分位于所述第二伪栅320侧壁上的所述阻挡层500，剩余所述阻挡层500覆盖所述开口720的部分侧壁。
由于所述刻蚀工艺对所述第二伪栅320材料及所述阻挡层500材料的刻蚀选择比高，因此所述刻蚀工艺对位于所述第二伪栅320侧壁上的所述阻挡层500的刻蚀速率慢，以保留部分所述阻挡层500作为后续形成的第二栅极830的侧墙。
参考图11，形成填充满所述开口720的第二栅极膜820，所述第二栅极膜820覆盖所述保护层510顶部。
本实施例中，形成所述第二栅极膜820前，还包括：在所述开口720底部及侧壁上形成第二功函数层(未示出)，所述第二功函数层材料与所述第一功函数层材料不相同。
由于所述第二功函数层材料与所述第一功函数层材料不相同，因此分步骤去除所述第一伪栅310及所述第二伪栅320。
所述第二栅极膜820材料为金属材料，例如为铜、钨、银或铝。本实施例中，所述第二栅极膜820材料为铝。
参考图12，去除高于所述保护层510顶部的所述第二栅极膜820(参考图11)，形成第二栅极830。
本实施例中，采用化学机械研磨工艺去除高于所述保护层510顶部的所述第二栅极膜820。
在所述化学机械研磨工艺过程中，还包括：去除所述保护层510及部分所述介质层600，所述第二栅极830顶部与所述开口720侧壁上的所述阻挡层500顶部齐平。
本实施例中，所述保护层510的材料为氮化硅，氮化硅与铝材料的性质差异大，即所述保护层510材料与所述第二栅极膜820材料的性质差异大，因此在所述化学机械研磨工艺过程中，所述保护层510能够作为刻蚀停止层，使得所述化学机械研磨工艺更容易受到控制。
本实施例中，在所述化学机械研磨工艺过程中，还包括：去除部分厚度所述第一栅极810及所述填充层400。剩余所述第一栅极810顶部与所述第二栅极830顶部齐平；剩余所述填充层400顶部与所述第二栅极830顶部齐平。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构形成方法，其特征在于，包括：
提供衬底及位于衬底上的鳍部，所述衬底包括：第一区及，第一区相邻的第二区，与所述第一区相邻的第三区，所述第一区位于所述第二区与所述第三区之间；
在第一区所述鳍部上形成第一伪栅，在第三区所述鳍部上形成第二伪栅；
在第二区所述鳍部上形成填充层；
在所述鳍部顶部、所述第一伪栅顶部及侧壁、所述填充层顶部及侧壁上形成阻挡层；
在部分所述阻挡层上形成介质层，所述介质层露出位于所述第一伪栅顶部及所述填充层顶部的所述阻挡层表面；
采用刻蚀工艺去除所述第一伪栅及位于所述第一伪栅顶部的所述阻挡层，在第一区所述介质层内形成凹槽；
形成所述凹槽后，还包括：形成填充满所述凹槽的第一栅极膜，所述第一栅极膜覆盖所述介质层顶部及所述阻挡层顶部；去除高于所述介质层顶部的所述第一栅极膜，形成第一栅极；
形成所述第一栅极后，还包括：形成保护层，所述保护层覆盖所述第二伪栅顶部、所述第一栅极顶部、所述填充层顶部、所述介质层顶部及所述阻挡层顶部。
2.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述填充层的工艺中，沿平行于所述鳍部延伸方向，所述填充层的宽度大于所述第一伪栅的宽度。
3.如权利要求1所述的半导体结构形成方法，其特征在于，所述刻蚀工艺包括：在所述介质层顶部及位于所述填充层顶部的所述阻挡层表面形成第一图形化层；以所述第一图形化层为掩膜，刻蚀去除所述第一伪栅及位于所述第一伪栅顶部的所述阻挡层。
4.如权利要求3所述的半导体结构形成方法，其特征在于，所述刻蚀工艺为干法刻蚀工艺。
5.如权利要求4所述的半导体结构形成方法，其特征在于，所述刻蚀工艺对所述第一伪栅材料及所述阻挡层材料的刻蚀选择比大于20:1。
6.如权利要求1所述的半导体结构形成方法，其特征在于，所述填充层材料为多晶硅；所述第一伪栅材料为多晶硅。
7.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述凹槽的工艺中，还包括：刻蚀去除部分位于所述第一伪栅侧壁上的所述阻挡层。
8.如权利要求7所述的半导体结构形成方法，其特征在于，采用化学机械研磨工艺去除高于所述介质层顶部的所述第一栅极膜；在所述化学机械研磨工艺过程中，还包括：去除部分所述介质层及部分所述阻挡层，所述第一栅极顶部与位于所述凹槽侧壁上的所述阻挡层顶部齐平。
9.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述凹槽后，且在形成所述第一栅极膜前，还包括：在所述凹槽底部及侧壁上形成第一功函数层。
10.如权利要求1所述的半导体结构形成方法，其特征在于，所述保护层的材料为氮化硅或氮化钛。
11.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述保护层后，还包括：在部分所述保护层上形成第二图形化层，所述第二图形化层露出位于所述第二伪栅顶部的所述保护层表面；以所述第二图形化层为掩膜，刻蚀去除所述第二图形化层露出的所述保护层及所述第二伪栅，在第三区所述介质层内形成开口。
12.如权利要求11所述的半导体结构形成方法，其特征在于，形成所述开口后，还包括：形成填充满所述开口的第二栅极膜，所述第二栅极膜覆盖所述保护层顶部；去除高于所述保护层顶部的所述第二栅极膜，形成第二栅极。
13.如权利要求12所述的半导体结构形成方法，其特征在于，形成所述开口的工艺中，还包括：刻蚀去除部分位于所述第二伪栅侧壁上的所述阻挡层。
14.如权利要求13所述的半导体结构形成方法，其特征在于，采用化学机械研磨工艺去除高于所述保护层顶部的所述第二栅极膜；在所述化学机械研磨工艺过程中，还包括：去除所述保护层及部分所述介质层，所述第二栅极顶部与所述开口侧壁上的所述阻挡层顶部齐平。
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