CN111725067A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供衬底及凸出于所述衬底的鳍部；形成横跨所述鳍部的栅极，所述栅极露出部分所述鳍部顶部；在所述栅极侧壁上形成第一侧墙，所述第一侧墙覆盖所述栅极露出的所述鳍部顶部；在所述第一侧墙侧壁及所述鳍部侧壁上形成第二侧墙，所述第二侧墙覆盖所述衬底顶部；刻蚀去除位于所述第二侧墙底部的部分厚度所述衬底，在所述衬底内形成凹槽；形成填充满所述凹槽的缓冲扩散层；去除所述第二侧墙；在所述缓冲扩散层上形成源漏掺杂层，所述源漏掺杂层覆盖所述鳍部侧壁。本发明能够有效抑制漏电流，改善半导体结构的电学性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着超大规模集成电路的发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，在半导体结构制造中，MOSFET的沟道长度也相应不断缩短。然而，随着MOSFET的沟道长度的缩短，源极与漏极间的距离也随之缩短，导致栅极对沟道的控制能力变差，使得短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体制造工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，例如，鳍式场效应管(FinFET)。在FinFET中，栅极至少可以从两侧对鳍部进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够减少短沟道效应的发生。
但是，现有技术制造的半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以降低半导体结构的漏电流，从而改善半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底及凸出于所述衬底的鳍部；形成横跨所述鳍部的栅极，所述栅极露出部分所述鳍部顶部；在所述栅极侧壁上形成第一侧墙，所述第一侧墙覆盖所述栅极露出的所述鳍部顶部；在所述第一侧墙侧壁及所述鳍部侧壁上形成第二侧墙，所述第二侧墙覆盖所述衬底顶部；刻蚀去除位于所述第二侧墙底部的部分厚度所述衬底，在所述衬底内形成凹槽；形成填充满所述凹槽的缓冲扩散层；去除所述第二侧墙；在所述缓冲扩散层上形成源漏掺杂层，所述源漏掺杂层覆盖所述鳍部侧壁。
可选的，所述第二侧墙露出部分所述衬底顶部；在形成所述凹槽的工艺中，还包括：刻蚀去除部分厚度所述第二侧墙露出的所述衬底。
可选的，所述凹槽的深度为5nm～10nm。
可选的，在形成所述凹槽的工艺中，还包括：在所述鳍部底部及侧壁间形成孔洞，所述孔洞与所述凹槽相贯通。
可选的，在平行于所述鳍部延伸方向上，所述孔洞的宽度为所述第二侧墙厚度的2倍至2.5倍。
可选的，去除所述第二侧墙后，且在形成所述源漏掺杂层前，还包括：刻蚀去除位于所述第一侧墙底部的所述鳍部。
可选的，所述缓冲扩散层包括基材料层及位于所述基材料层内的抑制离子。
可选的，所述基材料层的材料为硅或锗。
可选的，所述抑制离子为锗离子、碳离子或氮离子。
可选的，当所述抑制离子为锗离子时，所述锗离子的浓度为0.5E22atoms/cm3～2.5E22atoms/cm3。
可选的，当所述抑制离子为碳离子时，所述碳离子的浓度为0.5E21atoms/cm3～5E21atoms/cm3。
可选的，当所述抑制离子为氮离子时，所述氮离子的浓度为0.25E22atoms/cm3～1E22atoms/cm3。
可选的，所述缓冲扩散层还包括第一掺杂离子，所述第一掺杂离子为P型离子或N型离子。
可选的，所述源漏掺杂层内具有第二掺杂离子，所述第二掺杂离子为P型离子或N型离子，且所述第二掺杂离子的类型与所述第一掺杂离子的类型相同。
可选的，所述第一掺杂离子浓度小于所述第二掺杂离子浓度。
可选的，采用选择性外延工艺形成所述缓冲扩散层。
可选的，形成所述缓冲扩散层的工艺包括：形成基材料层；在所述基材料层内掺入所述抑制离子，形成所述缓冲扩散层。
可选的，采用离子注入工艺在所述基材料层内掺入所述抑制离子。
可选的，所述第二侧墙材料的介电常数大于所述第一侧墙的介电常数。
相应的，本发明还提供一种半导体结构，包括：衬底及凸出于所述衬底的鳍部；栅极，横跨所述鳍部，所述栅极覆盖所述鳍部顶部；第一侧墙，位于所述栅极侧壁上；凹槽，位于所述鳍部两侧的所述衬底内；缓冲扩散层，填充满所述凹槽；源漏掺杂层，位于所述缓冲扩散层上，所述源漏掺杂层覆盖所述鳍部侧壁。
与现有技术相比，本发明的技术方案具有以下优点：
刻蚀去除位于所述第二侧墙底部的部分厚度所述衬底，在所述衬底内形成凹槽；所述缓冲扩散层填充满所述凹槽。因而所述缓冲扩散层位于所述鳍部底部拐角处，且所述鳍部底部两侧均形成有所述缓冲扩散层。形成所述缓冲扩散层后，去除所述第二侧墙，在所述缓冲扩散层上形成源漏掺杂层。所述缓冲扩散层可防止所述源漏掺杂层内的掺杂离子沿所述鳍部底部表面朝相向方向扩散形成漏电流，进而可抑制半导体结构的漏电流，改善半导体结构的性能。
附图说明
图1至图10是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的电学性能仍有待提高。
现结合一种半导体结构的形成方法进行分析，形成半导体结构的工艺步骤主要包括：提供衬底及凸出于所述衬底的鳍部；形成横跨所述鳍部的栅极；在所述栅极两侧的鳍部内形成源漏掺杂层。
上述方法形成的半导体结构的电学性能差，分析其原因在于：
由于所述栅极对所述鳍部底部的控制能力弱，在所述源漏掺杂层之间的所述鳍部底部表面容易形成漏电流，导致形成的半导体结构的电学性能差。
为了解决上述问题，本发明提供一种半导体结构及其形成方法。形成方法包括：在所述栅极侧壁上形成第一侧墙；在所述第一侧墙侧壁及所述鳍部侧壁上形成第二侧墙；刻蚀去除位于所述第二侧墙底部的部分厚度所述衬底，在所述衬底内形成凹槽；形成填充满所述凹槽的缓冲扩散层；去除所述第二侧墙；在所述缓冲扩散层上形成源漏掺杂层。
由于存在所述缓冲扩散层，所述源漏掺杂层内的掺杂离子难以沿所述鳍部底部表面扩散形成通路，从而有效防止漏电流的产生，以改善半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图1，提供衬底100及覆盖所述衬底100顶部的初始鳍部110。
所述衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底100为硅衬底。
所述初始鳍部110的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述初始鳍部110的材料为锗。
参考图2，形成覆盖所述初始鳍部110部分顶部的栅极200。
所述栅极200的材料为多晶硅或多晶锗，此外，所述栅极200材料还可以为金属材料，例如为Cu、W、Ag或Al。本实施例中，所述栅极200材料为多晶硅。
本实施例中，所述栅极200为环绕栅结构。
本实施例中，形成所述栅极200后，还包括：形成覆盖所述栅极200顶部的硬掩膜层210。
所述硬掩膜层210的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述硬掩膜层210材料为氮化硅。
形成所述硬掩膜层210后，还包括：在所述栅极200侧壁上形成第一侧墙310，所述第一侧墙310覆盖所述鳍部111部分顶部。
本实施例中，所述第一侧墙310覆盖所述栅极200侧壁及所述硬掩膜层210侧壁。
所述第一侧墙310的材料为碳氮化硅、氮氧化硅、氮化硅、碳化硅、碳氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述第一侧墙310的材料为碳氮化硅。
参考图3，去除位于所述栅极200两侧的所述初始鳍部110(参考图2)，直至露出所述衬底100顶部，形成鳍部111。
本实施例中，采用干法刻蚀工艺刻蚀所述初始鳍部110。
本实施例中，所述栅极200露出部分所述鳍部111顶部，所述第一侧墙310覆盖露出的所述鳍部111顶部。
后续在所述第一侧墙310侧壁及所述鳍部111侧壁上形成第二侧墙，所述第二侧墙覆盖所述衬底100顶部。下面参考图4及图5，对所述第二侧墙320的形成工艺进行详细的介绍。
参考图4，在所述第一侧墙310露出的所述衬底100顶部、位于所述第一侧墙310底部的鳍部111侧壁、第一侧墙310顶部及侧壁、所述硬掩膜层210顶部形成第二侧墙膜321；
所述第二侧墙膜321的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述第二侧墙膜321的材料为氮化硅。
本实施例中，所述第二侧墙膜321材料的介电常数大于所述第一侧墙310的介电常数。
后续刻蚀所述第二侧墙膜321形成所述第二侧墙320，所述第二侧墙320的介电常数大于所述第一侧墙310的介电常数，在后续刻蚀去除所述第二侧墙320的工艺中，有助于防止所述第一侧墙310受到刻蚀。
参考图5，去除位于所述硬掩膜层210顶部、所述第一侧墙310顶部以及衬底100部分顶部的第二侧墙膜321(参考图4)，剩余所述第二侧墙膜321形成第二侧墙320。
所述第二侧墙320的材料与所述第二侧墙膜321的材料相同，因而所述第二侧墙320材料的介电常数大于所述第一侧墙310的介电常数。后续去除所述第二侧墙320，刻蚀工艺对所述第二侧墙320及所述第一侧墙310具有较高的选择比，有助于保护所述第一侧墙310，防止刻蚀工艺对所述第一侧墙310造成损伤。
参考图6，刻蚀去除位于所述第二侧墙320底部的部分厚度所述衬底100，在所述衬底100内形成凹槽331。
本实施例中，在形成所述凹槽331的工艺中，还包括：刻蚀所述第二侧墙320露出的部分厚度所述衬底100。
本实施例中，所述凹槽331的深度H1为5nm～10nm。若所述凹槽331的深度H1小于5nm，后续在所述凹槽331内形成缓冲扩散层，所述缓冲扩散层的厚度过薄，容易发生雪崩击穿。若所述凹槽331的深度H1大于10nm，导致剩余所述衬底100厚度过薄。
在形成所述凹槽331的工艺中，还包括：在所述鳍部111底部及侧壁间形成孔洞332，所述孔洞332与所述凹槽331相贯通。
本实施例中，在平行于所述鳍部111延伸方向上，所述孔洞332的宽度为所述第二侧墙320厚度的2倍至2.5倍。若所述孔洞332的宽度大于所述第二侧墙320厚度的2.5倍，导致剩余所述鳍部111的宽度过窄，影响形成的半导体结构的电学性能。若所述孔洞332的宽度小于所述第二侧墙320厚度的2倍，所述缓冲扩散层410对沿所述鳍部111底部表面的漏电流的改善效果较差。
本实施例中，采用干法刻蚀工艺刻蚀所述栅极300两侧的所述衬底100，在所述衬底100内形成预凹槽(图中未示出)及预孔洞(图中未示出)；采用湿法刻蚀工艺刻蚀所述预凹槽表面，形成所述凹槽600及所述孔洞332。
在其他实施例中，还可以采用四甲基氢氧化铵(TMAH)腐蚀液刻蚀去除所述衬底100，以形成所述凹槽331及所述孔洞332。
参考图7，形成填充满所述凹槽331的缓冲扩散层410。
后续在所述缓冲扩散层410上形成源漏掺杂层，所述缓冲扩散层410能够避免所述源漏掺杂层内的掺杂离子的横向扩散，有助于抑制横向短沟道效应，降低结电容和结漏电流，从而改善半导体结构的性能。
所述缓冲扩散层410包括基材料层及位于所述基材料层内的抑制离子。
本实施例中，采用选择性外延工艺形成所述缓冲扩散层410，所述基材料层与所述抑制离子在同一工艺步骤中形成。
本实施例中，所述基材料层的材料为硅或锗。在其他实施例中，所述基材料层的材料还可以为锗。
本实施例中，所述抑制离子为碳离子，所述缓冲扩散层410材料为碳化硅。在其他实施例中，所述掺杂离子还可以为氮离子或锗离子。
本实施例中，所述碳离子的浓度为0.5E21atoms/cm3～5E21atoms/cm3。
在其他实施例中，所述抑制离子为锗离子，所述锗离子的浓度为0.5E22atoms/cm3～2.5E22atoms/cm3。
在另一实施例中，当所述抑制离子为氮离子时，所述氮离子的浓度为0.25E22atoms/cm3～1E22atoms/cm3。
在其他实施例中，所述缓冲扩散层的形成工艺包括：形成基材料层；在所述基材料层内掺入所述抑制离子，形成所述缓冲扩散层。即所述基材料层与所述抑制离子在不同工艺步骤中形成。
具体的，采用选择性外延工艺形成所述基材料层；采用离子注入工艺在所述基材料层内掺入所述抑制离子。
本实施例中，所述缓冲扩散层410还包括第一掺杂离子，所述第一掺杂离子为P型离子。在其他实施例中，所述第一掺杂离子还可以为N型离子。
所述第一掺杂离子的浓度为1E18atoms/cm3～1E19atoms/cm3。
后续形成的半导体结构在高压下，所述第一掺杂离子能够防止形成过于陡峭的电场，从而避免雪崩击穿的发生。
在其他实施例中，所述缓冲扩散层410还可以仅包括所述基材料层及所述抑制离子。
参考图8，去除所述第二侧墙320(参考图7)。
本实施例中，采用干法刻蚀工艺去除所述第二侧墙320。在其他实施例中，还可以采用湿法刻蚀工艺去除所述第二侧墙320。
参考图9，刻蚀去除位于所述第一侧墙310底部的所述鳍部111。在所述第一侧墙310底部形成开口333，所述开口333露出剩余所述鳍部111侧壁。
本实施例中，采用湿法刻蚀工艺去除所述第二侧墙320。在其他实施例中，还可以采用干法刻蚀工艺去除所述第二侧墙320。
参考图10，在所述第一源漏掺杂层420顶部形成填充满所述开口333(参考图9)的第二源漏掺杂层420。所述第二源漏掺杂层420顶部覆盖所述第一侧墙310部分侧壁。
本实施例中，所述第二源漏掺杂层420材料为硅。在其他实施例中，所述第二源漏掺杂层420材料还可以均为锗或锗化硅。
本实施例中，采用选择性外延工艺形成所述第二源漏掺杂层420。
所述选择性外延工艺的工艺参数包括：工艺温度为650℃至850℃，腔室压强为10Torr至600Torr，工艺气体包括氢气、氯化氢、二氯硅烷及磷化氢，其中，氢气的气体流量为2000sccm至20000sccm，氯化氢的气体流量为30sccm至150sccm，二氯硅烷的气体流量为50sccm至1000sccm，磷化氢的气体流量为10sccm至2000sccm。
所述源漏掺杂层420内具有第二掺杂离子，所述第二掺杂离子为P型离子或N型离子，且所述第二掺杂离子的类型与所述第一掺杂离子的类型相同。本实施例中，所述第二掺杂离子为P型离子。
由于所述缓冲扩散层410位于所述鳍部111底部拐角处，且所述鳍部111底部两侧均形成有所述缓冲扩散层410，因此所述第二掺杂离子难以沿所述鳍部111底部表面横向扩散，从而可降低漏电流。
所述第二掺杂离子浓度大于所述第一掺杂离子浓度，一方面，有助于降低所述源漏掺杂层420的电阻。另一方面，所述第一掺杂离子浓度低，因而所述抑制离子能够有效抑制所述第一掺杂离子的横向扩散，从而降低漏电流。
具体的，所述第二掺杂离子的浓度为5E19atoms/cm3～1.5E21atoms/cm3。
参照图10，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：衬底100及凸出于所述衬底100的鳍部111；栅极200，横跨所述鳍部111，所述栅极200覆盖所述鳍部111顶部；第一侧墙310，位于所述栅极200侧壁上；凹槽，位于所述鳍部111两侧的所述衬底100内；缓冲扩散层410，填充满所述凹槽；源漏掺杂层420，位于所述缓冲扩散层410上，所述源漏掺杂层420覆盖所述鳍部111侧壁。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底及凸出于所述衬底的鳍部；
形成横跨所述鳍部的栅极，所述栅极露出部分所述鳍部顶部；
在所述栅极侧壁上形成第一侧墙，所述第一侧墙覆盖所述栅极露出的所述鳍部顶部；
在所述第一侧墙侧壁及所述鳍部侧壁上形成第二侧墙，所述第二侧墙覆盖所述衬底顶部；
刻蚀去除位于所述第二侧墙底部的部分厚度所述衬底，在所述衬底内形成凹槽；
形成填充满所述凹槽的缓冲扩散层；
去除所述第二侧墙；
在所述缓冲扩散层上形成源漏掺杂层，所述源漏掺杂层覆盖所述鳍部侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙露出部分所述衬底顶部；在形成所述凹槽的工艺中，还包括：刻蚀去除部分厚度所述第二侧墙露出的所述衬底。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述凹槽的深度为5nm～10nm。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述凹槽的工艺中，还包括：在所述鳍部底部及侧壁间形成孔洞，所述孔洞与所述凹槽相贯通。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，在平行于所述鳍部延伸方向上，所述孔洞的宽度为所述第二侧墙厚度的2倍至2.5倍。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，去除所述第二侧墙后，且在形成所述源漏掺杂层前，还包括：刻蚀去除位于所述第一侧墙底部的所述鳍部。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述缓冲扩散层包括基材料层及位于所述基材料层内的抑制离子。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述基材料层的材料为硅或锗。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述抑制离子为锗离子、碳离子或氮离子。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，当所述抑制离子为锗离子时，所述锗离子的浓度为0.5E22atoms/cm3～2.5E22atoms/cm3。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，当所述抑制离子为碳离子时，所述碳离子的浓度为0.5E21atoms/cm3～5E21atoms/cm3。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，当所述抑制离子为氮离子时，所述氮离子的浓度为0.25E22atoms/cm3～1E22atoms/cm3。
13.如权利要求7所述的半导体结构的形成方法，其特征在于，所述缓冲扩散层还包括第一掺杂离子，所述第一掺杂离子为P型离子或N型离子。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述源漏掺杂层内具有第二掺杂离子，所述第二掺杂离子为P型离子或N型离子，且所述第二掺杂离子的类型与所述第一掺杂离子的类型相同。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一掺杂离子浓度小于所述第二掺杂离子浓度。
16.如权利要求7所述的半导体结构的形成方法，其特征在于，采用选择性外延工艺形成所述缓冲扩散层。
17.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述缓冲扩散层的工艺包括：形成基材料层；在所述基材料层内掺入所述抑制离子，形成所述缓冲扩散层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，采用离子注入工艺在所述基材料层内掺入所述抑制离子。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙材料的介电常数大于所述第一侧墙的介电常数。
20.一种半导体结构，其特征在于，包括：
衬底及凸出于所述衬底的鳍部；
栅极，横跨所述鳍部，所述栅极覆盖所述鳍部顶部；
第一侧墙，位于所述栅极侧壁上；
凹槽，位于所述鳍部两侧的所述衬底内；
缓冲扩散层，填充满所述凹槽；
源漏掺杂层，位于所述缓冲扩散层上，所述源漏掺杂层覆盖所述鳍部侧壁。
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