CN107785261A - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法，所述方法包括：提供基底，包括衬底以及凸出于衬底的鳍部；形成横跨鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构；去除栅极结构两侧的鳍部，在栅极结构两侧形成露出衬底的凹槽；在凹槽底部的衬底内形成防扩散掺杂区；形成防扩散掺杂区后，在凹槽内形成应力层，并在应力层内形成源漏掺杂区。本发明在栅极结构两侧形成露出衬底的凹槽后，在凹槽底部的衬底内形成防扩散掺杂区；后续在凹槽内形成应力层并在应力层内形成源漏掺杂区后，防扩散掺杂区位于源漏掺杂区底部的衬底内，防扩散掺杂区可以抑制源漏掺杂区的掺杂离子向沟道区扩散，防止源漏掺杂区发生底部穿通，从而可以减少沟道漏电流。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生，使晶体管的沟道漏电流增大。
为了减小短沟道效应对半导体器件的影响，降低沟道漏电流，超浅结技术被开发出来，超浅结可以较好地改善器件的短沟道效应，但是随着器件尺寸及性能的进一步提高，结漏电流现象是超浅结技术越来越需要解决的问题。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，相比平面MOSFET，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，即使在超浅结技术中引入FinFET结构，现有技术半导体结构的电学性仍能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，优化半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；形成横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构；去除所述栅极结构两侧的鳍部，在所述栅极结构两侧形成露出所述衬底的凹槽；对所述凹槽底部的衬底进行离子掺杂，在所述凹槽底部的衬底内形成防扩散掺杂区；形成所述防扩散掺杂区后，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区。
可选的，所述基底用于形成N型晶体管，所述离子掺杂的步骤采用N离子和C离子中的一种或两种。
可选的，所述基底用于形成P型晶体管，所述离子掺杂的步骤采用N离子、C离子和F离子中的一种或多种。
可选的，在所述凹槽底部的衬底内形成防扩散掺杂区的步骤包括：对所述凹槽底部的衬底进行离子注入工艺。
可选的，掺杂离子包括F离子，所述离子注入工艺的步骤中，F离子的注入离子能量为4KeV至20KeV，注入离子剂量为1E14原子每平方厘米至1E15原子每平方厘米，注入角度为0度至25度；掺杂离子包括N离子，所述离子注入工艺的步骤中，N离子的注入离子能量为4KeV至20KeV，注入离子剂量为5E13原子每平方厘米至1E15原子每平方厘米，注入角度为0度至25度；掺杂离子包括C离子，所述离子注入工艺的步骤中，C离子的注入离子能量为2KeV至10KeV，注入离子剂量为1E14原子每平方厘米至5E14原子每平方厘米，注入角度为0度至25度。
可选的，对所述凹槽底部的衬底进行离子掺杂后，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区之前，所述制造方法还包括：对所述基底进行退火处理。
可选的，所述退火处理为尖峰退火工艺；所述尖峰退火工艺的工艺参数包括：退火温度为950摄氏度至1050摄氏度，压强为一个标准大气压。
可选的，所述退火处理为快速热退火工艺；所述快速热退火工艺的工艺参数包括：退火温度为900℃至1050℃，退火时间为1分钟至20分钟，压强为一个标准大气压。
可选的，在所述栅极结构两侧形成露出所述衬底的凹槽后，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区之前，所述制造方法还包括：对靠近所述栅极结构一侧的凹槽侧壁进行轻掺杂注入工艺，在所述鳍部侧壁内形成轻掺杂区；或者，对靠近所述栅极结构一侧的凹槽侧壁进行口袋注入工艺，在所述鳍部侧壁内形成口袋区。
可选的，在所述栅极结构两侧形成露出所述衬底的凹槽后，形成所述轻掺杂区或口袋区之前，所述制造方法还包括：沿平行于所述衬底表面的方向，去除所述栅极结构两侧部分宽度的鳍部。
可选的，去除所述栅极结构两侧部分宽度的鳍部的步骤中，沿平行于所述衬底表面的方向，使所述鳍部宽度减小20nm至60nm。
可选的，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区的步骤包括：采用外延生长工艺在所述沟槽内形成应力层，且在形成所述应力层的过程中进行原位自掺杂，形成源漏掺杂区。
可选的，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区的步骤包括：进行第一外延生长工艺形成第一应力层，且在所述第一外延生长工艺过程中进行第一原位自掺杂；进行第二外延生长工艺，在所述第一应力层上形成第二应力层，且在所述第二外延生长工艺过程中进行第二原位自掺杂，所述第二原位自掺杂的掺杂浓度大于所述第一原位自掺杂的掺杂浓度。
可选的，当所述基底用于形成N型晶体管时，所述原位自掺杂的掺杂离子为P；当所述基底用于形成P型晶体管时，所述原位自掺杂的掺杂离子为B或BF2。
相应的，本发明还提供半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部；栅极结构，横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面；位于所述栅极结构两侧的凹槽，所述凹槽露出所述衬底；应力层，位于所述凹槽内；源漏掺杂区，位于所述应力层内；防扩散掺杂区，位于所述凹槽底部的衬底内。
可选的，所述半导体结构为N型晶体管，所述防扩散掺杂区中的掺杂离子包括N离子和C离子中的一种或两种。
可选的，所述半导体结构为P型晶体管，所述防扩散掺杂区中的掺杂离子包括N离子、C离子和F离子中的一种或多种。
可选的，所述防扩散掺杂区中的掺杂离子浓度为1E19原子每立方厘米至5E20原子每立方厘米。
可选的，所述半导体结构还包括：轻掺杂区或口袋区，位于靠近所述栅极结构一侧凹槽侧壁的鳍部内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明去除所述栅极结构两侧的鳍部，在所述栅极结构两侧形成露出所述衬底的凹槽后，在所述凹槽底部的衬底内形成防扩散掺杂区；后续在所述凹槽内形成应力层并在所述应力层内形成源漏掺杂区后，所述防扩散掺杂区位于所述源漏掺杂区底部的衬底内，所述防扩散掺杂区可以抑制所述源漏掺杂区的掺杂离子向沟道区扩散，防止所述源漏掺杂区发生底部穿通，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
可选方案中，所述基底用于形成N型晶体管时，所述离子掺杂的步骤采用N离子和C离子中的一种或两种；所述基底用于形成P型晶体管时，所述离子掺杂的步骤采用N离子、C离子和F离子中的一种或多种。其中，C离子和N离子可以较好地抑制所述源漏掺杂区中N型离子和P型离子的扩散，F离子可以较好地抑制所述源漏掺杂区中P型离子的扩散。一方面，由于所述源漏掺杂区的掺杂离子在所述防扩散掺杂区中容易发生散射，另一方面，由于所述防扩散掺杂区的掺杂离子自身可以形成电场，因此所述防扩散掺杂区可以降低所述源漏掺杂区中掺杂离子的迁移率，从而抑制所述源漏掺杂区的掺杂离子向沟道区扩散。
可选方案中，对所述凹槽底部的衬底进行离子掺杂后，在所述凹槽内形成应力层并在所述应力层内形成源漏掺杂区之前，所述制造方法还包括：对所述基底进行退火处理。所述退火处理有利于促进所述防扩散掺杂区的再扩散，从而有利于提高所述防扩散掺杂区抑制所述源漏掺杂区中掺杂离子向沟道区扩散的能力。
可选方案中，在去除所述栅极结构两侧的鳍部形成露出所述衬底的凹槽后，在所述凹槽内形成应力层并在所述应力层内形成源漏掺杂区之前，所述制造方法还包括：对靠近所述栅极结构一侧的凹槽侧壁进行轻掺杂注入工艺，在所述鳍部侧壁内形成轻掺杂区；或者，对靠近所述栅极结构一侧的凹槽侧壁进行口袋注入工艺，在所述鳍部侧壁内形成口袋区。在形成所述凹槽后进行所述轻掺杂注入工艺或口袋注入工艺，可以在所述鳍部侧壁内均形成所述轻掺杂区或口袋区；相比在去除所述栅极结构两侧的鳍部之前进行所述轻掺杂注入工艺或口袋注入工艺的方案，可以避免因部分鳍部侧壁内未形成轻掺杂区或口袋区而出现高阻区的问题，从而可以降低沟道区的电阻，防止对沟道导通产生不良影响，进而提高半导体结构的电学性能。
可选方案中，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区的步骤包括：进行第一外延生长工艺形成第一应力层，且在所述第一外延生长工艺过程中进行第一原位自掺杂；进行第二外延生长工艺，在所述第一应力层上形成第二应力层，且在所述第二外延生长工艺过程中进行第二原位自掺杂，所述第二原位自掺杂的掺杂浓度大于所述第一原位自掺杂的掺杂浓度。通过使靠近所述轻掺杂区或口袋区的源漏掺杂区掺杂浓度较低，从而可以避免所述源漏掺杂区的掺杂离子经所述轻掺杂区或口袋区向沟道区扩散，进而有利于改善短沟道问题。
本发明提供一种半导体结构，包括位于所述栅极结构两侧的凹槽，所述凹槽露出所述衬底，还包括位于所述凹槽底部衬底内的防扩散掺杂区。所述防扩散掺杂区位于所述源漏掺杂区下方的衬底内，所述防扩散掺杂区用于抑制所述源漏掺杂区的掺杂离子向沟道区扩散，防止所述源漏掺杂区发生底部穿通，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
附图说明
图1至图10是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，半导体结构的电学性能有待提高。分析其原因在于：
为了改善短沟道效应(SCE：short-channel effects)，减小晶体管的沟道漏电流增大，一般采用降低轻掺杂(LDD)工艺的注入能量的方式；或者，采用预非晶化掺杂(Pre-amorphization Implantation，PAI)工艺，以达到超浅结(Ultra Shallow Junction，USJ)的目的，从而降低半导体结构的沟道漏电流，减小短沟道效应。
但是引入FinFET结构后，受到三维立体式的结构限制，难以对所述鳍部的底部进行掺杂工艺，从而容易出现源漏掺杂区发生底部穿通的现象，难以改善FinFET结构的沟道漏电流问题。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；形成横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构；去除所述栅极结构两侧的鳍部，在所述栅极结构两侧形成露出所述衬底的凹槽；对所述凹槽底部的衬底进行离子掺杂，在所述凹槽底部的衬底内形成防扩散掺杂区；形成所述防扩散掺杂区后，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区。
本发明去除所述栅极结构两侧的鳍部，在所述栅极结构两侧形成露出所述衬底的凹槽后，在所述凹槽底部的衬底内形成防扩散掺杂区；后续在所述凹槽内形成应力层并在所述应力层内形成源漏掺杂区后，所述防扩散掺杂区位于所述源漏掺杂区底部的衬底内，所述防扩散掺杂区可以抑制所述源漏掺杂区的掺杂离子向沟道区扩散，防止所述源漏掺杂区发生底部穿通，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
结合参考图1和图2，图2是图1沿AA1割线的剖面结构示意图，其中图1仅示意了两个鳍部，提供基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。
所述衬底100为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部110的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层200；以所述硬掩膜层200为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底100，位于所述衬底100表面的凸起作为鳍部110。
本实施例中，形成所述硬掩膜层200的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层200；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned DoublePatterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的硬掩膜层200。所述硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，起到保护鳍部110顶部的作用。
本实施例中，所述鳍部110的侧壁与所述衬底100表面相垂直，即所述鳍部110的顶部尺寸等于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以小于底部尺寸。
结合参考图3，需要说明的是，提供所述衬底100和鳍部110后，所述制造方法还包括：刻蚀所述鳍部110两侧的衬底100，在所述衬底100内形成沟槽；在所述沟槽内形成隔离结构120，所述隔离结构120顶部与所述衬底100顶部齐平。
所述隔离结构120作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。
所述隔离结构120的材料为绝缘材料。本实施例中，所述隔离结构120的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。需要说明的是，本实施例中，所述隔离结构120是浅沟槽隔离结构。
具体地，形成所述隔离结构120的步骤包括：在所述沟槽中填充满前驱隔离膜，所述前驱隔离膜还覆盖所述鳍部110侧壁，所述前驱隔离膜的顶部高于所述硬掩膜层200(如图2所示)顶部；对所述前驱隔离膜进行退火工艺，将所述前驱隔离膜转化为隔离膜；以所述硬掩膜层200作为停止层，去除高于所述硬掩膜层200顶部的隔离膜，形成初始隔离结构；去除高于所述衬底100的初始隔离结构以形成隔离结构120；去除所述硬掩膜层200。
本实施例中，采用流动性化学气相沉积工艺(FCVD，Flowable Chemical VaporDeposition)形成所述前驱隔离膜，使得后续形成的隔离膜在所述沟槽内拐角处的填充效果较好。在另一实施例中，还可以采用高纵宽比化学气相沉积工艺，形成所述前驱隔离膜。
本实施例中，采用化学机械研磨工艺，去除高于所述硬掩膜层200顶部的隔离膜，直至剩余隔离膜的顶部与所述硬掩膜层200顶部齐平。
本实施例中，采用干法刻蚀工艺去除高于所述衬底100的初始隔离结构，例如：SiCoNi刻蚀工艺。在其他实施例中，还可以采用湿法刻蚀工艺，或者，湿法刻蚀和干法刻蚀相结合的工艺。
结合参考图4和图5，图4为基于图3的结构示意图，图5为图4沿鳍部延伸方向(如图1中的BB方向)割线的结构示意图，形成横跨所述鳍部110且覆盖部分鳍部110顶部和侧壁表面的栅极结构130。
本实施例中，所述栅极结构130为伪栅结构，所述栅极结构130为后续形成金属栅极结构占据空间位置。
所述栅极结构130为单层结构或叠层结构。所述栅极结构130包括伪栅层；或者所述栅极结构130包括伪氧化层以及位于所述伪氧化层上的伪栅层；其中，伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，伪氧化层的材料为氧化硅或氮氧化硅。在另一实施例中，所述栅极结构还可以为金属栅极结构。
需要说明的是，本实施例中，所述栅极结构130还覆盖所述隔离结构120的部分顶部。
继续参考图5，需要说明的是，形成所述栅极结构130后，所述制造方法还包括：在所述栅极结构130的侧壁上形成侧墙135。
所述侧墙135既能够在后续形成源漏掺杂区的步骤中起到保护所述栅极结构130的作用，防止所述源漏掺杂区过分接近沟道区，还能够作为后续工艺的刻蚀掩膜。本实施例中，所述侧墙135的材料为氮化硅。在其他实施例中，所述侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
参考图6，去除所述栅极结构130两侧的鳍部110，在所述栅极结构130两侧形成露出所述衬底100的凹槽115。
所述凹槽115为后续形成源漏掺杂区提供空间位置。
本实施例中，以所述侧墙135为刻蚀掩膜，采用干法刻蚀工艺去除所述栅极结构130两侧的鳍部110，形成所述凹槽115。
所述干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制，使形成的凹槽115的形貌满足工艺需求，且对所述侧墙135下方衬底100的损伤较小。在其他实施例中，还可以通过湿法刻蚀工艺形成所述凹槽。
参考图7，对所述凹槽115底部的衬底100进行离子掺杂，在所述凹槽115底部的衬底100内形成防扩散掺杂区140。
所述防扩散掺杂区140用于在后续形成源漏掺杂区后，抑制所述源漏掺杂区的掺杂离子向沟道区扩散，防止所述源漏掺杂区发生底部穿通，从而可以减少沟道漏电流。
具体地，在所述凹槽115底部的衬底100内形成防扩散掺杂区140的步骤包括：对所述凹槽115底部的衬底100进行离子注入工艺300。
本实施例中，当所述基底用于形成N型晶体管时，所述离子注入工艺300的步骤采用N离子和C离子中的一种或两种；当所述基底用于形成P型晶体管时，所述离子注入工艺300的步骤采用N离子、C离子和F离子中的一种或多种。
其中，C离子和N离子可以较好地抑制后续源漏掺杂区中N型离子(例如：P离子)和P型离子(例如：B离子)的扩散，F离子可以较好地抑制后续源漏掺杂区中P型离子(例如：B离子)的扩散。一方面，由于所述源漏掺杂区中的掺杂离子在所述防扩散掺杂区140中容易发生散射，另一方面，由于所述防扩散掺杂区140中的掺杂离子自身可以形成电场，因此所述防扩散掺杂区140可以有效降低所述源漏掺杂区中掺杂离子的迁移率，从而可以抑制所述源漏掺杂区的掺杂离子向沟道区扩散。
具体地，所述基底用于形成N型晶体管时，所述离子注入工艺300的步骤中，掺杂离子为C离子；或者，掺杂离子为N离子；或者，掺杂离子为C离子和N离子。
具体地，所述基底用于形成P型晶体管时，所述离子注入工艺300的步骤中，掺杂离子为F离子；或者，掺杂离子为F离子和N离子；或者，掺杂离子为F离子和C离子；或者，掺杂离子为F离子、C离子和N离子。
需要说明的是，所述离子注入工艺300的注入离子能量不宜过小，也不宜过大。如果注入离子能量过小，所述防扩散掺杂区140的掺杂离子难以注入至预设深度内，从而导致所述防扩散掺杂区140抑制源漏掺杂区的掺杂离子向沟道区扩散的效果下降；如果注入离子能量过大，容易导致注入污染和离子散射等问题。此外，在同一掺杂效果下，所述离子注入工艺300的注入离子能量还与掺杂离子的原子质量相关。
还需要说明的是，所述离子掺杂工艺300的注入离子剂量不宜过小，也不宜过大。如果注入离子剂量过小，即所述防扩散掺杂区140的掺杂浓度过低，所述防扩散掺杂区140难以抑制后续源漏掺杂区的掺杂离子向沟道区扩散；此外，注入离子剂量过小时，所述离子掺杂工艺300容易受到机台能力的限制或无法达到有效的离子注入深度；如果注入离子剂量过大，即所述防扩散掺杂区140的掺杂浓度过高，容易导致所述离子掺杂工艺300对所述衬底100晶格结构的破坏程度过高，将所述衬底100过多地转为非晶态，从而导致后续难以通过外延工艺在所述凹槽115内形成应力层；此外，注入离子剂量过大时，还容易导致所述离子掺杂工艺300的掺杂离子进入所述鳍部110下方的沟道区内。
还需要说明的是，所述离子掺杂工艺300的注入角度不宜过大，否则容易注入进所述鳍部110内，而难以在所述凹槽115底部的衬底100内形成所述防扩散掺杂区140。
为此，本实施例中，掺杂离子包括F离子时，所述离子注入工艺300的步骤中，F离子的注入离子能量为4KeV至20KeV，注入离子剂量为1E14原子每平方厘米至1E15原子每平方厘米，注入角度为0度至25度；掺杂离子包括N离子时，所述离子注入工艺300的步骤中，N离子的注入离子能量为4KeV至20KeV，注入离子剂量为5E13原子每平方厘米至1E15原子每平方厘米，注入角度为0度至25度；掺杂离子包括C离子时，所述离子注入工艺300的步骤中，C离子的注入离子能量为2KeV至10KeV，注入离子剂量为1E14原子每平方厘米至5E14原子每平方厘米，注入角度为0度至25度。其中，注入角度为0度至25度指的是，所述离子注入工艺300的注入方向与所述衬底100表面法线之间的夹角为0度至25度。
结合参考图8，还需要说明的是，对所述凹槽115底部的衬底100进行离子掺杂后，所述制造方法还包括：对所述基底进行退火处理400。
所述退火处理400用于促进所述防扩散掺杂区140的再扩散，从而有利于提高所述防扩散掺杂区140抑制后续源漏掺杂区的掺杂离子向沟道区扩散的能力。
本实施例中，所述退火处理400为尖峰退火工艺。所述尖峰退火工艺的工艺压强为一个标准大气压。
需要说明的是，所述尖峰退火工艺的退火温度不宜过低，也不宜过高。如果退火温度过低，难以起到促进所述防扩散掺杂区140再扩散的作用；如果退火温度过高，容易对所述离子掺杂工艺300之前，所述衬底100或鳍部110内已有的掺杂离子分布造成不良影响。为此，本实施例中，退火温度为950摄氏度至1050摄氏度。
在另一实施例中，所述退火处理还可以为快速热退火工艺。所述快速热退火工艺的工艺参数包括：退火温度为900℃至1050℃，退火时间为1分钟至20分钟，压强为一个标准大气压。
在其他实施例中，所述退火处理还可以是激光退火工艺。
结合参考图9，还需要说明的是，在所述栅极结构130两侧形成露出所述衬底100的凹槽115(如图8所示)后，所述制造方法还包括：对靠近所述栅极结构130一侧的凹槽115侧壁进行轻掺杂注入工艺500，在所述鳍部110侧壁内形成轻掺杂区150。
通过在形成所述凹槽115后进行所述轻掺杂注入工艺500，可以在所述鳍部110侧壁内均形成所述轻掺杂区150；相比在去除栅极结构两侧的鳍部之前进行轻掺杂注入工艺的方案，可以避免因受到三维立体式的结构限制而导致部分所述鳍部110侧壁内未形成所述轻掺杂区150的问题，从而避免出现高阻区的问题，进而可以降低沟道区的电阻，防止对沟道导通产生不良影响，因此可以使半导体结构的电学性能得到优化。
在另一实施例中，在所述栅极结构两侧形成露出所述衬底的凹槽后，所述制造方法还可以包括：对靠近所述栅极结构一侧的凹槽侧壁进行口袋注入工艺，在所述鳍部侧壁内形成口袋区。
此外，本实施例中，在所述栅极结构130两侧形成露出所述衬底100的凹槽115后，形成所述轻掺杂区150之前，所述制造方法还包括：沿平行于所述衬底100表面的方向，去除所述栅极结构130两侧部分宽度的鳍部110。
通过去除所述栅极结构130两侧部分宽度的鳍部110，在所述轻掺杂注入工艺500的步骤中，可以采用较小的掺杂离子剂量，使所述轻掺杂区150靠近所述沟道区，不仅有利于提高所述轻掺杂区150抑制源漏掺杂区的掺杂离子向沟道区扩散的作用，还可以避免因所述轻掺杂区150的掺杂浓度过高而在沟道区出现穿通的现象。
需要说明的是，去除所述栅极结构130两侧部分宽度的鳍部110的步骤中，所述鳍部110宽度的减小量不宜过小，也不宜过大。如果所述宽度减小量过小，容易导致所述轻掺杂区150靠近所述沟道区的效果不明显，从而难以提高所述轻掺杂区150抑制源漏掺杂区的掺杂离子向沟道区扩散的作用；如果所述宽度减小量过大，即剩余鳍部110的宽度过小，由于剩余鳍部110用于形成沟道区，因此容易导致半导体结构的电学性能下降。为此，本实施例中，沿平行于所述衬底100表面的方向，使所述鳍部110宽度减小20nm至60nm。
本实施例中，采用湿法刻蚀工艺去除所述栅极结构130两侧部分宽度的鳍部110，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化铵(TMAH)溶液。
相应的，当所述基底用于形成N型晶体管时，所述轻掺杂注入工艺500的工艺参数包括：注入的离子包括P或As，注入的离子能量为1KeV至5KeV，注入的离子剂量为1E14原子每平方厘米至5E14原子每平方厘米，注入角度为5度至35度；当所述基底用于形成P型晶体管时，所述轻掺杂注入工艺500的工艺参数包括：注入的离子包括B、BF2或In，注入的离子能量为1KeV至10KeV，注入的离子剂量为1E14原子每平方厘米至5E14原子每平方厘米，注入角度为5度至35度。
还需要说明的是，本实施例中，先形成所述防扩散掺杂区140，再形成所述轻掺杂区150。在其他实施例中，还可以先形成所述轻掺杂区，再形成所述防扩散掺杂区。
参考图10，形成所述防扩散掺杂区140后，在所述凹槽115(如图8所示)内形成应力层(图未示)，并在所述应力层内形成源漏掺杂区160。
本实施例中，在所述凹槽115内形成应力层，并在所述应力层内形成源漏掺杂区160的步骤包括：采用外延生长工艺在所述沟槽115内形成应力层，且在形成所述应力层的过程中进行原位自掺杂，形成源漏掺杂区160。
当所述基底用于形成N型晶体管时，所述原位自掺杂的掺杂离子为N型离子，例如为P；所述应力层的材料为SiC、SiP或SiCP，所述应力层为N型晶体管的沟道区提供拉应力作用，从而提高N型晶体管的载流子迁移率。
当所述基底用于形成P型晶体管时，所述原位自掺杂的掺杂离子为P型离子，例如为B或BF2；所述应力层的材料为SiGe或SiGeB，所述应力层为P型晶体管的沟道区提供压应力作用，从而提高P型晶体管的载流子迁移率。
本实施例中，在所述凹槽115内形成应力层，并在所述应力层内形成源漏掺杂区160的步骤包括：进行第一外延生长工艺形成第一应力层(图未示)，且在所述第一外延生长工艺过程中进行第一原位自掺杂；进行第二外延生长工艺，在所述第一应力层上形成第二应力层(图未示)，且在所述第二外延生长工艺过程中进行第二原位自掺杂，所述第二原位自掺杂的掺杂浓度大于所述第一原位自掺杂的掺杂浓度。
需要说明的是，所述第一应力层和第二应力层的材料和形成工艺相同。本实施例中，所述第一应力层的厚度为5nm至10nm，所述第二应力层的厚度为20nm至50nm。
具体地，当所述基底用于形成N型晶体管时，形成所述第一应力层和第二应力层的工艺参数包括：反应温度为650℃至850℃；反应气体包括硅源气体和碳源气体，所述硅源气体包括SiH4、SiH2Cl2或Si2Cl6，所述硅源气体的气体流量为0.5slm至30slm；所述碳源气体包括丙烷(C3H6)，所述碳源气体的气体流量为0.5slm至25slm。
具体地，当所述基底用于形成P型晶体管时，形成所述第一应力层和第二应力层的工艺参数包括：反应温度为650℃至850℃；反应气体包括硅源气体和锗源气体，所述硅源气体包括SiH4、SiH2Cl2或Si2Cl6，所述硅源气体的气体流量为0.5slm至30slm；所述锗源气体包括GeH4，所述锗源气体的气体流量为0.5slm至20slm。
由于所述轻掺杂区150的掺杂浓度较低，通过使靠近所述轻掺杂区150的源漏掺杂区掺杂浓度较低，从而可以避免所述源漏掺杂区的掺杂离子经所述轻掺杂区150向沟道区扩散，进而有利于改善短沟道问题。
具体地，当所述基底用于形成N型晶体管时，所述第一原位自掺杂的步骤中，掺杂浓度为5E18atom/cm3至5E19atom/cm3；所述第二原位自掺杂的步骤中，掺杂浓度为5E19atom/cm3至5E20atom/cm3。当所述基底用于形成P型晶体管时，所述第一原位自掺杂的步骤中，掺杂浓度为5E18atom/cm3至5E19atom/cm3；所述第二原位自掺杂的步骤中，掺杂浓度为5E18atom/cm3至5E19atom/cm3。
本实施例中，在所述栅极结构130(如图6所示)两侧形成露出所述衬底100(如图6所示)的凹槽115(如图6所示)后，在所述凹槽115底部的衬底100内形成防扩散掺杂区140(如图10所示)；在所述凹槽115内形成应力层并在所述应力层内形成源漏掺杂区160(如图10所示)后，所述防扩散掺杂区140位于所述源漏掺杂区160底部的衬底100内，所述防扩散掺杂区可以抑制所述源漏掺杂区140的掺杂离子向沟道区扩散，防止所述源漏掺杂区140发生底部穿通，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
继续参考图10，本发明还提供一种半导体结构，包括：
基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110；
栅极结构130，横跨所述鳍部110且覆盖部分鳍部110顶部和侧壁表面；
位于所述栅极结构130两侧的凹槽115(如图6所示)，所述凹槽115露出所述衬底100；
应力层(图未示)，位于所述凹槽115内；
源漏掺杂区160，位于所述应力层内；
防扩散掺杂区140，位于所述凹槽底部的衬底100内。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述栅极结构130为金属栅极结构。所述栅极结构130包括横跨所述鳍部110且覆盖部分鳍部110顶部和侧壁表面的栅介质层，以及位于所述栅介质层上的栅电极层。
所述栅介质层的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。本实施例中，所述栅介质层的材料为HfO2。
本实施例中，所述栅电极层的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
本实施例中，当所述半导体结构为N型晶体管时，所述源漏掺杂区160的掺杂离子为N型离子，例如为P，所述源漏掺杂区160的掺杂浓度为5E18原子每立方厘米至2E20原子每立方厘米；当所述半导体结构为P型晶体管时，所述源漏掺杂区160的掺杂离子为P型离子，例如为B或BF2，所述源漏掺杂区160的掺杂浓度为5E18原子每立方厘米至2E20原子每立方厘米。
所述应力层用于向所述晶体管的沟道区提供应力作用，从而提高晶体管的载流子迁移率。其中，当所述半导体结构为N型晶体管时，所述应力层的材料为SiC、SiP或SiCP，所述应力层为N型晶体管的沟道区提供拉应力作用，从而提高N型晶体管的载流子迁移率；当所述半导体结构为P型晶体管时，所述应力层的材料为SiGe或SiGeB，所述应力层为P型晶体管的沟道区提供压应力作用，从而提高P型晶体管的载流子迁移率。
所述防扩散掺杂区140用于抑制所述源漏掺杂区160的掺杂离子向沟道区扩散，防止所述源漏掺杂区160发生底部穿通，从而可以减少沟道漏电流。
本实施例中，当所述半导体结构为N型晶体管时，所述防扩散掺杂区140中的掺杂离子包括N离子和C离子中的一种或两种；当所述半导体结构为P型晶体管时，所述防扩散掺杂区140中的掺杂离子包括N离子、C离子和F离子中的一种或多种。
其中，C离子和N离子可以较好地抑制所述源漏掺杂区160中N型离子(例如：P离子)和P型离子(例如：B离子)的扩散，F离子可以较好地抑制所述源漏掺杂区160中P型离子(例如：B离子)的扩散。一方面，由于所述源漏掺杂区160中的掺杂离子在所述防扩散掺杂区140中容易发生散射，另一方面，由于所述防扩散掺杂区140中的掺杂离子自身可以形成电场，因此所述防扩散掺杂区140可以有效降低所述源漏掺杂区160中掺杂离子的迁移率，从而可以抑制所述源漏掺杂区160的掺杂离子向沟道区扩散。
具体地，所述半导体结构为N型晶体管时，所述防扩散掺杂区140中的掺杂离子为C离子；或者，所述掺杂离子为N离子；或者，所述掺杂离子为C离子和N离子。
具体地，所述半导体结构为P型晶体管时，所述防扩散掺杂区140中的掺杂离子为F离子；或者，所述掺杂离子为F离子和N离子；或者，所述掺杂离子为F离子和C离子；或者，所述掺杂离子以为F离子、C离子和N离子。
需要说明的是，所述防扩散掺杂区140的掺杂离子浓度不宜过小，也不宜过大。如果掺杂离子浓度过小，所述防扩散掺杂区140难以抑制所述源漏掺杂区160的掺杂离子向沟道区扩散；如果掺杂离子浓度过大，容易导致形成所述防扩散掺杂区140的工艺对所述衬底100晶格结构的破坏程度过高，从而将所述衬底100过多地转为非晶态，进而对所述源漏掺杂区160的形成造成不良影响。为此，本实施例中，所述防扩散掺杂区140中的掺杂离子浓度为1E19原子每立方厘米至5E20原子每立方厘米。
需要说明的是，所述半导体结构还包括：轻掺杂区150，位于靠近所述栅极结构130一侧凹槽115侧壁的鳍部110内。
所述轻掺杂区150位于整个鳍部110的侧壁内，可以避免因部分所述鳍部110侧壁内未形成所述轻掺杂区150而出现高阻区的问题，从而可以降低沟道区的电阻，防止对沟道导通产生不良影响，进而提高半导体结构的电学性能。
本实施例中，所述轻掺杂区150的掺杂离子浓度为1E19原子每立方厘米至5E19原子每立方厘米。
在另一实施例中，所述半导体结构还可以包括：口袋区，位于靠近所述栅极结构一侧凹槽侧壁的鳍部内。
还需要说明的是，所述半导体结构还包括：位于相邻鳍部110之间衬底100内的隔离结构120，所述隔离结构120顶部与所述衬底100顶部齐平。相应的，所述栅极结构160还位于所述隔离结构120的部分顶部。
所述隔离结构120作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。
所述隔离结构120的材料为绝缘材料。本实施例中，所述隔离结构120的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。需要说明的是，本实施例中，所述隔离结构120是浅沟槽隔离结构。
本实施例所述的半导体结构包括位于所述栅极结构130两侧的凹槽115(如图6所示)，所述凹槽115露出所述衬底100，还包括位于所述凹槽115底部衬底100内的防扩散掺杂区140。所述防扩散掺杂区140位于所述源漏掺杂区160下方的衬底100内，所述防扩散掺杂区140用于抑制所述源漏掺杂区160的掺杂离子向沟道区扩散，防止所述源漏掺杂区160发生底部穿通，从而可以减少沟道漏电流，进而可以提高半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；
形成横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构；
去除所述栅极结构两侧的鳍部，在所述栅极结构两侧形成露出所述衬底的凹槽；
对所述凹槽底部的衬底进行离子掺杂，在所述凹槽底部的衬底内形成防扩散掺杂区；
形成所述防扩散掺杂区后，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述基底用于形成N型晶体管，所述离子掺杂的步骤采用N离子和C离子中的一种或两种。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述基底用于形成P型晶体管，所述离子掺杂的步骤采用N离子、C离子和F离子中的一种或多种。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述凹槽底部的衬底内形成防扩散掺杂区的步骤包括：对所述凹槽底部的衬底进行离子注入工艺。
5.如权利要求4所述的半导体结构的制造方法，其特征在于，掺杂离子包括F离子，所述离子注入工艺的步骤中，F离子的注入离子能量为4KeV至20KeV，注入离子剂量为1E14原子每平方厘米至1E15原子每平方厘米，注入角度为0度至25度；
掺杂离子包括N离子，所述离子注入工艺的步骤中，N离子的注入离子能量为4KeV至20KeV，注入离子剂量为5E13原子每平方厘米至1E15原子每平方厘米，注入角度为0度至25度；
掺杂离子包括C离子，所述离子注入工艺的步骤中，C离子的注入离子能量为2KeV至10KeV，注入离子剂量为1E14原子每平方厘米至5E14原子每平方厘米，注入角度为0度至25度。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，对所述凹槽底部的衬底进行离子掺杂后，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区之前，所述制造方法还包括：对所述基底进行退火处理。
7.如权利要求6所述的半导体结构的制造方法，其特征在于，所述退火处理为尖峰退火工艺；
所述尖峰退火工艺的工艺参数包括：退火温度为950摄氏度至1050摄氏度，压强为一个标准大气压。
8.如权利要求6所述的半导体结构的制造方法，其特征在于，所述退火处理为快速热退火工艺；
所述快速热退火工艺的工艺参数包括：退火温度为900℃至1050℃，退火时间为1分钟至20分钟，压强为一个标准大气压。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述栅极结构两侧形成露出所述衬底的凹槽后，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区之前，所述制造方法还包括：对靠近所述栅极结构一侧的凹槽侧壁进行轻掺杂注入工艺，在所述鳍部侧壁内形成轻掺杂区；
或者，
对靠近所述栅极结构一侧的凹槽侧壁进行口袋注入工艺，在所述鳍部侧壁内形成口袋区。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，在所述栅极结构两侧形成露出所述衬底的凹槽后，形成所述轻掺杂区或口袋区之前，所述制造方法还包括：沿平行于所述衬底表面的方向，去除所述栅极结构两侧部分宽度的鳍部。
11.如权利要求10所述的半导体结构的制造方法，其特征在于，去除所述栅极结构两侧部分宽度的鳍部的步骤中，沿平行于所述衬底表面的方向，使所述鳍部宽度减小20nm至60nm。
12.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区的步骤包括：采用外延生长工艺在所述沟槽内形成应力层，且在形成所述应力层的过程中进行原位自掺杂，形成源漏掺杂区。
13.如权利要求12所述的半导体结构的制造方法，其特征在于，在所述凹槽内形成应力层，并在所述应力层内形成源漏掺杂区的步骤包括：进行第一外延生长工艺形成第一应力层，且在所述第一外延生长工艺过程中进行第一原位自掺杂；
进行第二外延生长工艺，在所述第一应力层上形成第二应力层，且在所述第二外延生长工艺过程中进行第二原位自掺杂，所述第二原位自掺杂的掺杂浓度大于所述第一原位自掺杂的掺杂浓度。
14.如权利要求13所述的半导体结构的制造方法，其特征在于，当所述基底用于形成N型晶体管时，所述原位自掺杂的掺杂离子为P；
当所述基底用于形成P型晶体管时，所述原位自掺杂的掺杂离子为B或BF2。
15.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及凸出于所述衬底的鳍部；
栅极结构，横跨所述鳍部且覆盖部分鳍部顶部和侧壁表面；
位于所述栅极结构两侧的凹槽，所述凹槽露出所述衬底；
应力层，位于所述凹槽内；
源漏掺杂区，位于所述应力层内；
防扩散掺杂区，位于所述凹槽底部的衬底内。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构为N型晶体管，所述防扩散掺杂区中的掺杂离子包括N离子和C离子中的一种或两种。
17.如权利要求15所述的半导体结构，其特征在于，所述半导体结构为P型晶体管，所述防扩散掺杂区中的掺杂离子包括N离子、C离子和F离子中的一种或多种。
18.如权利要求15所述的半导体结构，其特征在于，所述防扩散掺杂区中的掺杂离子浓度为1E19原子每立方厘米至5E20原子每立方厘米。
19.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：轻掺杂区或口袋区，位于靠近所述栅极结构一侧凹槽侧壁的鳍部内。
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