CN110323137B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN110323137B CN110323137B CN201810291549.9A CN201810291549A CN110323137B CN 110323137 B CN110323137 B CN 110323137B CN 201810291549 A CN201810291549 A CN 201810291549A CN 110323137 B CN110323137 B CN 110323137B
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- barrier layer
- source
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 111
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 312
- 230000004888 barrier function Effects 0.000 claims abstract description 206
- 150000002500 ions Chemical class 0.000 claims abstract description 99
- 239000000463 material Substances 0.000 claims abstract description 89
- 238000009792 diffusion process Methods 0.000 claims abstract description 59
- 230000002401 inhibitory effect Effects 0.000 claims abstract description 48
- 230000036961 partial effect Effects 0.000 claims abstract description 15
- 230000000903 blocking effect Effects 0.000 claims description 126
- -1 carbon ions Chemical class 0.000 claims description 78
- 230000008569 process Effects 0.000 claims description 67
- 229910052757 nitrogen Inorganic materials 0.000 claims description 33
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 31
- 229910052710 silicon Inorganic materials 0.000 claims description 31
- 239000010703 silicon Substances 0.000 claims description 31
- 229910052799 carbon Inorganic materials 0.000 claims description 25
- 229910052732 germanium Inorganic materials 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 19
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 12
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 12
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 8
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 claims description 8
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 554
- 239000007789 gas Substances 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 14
- 239000002019 doping agent Substances 0.000 description 10
- 230000009286 beneficial effect Effects 0.000 description 8
- 230000005669 field effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 229910052582 BN Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000005764 inhibitory process Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910007264 Si2H6 Inorganic materials 0.000 description 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底部分表面具有栅极；去除位于所述栅极两侧的部分厚度基底，使所述栅极覆盖的基底顶部高于位于栅极两侧的基底顶部，露出位于栅极底部的基底部分侧壁；去除位于所述栅极两侧的部分厚度基底后，在位于栅极底部的基底部分侧壁上形成阻挡层，且所述阻挡层覆盖栅极两侧基底顶部，所述阻挡层顶部低于栅极覆盖的基底顶部，所述阻挡层材料内掺杂有扩散抑制离子；在所述阻挡层表面形成源漏掺杂层，所述源漏掺杂层覆盖所述阻挡层露出的位于栅极底部的基底侧壁表面。本发明能够抑制源漏掺杂层内的掺杂离子朝沟道发生的扩散，并且可降低源漏掺杂层与沟道间的导通电阻，改善半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
场效应晶体管(FET，Field Effect Transistor)属于电压控制型半导体器件，具有输入电阻高、噪声小、功耗低、动态范围大、易于集成及安全工作区域宽等优点。由于场效应晶体管中多数载流子参与导电，因而场效应晶体管又被称为单极型晶体管。
场效应晶体管具有栅极、源极以及漏极三个电极。通过在栅极上施加电压，可在半导体表面产生场效应。该场效应可能是电荷的积累或者电荷的耗尽，具体取决于栅极覆盖的半导体的掺杂类型及栅极电压的极性。电荷的积累和耗尽会在位于栅极底部的半导体表面产生沟道，从而导通源极和漏极。在栅极上施加的电压越大，所产生的沟道的尺寸就越大，因而允许通过场效应晶体管的电流就越大。因此通过控制加在栅极上的电压，可将场效应晶体管作为开关器件或者放大器件使用。
然而半导体结构的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够抑制源漏掺杂层内的掺杂离子朝沟道发生的扩散，并且可降低源漏掺杂层与沟道间的导通电阻，改善半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供基底，所述基底部分表面具有栅极；去除位于所述栅极两侧的部分厚度基底，使所述栅极覆盖的基底顶部高于位于栅极两侧的基底顶部，露出位于栅极底部的基底部分侧壁；去除位于所述栅极两侧的部分厚度基底后，在位于栅极底部的基底部分侧壁上形成阻挡层，且所述阻挡层覆盖栅极两侧基底顶部，所述阻挡层顶部低于栅极覆盖的基底顶部，所述阻挡层材料内掺杂有扩散抑制离子；在所述阻挡层表面形成源漏掺杂层，且所述源漏掺杂层覆盖所述阻挡层露出的位于栅极底部的基底侧壁表面。
可选的，所述扩散抑制离子包括碳离子、氮离子、锗离子、氟离子中的一种或多种。
可选的，所述扩散抑制离子包括碳离子及氮离子；所述碳离子浓度为1E19 atoms/cm3～1E21 atoms/cm3；所述氮离子浓度为1E19 atoms/cm3～1E21 atoms/cm3。
可选的，所述扩散抑制离子包括锗离子及氮离子；所述锗离子浓度为1E19 atoms/cm3～5E21 atoms/cm3；所述氮离子浓度为1E19 atoms/cm3～1E21 atoms/cm3。
可选的，所述阻挡层厚度为3nm～10nm。
可选的，所述阻挡层顶部与所述栅极覆盖的基底顶部的高度差为40nm～50nm。
可选的，所述阻挡层材料为硅、锗、锗化硅、碳化硅、砷化镓、镓化铟、氮化硅或氮氧化硅。
可选的，在形成所述源漏掺杂层之前，所述阻挡层覆盖位于栅极两侧的基底的部分顶部。
可选的，形成所述源漏掺杂层的工艺过程中，在所述阻挡层顶部表面和侧壁表面、以及阻挡层露出的栅极两侧的基底表面形成所述源漏掺杂层。
可选的，在平行于所述基底表面方向上，所述阻挡层的宽度为3nm～10nm。
可选的，形成所述阻挡层的工艺方法包括：对位于栅极两侧的基底进行掺杂处理，形成初始阻挡层；在所述栅极侧壁上形成掩膜层，所述掩膜层覆盖所述初始阻挡层部分顶部及位于栅极底部的基底侧壁；以所述掩膜层为掩膜刻蚀所述初始阻挡层，形成所述阻挡层；去除所述掩膜层。
可选的，采用离子注入工艺进行所述掺杂处理，注入离子浓度为1E19 atoms/cm3～5E21 atoms/cm3。
可选的，形成所述掩膜层的工艺方法包括：在所述初始阻挡层顶部、位于栅极底部的基底侧壁、所述栅极顶部及侧壁上形成初始掩膜层；去除位于栅极顶部以及初始阻挡层部分顶部的初始掩膜层，形成所述掩膜层。
可选的，形成所述阻挡层的工艺方法包括：在所述栅极两侧的部分基底表面形成图形层；以所述图形层为掩膜，对所述图形层暴露出的栅极两侧的基底进行掺杂处理，形成所述阻挡层；去除所述图形层。
可选的，在形成所述图形层之前，刻蚀位于栅极两侧的部分基底；在刻蚀后的基底表面形成所述图形层。
可选的，在去除所述图形层之后，刻蚀位于栅极两侧的部分基底，使得刻蚀后的基底顶部低于所述掺杂层顶部。
可选的，在形成所述源漏掺杂层之前，所述阻挡层覆盖位于栅极两侧的基底的全部顶部；形成所述源漏掺杂层的工艺过程中，在所述阻挡层顶部表面形成所述源漏掺杂层。
可选的，所述源漏掺杂层顶部高于栅极覆盖的基底顶部，或与栅极覆盖的基底顶部齐平。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底部分表面具有栅极，所述栅极覆盖的基底顶部高于位于栅极两侧的基底顶部；位于栅极两侧基底顶部的阻挡层，所述阻挡层覆盖位于栅极底部的基底的部分侧壁，所述阻挡层顶部低于栅极覆盖的基底顶部，所述阻挡层材料内掺杂有扩散抑制离子；位于所述阻挡层表面的源漏掺杂层，所述源漏掺杂层覆盖所述阻挡层露出的位于栅极底部的基底侧壁表面。
可选的，所述阻挡层覆盖位于栅极两侧的基底的部分顶部；所述源漏掺杂层覆盖所述阻挡层顶部表面和侧壁表面、以及阻挡层露出的栅极两侧的基底表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，去除位于栅极两侧的部分厚度基底，使所述栅极覆盖的基底顶部高于位于栅极两侧的基底顶部，露出所述基底部分侧壁；在位于栅极底部的基底部分侧壁上形成阻挡层，且所述阻挡层覆盖栅极两侧基底顶部；在所述阻挡层表面形成源漏掺杂层。一方面，由于所述阻挡层覆盖栅极两侧基底顶部，且在所述阻挡层表面形成源漏掺杂层，因而所述阻挡层位于源漏掺杂层底部与栅极两侧基底顶部之间；又由于所述阻挡层材料内掺杂有扩散抑制离子，因此所述阻挡层能够抑制源漏掺杂层内的掺杂离子经栅极两侧基底表面扩散至沟道。另一方面，所述阻挡层覆盖位于栅极底部的基底部分侧壁，因此阻挡层位于栅极覆盖的基底部分侧壁与源漏掺杂层侧壁之间；又由于所述阻挡层材料内掺杂有扩散抑制离子，因而所述阻挡层能够抑制源漏掺杂层内的掺杂离子经位于栅极底部的基底侧壁表面扩散至沟道。所述两方面均有助于抑制源漏掺杂层内的掺杂离子朝沟道发生的扩散，改善半导体结构的性能。此外，所述阻挡层露出位于栅极底部的基底部分侧壁，使得所述源漏掺杂层覆盖所述阻挡层露出的位于栅极底部的基底侧壁表面，有助于降低源漏掺杂层与沟道间的导通电阻。
可选方案中，所述阻挡层在垂直于基底平面方向上的厚度为3nm～10nm，所述阻挡层在垂直于基底平面方向上的厚度适当，一方面，有利于降低源漏掺杂层内的掺杂离子经位于栅极底部的基底侧壁扩散至沟道的几率；另一方面，使得阻挡层露出的位于栅极底部的基底厚度适当，从而使得源漏掺杂层覆盖的位于栅极底部的基底厚度适当，有助于降低源漏掺杂层与沟道间的导通电阻。
可选方案中，所述阻挡层顶部与所述栅极覆盖的基底顶部的高度差为40nm～50nm，由于所述源漏掺杂层覆盖阻挡层露出的位于栅极底部的基底侧壁表面，因而所述高度差等于源漏掺杂层覆盖的位于栅极底部的基底厚度。所述高度差适当，从而保证源漏掺杂层覆盖的位于栅极底部的基底厚度适当，有助于降低源漏掺杂层与沟道间的导通电阻。另一方面，使得源漏掺杂层覆盖的位于栅极底部的基底厚度适当，有利于降低源漏掺杂层内的掺杂离子经位于栅极底部的基底侧壁扩散至沟道的几率。
可选方案中，形成所述阻挡层的工艺中，所述阻挡层覆盖位于栅极两侧的基底的部分顶部，在所述阻挡层顶部表面和侧壁表面、以及阻挡层露出的栅极两侧的基底表面形成所述源漏掺杂层。一方面，由于所述源漏掺杂层材料与基底材料的晶体结构相近或相同，在所述基底材料上生长的源漏掺杂层的结晶性能良好，因而使得所述阻挡层覆盖位于栅极两侧的基底的部分顶部，从而使得所述源漏掺杂层覆盖阻挡层露出的栅极两侧的基底表面，有助于提高源漏掺杂层的形成质量。另一方面，所述阻挡层覆盖位于栅极两侧的基底的部分顶部，从而可为形成源漏掺杂层提供更大的空间位置，有助于提高源漏掺杂层体积，从而可提高所述源漏掺杂层对沟道的应力。
可选方案中，在平行于所述基底表面方向上，所述阻挡层的宽度为3nm～10nm，一方面，所述阻挡层的宽度适当，使得阻挡层露出的基底在平行于基底表面方向上的宽度适当，后续在阻挡层表面及阻挡层露出的栅极两侧的基底表面形成源漏掺杂层，有助于降低源漏掺杂层内的掺杂离子经阻挡层露出的栅极两侧基底顶部表面扩散至沟道的几率。另一方面，使得阻挡层露出的栅极两侧的基底宽度适当，有助于提高源漏掺杂层的形成质量；此外还有利于提高源漏掺杂层体积，从而增加所述源漏掺杂层对沟道的应力。
附图说明
图1至图7是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图；
图8至图10是本发明半导体结构形成方法另一实施例对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的性能仍有待提高。
现结合一种半导体结构形成方法进行分析，形成方法包括：提供基底，所述基底部分表面具有栅极；去除位于所述栅极两侧的部分厚度基底，使所述栅极覆盖的基底顶部高于位于栅极两侧的基底顶部，露出位于栅极底部的基底部分侧壁；在位于栅极两侧的基底顶部形成源漏掺杂层，所述源漏掺杂层覆盖位于栅极底部的基底侧壁表面。
上述方法形成的半导体结构的性能差，分析其原因在于：
所述源漏掺杂层内的掺杂离子朝沟道发生扩散，具体的：一方面，所述源漏掺杂层内的掺杂离子经栅极两侧基底顶部表面扩散至沟道；另一方面，所述源漏掺杂层内的掺杂离子经位于栅极底部的基底侧壁表面扩散至沟道。所述源漏掺杂层内的掺杂离子朝沟道发生的扩散导致源漏掺杂层与沟道间存在漏电流，造成半导体结构的性能差。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：去除位于栅极两侧的部分厚度基底，使所述栅极覆盖的基底顶部高于位于栅极两侧的基底顶部，露出位于栅极底部的基底部分侧壁；在位于栅极底部的基底部分侧壁上形成阻挡层，且所述阻挡层覆盖栅极两侧基底顶部，所述阻挡层顶部低于栅极覆盖的基底顶部，所述阻挡层材料内掺杂有扩散抑制离子；在所述阻挡层表面形成源漏掺杂层，所述源漏掺杂层覆盖所述阻挡层露出的位于栅极底部的基底侧壁表面。
一方面，由于所述阻挡层覆盖栅极两侧基底顶部，且在所述阻挡层表面形成源漏掺杂层，又由于所述阻挡层材料内掺杂有扩散抑制离子，因此所述阻挡层能够抑制源漏掺杂层内的掺杂离子经栅极两侧基底表面扩散至沟道。另一方面，由于所述阻挡层覆盖位于栅极底部的基底部分侧壁，因而所述阻挡层能够抑制源漏掺杂层内的掺杂离子经位于栅极底部的基底侧壁表面扩散至沟道。所述两方面均有助于抑制源漏掺杂层内的掺杂离子朝沟道发生的扩散，改善半导体结构的性能。此外，所述源漏掺杂层覆盖所述阻挡层露出的位于栅极底部的基底侧壁表面，有助于降低源漏掺杂层与沟道间的导通电阻。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图7为本发明一实施例提供的半导体结构形成过程的结构示意图。
参考图1，提供基底，所述基底部分表面具有栅极320。
本实施例中，所述基底包括衬底100和凸出于所述衬底100的鳍部。所述栅极320横跨所述鳍部，且覆盖所述鳍部的部分顶部和部分侧壁。在其他实施例中，所述基底还可以为平面基底。
所述衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底，此外，所述衬底100材料还可以为III-V族化合物，例如氮化镓或砷化镓等。本实施例中，所述衬底100为硅衬底。
本实施例中，所述鳍部包括鳍部第一部分210和位于鳍部第一部分210顶部的鳍部第二部分220。
后续去除位于栅极320两侧的鳍部第二部分220，从而为形成源漏掺杂层提供空间位置。
所述鳍部第一部分210材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；本实施例中，所述鳍部第一部分210材料为硅。
所述鳍部第二部分220材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述鳍部第二部分220材料与鳍部第一部分210材料不同，具体的，所述鳍部第二部分220材料为锗化硅。
所述鳍部第二部分220材料为锗化硅，有助于提高载流子迁移率，改善后续形成的半导体结构的电学性能。
本实施例中，所述鳍部第二部分220材料与鳍部第一部分210材料不同，后续形成应变硅异质半导体结构，有助于提高电子移动速度及特征频率，降低功耗。另外，后续进行去除位于栅极320两侧的鳍部第二部分220的刻蚀工艺，所述鳍部第二部分220材料与鳍部第一部分210材料不同，便于确定刻蚀停止位置，从而避免所述刻蚀工艺对鳍部第一部分210造成刻蚀。
在其他实施例中，所述鳍部第一部分材料与鳍部第二部分材料还可以相同。
后续去除位于栅极320两侧的鳍部第二部分220，露出位于栅极320底部的鳍部第二部分220侧壁，且后续形成的源漏掺杂层覆盖露出的位于栅极320底部的鳍部第二部分220侧壁。若所述鳍部第二部分220厚度过大，所述源漏掺杂层内的掺杂离子经鳍部第二部分220侧壁扩散至沟道的几率大；若所述鳍部第二部分220厚度过小，所述源漏掺杂层与沟道间的导通电阻大。本实施例中，所述鳍部第二部分220厚度为40nm～50nm。
后续对位于栅极320两侧的部分厚度鳍部第一部分210进行掺杂处理以形成阻挡层，若所述鳍部第一部分210厚度过小，所述阻挡层的厚度难以满足工艺要求。本实施例中，所述鳍部第一部分210厚度为3nm～15nm。
所述栅极320的材料为多晶硅或多晶锗，此外，所述栅极320材料还可以为金属材料，例如为W、Ag、Al或Cu。本实施例中，所述栅极320的材料为多晶硅。
所述栅极320与所述鳍部第二部分220顶部间具有栅介质层310。
所述栅介质层310的材料为氧化硅或氧化锗，此外，所述栅介质层310的材料还可以为高k介质材料，例如为HfO2、HfSiO、HfSiON、HfTaO或ZrO2。本实施例中，所述栅介质层310的材料为氧化硅。
本实施例中，所述栅极320顶部具有覆盖层(未图示)。
所述覆盖层能够起到保护栅极320顶部的作用。后续去除位于栅极320两侧的鳍部第二部分220的刻蚀工艺中，所述覆盖层有助于防止栅极320顶部受到刻蚀。此外，后续对位于栅极320两侧的鳍部第一部分210进行掺杂处理，所述覆盖层可避免所述掺杂处理工艺导致栅极320材料受到污染。
本实施例中，所述覆盖层的材料为碳氮化硅。在其他实施例中，所述覆盖层的材料还可以为氮化硅、氧化硅、碳化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
本实施例中，在后续去除位于所述栅极320两侧的部分厚度基底之前，还包括：采用离子注入工艺在栅极320两侧的基底内形成轻掺杂区(未图示)。
所述栅极320侧壁上具有偏移侧墙330。所述偏移侧墙330用于定义所述轻掺杂区与栅极320之间的距离。
所述偏移侧墙330的材料为氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述偏移侧墙330的材料为氮化硅。
参考图2，去除位于所述栅极320两侧的部分厚度基底，使所述栅极320覆盖的基底顶部高于位于栅极320两侧的基底顶部，露出位于栅极320底部的基底部分侧壁。
去除位于所述栅极320两侧的部分厚度基底，从而为后续形成源漏掺杂层提供空间位置。本实施例中，去除位于所述栅极320两侧的鳍部第二部分220，露出位于栅极320底部的鳍部第二部分220侧壁。
后续形成的源漏掺杂层覆盖露出的位于栅极320底部的基底侧壁。若所述部分厚度过大，导致源漏掺杂层覆盖的位于栅极320底部的基底厚度过大，使得源漏掺杂层内的掺杂离子经位于栅极320底部的基底侧壁表面扩散至沟道的几率大；所述源漏掺杂层与沟道间的导通电阻与源漏掺杂层覆盖的位于栅极320底部的基底厚度有关。若所述部分厚度过小，导致源漏掺杂层覆盖的位于栅极320底部的基底厚度过小，造成源漏掺杂层与沟道间的导通电阻大。本实施例中，所述部分厚度与所述鳍部第二部分220厚度相等，为40nm～50nm。
本实施例中，采用干法各向异性刻蚀工艺去除位于所述栅极320两侧的鳍部第二部分220。
后续在位于栅极320底部的基底部分侧壁上形成阻挡层，且所述阻挡层覆盖栅极320两侧基底顶部，所述阻挡层顶部低于栅极320覆盖的基底顶部，所述阻挡层材料内掺杂有扩散抑制离子。本实施例中，所述阻挡层覆盖位于栅极320两侧的基底的部分顶部。
下面结合参考图3至图6，对形成所述阻挡层的工艺步骤进行详细的说明。
参考图3，对位于栅极320两侧的基底进行掺杂处理，所述掺杂处理的掺杂离子为扩散抑制离子，形成初始阻挡层400。
本实施例中，对位于栅极320两侧的部分厚度鳍部第一部分210进行所述掺杂处理。
在位于栅极320两侧的基底材料内掺入所述扩散抑制离子，所述扩散抑制离子被掺入至基底材料的晶格间隙内，占据基底材料内间隙式缺陷的位置，使得基底材料的晶格间隙减小，因而后续形成的源漏掺杂层内的掺杂离子难以穿过基底材料的晶格间隙，因此所述扩散抑制离子对后续形成的源漏掺杂层内的掺杂离子的扩散能够起到抑制效果。
所述扩散抑制离子包括碳离子、氮离子、锗离子、氟离子中的一种或多种。本实施例中，所述扩散抑制离子包括碳离子及氮离子。
后续刻蚀去除部分初始阻挡层400以形成阻挡层，所述阻挡层用于抑制后续形成的源漏掺杂层内的掺杂离子朝沟道发生的扩散。所述阻挡层材料内的扩散抑制离子浓度与初始阻挡层400材料内的扩散抑制离子浓度相同，且所述扩散抑制离子浓度影响所述阻挡层的抑制效果。
具体的，若所述初始阻挡层400材料内的所述碳离子浓度过小，则导致所述阻挡层材料内的碳离子浓度过小，影响所述阻挡层对源漏掺杂层内的掺杂离子朝沟道扩散的抑制效果。若所述初始阻挡层400材料内的所述碳离子浓度过大，则导致所述阻挡层材料内的碳离子浓度过大，造成后续在阻挡层表面生长源漏掺杂层的难度大，影响所述源漏掺杂层的形成质量。本实施例中，所述碳离子浓度为1E19 atoms/cm3～1E21 atoms/cm3。
若所述初始阻挡层400材料内的所述氮离子浓度过小，则导致所述阻挡层材料内的氮离子浓度过小，进而导致所述阻挡层对源漏掺杂层内的掺杂离子朝沟道扩散的抑制效果差。若所述初始阻挡层400材料内的所述氮离子浓度过大，导致所述阻挡层材料内的氮离子浓度过大，后续在所述阻挡层410表面形成源漏掺杂层，将导致所述源漏掺杂层的形成质量差。本实施例中，所述氮离子浓度为1E19 atoms/cm3～1E21 atoms/cm3。
本实施例中，采用离子注入工艺对位于栅极320两侧的基底进行所述掺杂处理，注入离子浓度为1E19 atoms/cm3～5E21 atoms/cm3。
若所述离子注入工艺的工艺温度过高，容易造成初始阻挡层400材料内存在晶体损伤，导致所述初始阻挡层400的形成质量差。若所述离子注入工艺的工艺温度过低，导致所述初始阻挡层400的厚度过小，使得后续形成的阻挡层厚度过小，影响所述阻挡层对源漏掺杂层内的掺杂离子朝沟道扩散的抑制效果。本实施例中，所述离子注入工艺的工艺温度为-40℃～40℃。
本实施例中，由于所述初始阻挡层400是通过对位于栅极320两侧的基底进行掺杂处理形成的，因而所述初始阻挡层400材料与基底材料相同，均为半导体材料，具体的，所述初始阻挡层400材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述初始阻挡层400材料与鳍部第一部分210材料相同，为硅。
需要说明的是，在其他实施例中，还可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述初始阻挡层。当采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述初始阻挡层时，所述初始阻挡层材料除为半导体材料外，还可以为绝缘材料，例如为氮化硅或氮氧化硅。
若所述初始阻挡层400在垂直于基底平面方向上的厚度过大，导致所述栅极320覆盖的基底顶部与初始阻挡层400顶部高度差过小，使得初始阻挡层400露出的位于栅极320底部的基底厚度过小，造成后续形成的源漏掺杂层覆盖的位于栅极320底部的基底厚度过小，将造成所述源漏掺杂层与沟道间的导通电阻过大。若所述初始阻挡层400在垂直于基底平面方向上的厚度过小，导致所述栅极320覆盖的基底顶部与初始阻挡层400顶部高度差过大，使得所述源漏掺杂层覆盖的位于栅极320底部的基底厚度过大，所述源漏掺杂层内的掺杂离子容易经栅极320覆盖的基底侧壁扩散至沟道。本实施例中，所述初始阻挡层400在垂直于基底平面方向上的厚度为3nm～10nm。
本实施例中，形成所述初始阻挡层400后，还包括：对所述初始阻挡层400进行退火处理。
所述退火处理有助于消除所述初始阻挡层400材料内的晶格缺陷，从而可改善所述初始阻挡层400的质量，进而有利于改善后续形成的阻挡层的质量。
若所述退火处理的工艺温度过高，使得所述初始阻挡层400材料内的掺杂离子发生扩散，导致初始阻挡层400材料内的掺杂离子浓度过小，进而导致后续形成的阻挡层材料内的掺杂离子浓度过小，造成所述阻挡层对后续形成的源漏掺杂层内的掺杂离子扩散的抑制效果差；若所述退火处理的工艺温度过低，难以修复初始阻挡层400材料内的晶格损伤，导致初始阻挡层400的质量差。本实施例中，所述退火处理的工艺温度为900℃～1100℃。
本实施例中，采用激光退火工艺对所述初始阻挡层400进行退火处理。在其他实施例中，还可以采用尖峰退火或快速热退火工艺对所述初始阻挡层进行退火处理。
本实施例中，所述激光退火工艺的工艺参数包括：工艺温度为900℃～950℃，工艺时间为10s～40s。
参考图4，在所述栅极320侧壁上形成掩膜层500，所述掩膜层500覆盖所述初始阻挡层400部分顶部及位于栅极320底部的基底侧壁。
形成所述掩膜层500的工艺方法包括：在所述初始阻挡层400顶部、位于栅极320底部的基底侧壁、所述栅极320顶部及侧壁上形成初始掩膜层(图中未示出)；去除位于栅极320顶部以及初始阻挡层400部分顶部的初始掩膜层，形成所述掩膜层500。
本实施例中，所述偏移侧墙330位于所述掩膜层500与所述栅极320侧壁之间，所述掩膜层500覆盖位于栅极320侧壁上的偏移侧墙330侧壁表面。
所述掩膜层500的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述掩膜层500材料为氧化硅。
后续以所述掩膜层500为掩膜刻蚀初始阻挡层400以形成阻挡层，若所述掩膜层500在平行于基底表面方向上的宽度过大，则使得所述阻挡层在平行于基底表面方向上的宽度过大，导致所述阻挡层露出的基底在平行于基底表面方向上的宽度过小；后续在阻挡层表面及阻挡层露出的栅极两侧的基底表面形成源漏掺杂层，所述源漏掺杂层的形成质量与阻挡层露出的基底宽度有关；因而所述阻挡层露出的基底在平行于基底表面方向上的宽度过小，造成所述源漏掺杂层的形成质量差，此外，使得源漏掺杂层的体积小，进而使得源漏掺杂层对沟道的应力小；若所述掩膜层500在平行于基底表面方向上的宽度过小，导致所述阻挡层在平行于基底表面方向上的宽度过小，使得所述阻挡层露出的基底在平行于基底表面方向上的宽度过大，所述源漏掺杂层内的掺杂离子容易经阻挡层露出的栅极两侧基底顶部表面扩散至沟道。本实施例中，在平行于基底表面方向上，所述掩膜层500的宽度为3nm～10nm。
参考图5，以所述掩膜层500为掩膜刻蚀所述初始阻挡层400(参考图4)，形成所述阻挡层410。
所述阻挡层410位于栅极320两侧基底部分顶部，且覆盖位于栅极320底部的基底部分侧壁。
本实施例中，所述阻挡层410位于栅极320两侧鳍部第一部分210部分顶部，且覆盖位于栅极320底部的鳍部第一部分210侧壁。所述阻挡层410顶部与鳍部第二部分220底部齐平。
后续形成覆盖阻挡层410表面的源漏掺杂层。相较于基底材料，所述阻挡层410材料内具有扩散抑制离子，所述扩散抑制离子使得所述阻挡层410材料的晶格间隙小，导致所述源漏掺杂层材料内的掺杂离子难以穿过阻挡层410材料的晶格间隙，因此所述阻挡层能够对源漏掺杂层材料内的掺杂离子扩散起到抑制作用。
一方面，所述阻挡层410位于栅极320两侧基底部分顶部，后续在阻挡层410表面形成源漏掺杂层，所述阻挡层410位于源漏掺杂层底部与栅极320两侧基底顶部之间，使得源漏掺杂层内的掺杂离子难以经阻挡层410覆盖的基底顶部表面扩散至沟道。
另一方面，所述阻挡层410覆盖位于栅极320底部的基底部分侧壁，后续在阻挡层410表面形成源漏掺杂层，所述阻挡层410位于栅极320覆盖的基底部分侧壁与源漏掺杂层部分侧壁之间，使得源漏掺杂层内的掺杂离子难以经阻挡层410覆盖的位于栅极320底部的基底侧壁表面扩散至沟道。
上述两方面均有利于抑制源漏掺杂层内的掺杂离子朝沟道发生的扩散，从而降低漏电流，改善后续形成的半导体结构的电学性能。
另外，刻蚀所述初始阻挡层400(参考图4)，使得所述阻挡层410露出位于栅极320两侧基底部分顶部，进而使得后续形成的源漏掺杂层除覆盖阻挡层410外，还覆盖位于栅极320两侧基底部分顶部。所述源漏掺杂层材料的晶格结构与基底材料的晶格结构相近或相同，在所述基底材料上生长的源漏掺杂层的结晶性能良好，因而使得所述源漏掺杂层覆盖位于栅极320两侧基底部分顶部有助于提高所述源漏掺杂层的形成质量。并且刻蚀所述初始阻挡层400(参考图4)有利于进一步为源漏掺杂层提供位置空间，有利于提高源漏掺杂层体积，从而提高所述源漏掺杂层对沟道的应力。
此外，所述阻挡层410露出位于栅极320底部的基底部分侧壁，后续形成的源漏掺杂层覆盖所述阻挡层410露出的位于栅极320底部的基底侧壁表面，保证沟道开通后，源漏掺杂层与沟道间载流子传输通畅，有助于降低所述源漏掺杂层与沟道间的导通电阻。
本实施例中，采用干法刻蚀工艺刻蚀所述初始阻挡层400。在其他实施例中，还可以采用湿法刻蚀工艺刻蚀所述初始阻挡层。
所述干法刻蚀工艺的工艺参数包括：蚀刻气体包含CF4及CHF3，所述CF4的气体流量为50sccm～500sccm，所述CHF3的气体流量为10sccm～100sccm，刻蚀腔室压强为2mTorr～50mTorr。
所述阻挡层410材料与所述初始阻挡层400(参考图3)的材料相同。本实施例中，由于所述初始阻挡层400是通过对位于栅极320两侧的基底进行掺杂处理形成的，因此所述初始阻挡层400材料为半导体材料，相应的，所述阻挡层410材料为半导体材料，例如为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。
后续形成覆盖阻挡层410表面的源漏掺杂层，所述源漏掺杂层材料为半导体材料。所述阻挡层410材料为半导体材料，与所述源漏掺杂层材料的晶格常数相近或相同，有助于改善所述源漏掺杂层的生长质量。
本实施例中，所述阻挡层410材料为硅。
在其他实施例中，采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述初始阻挡层，所述初始阻挡层材料除为半导体材料外，还可以为绝缘材料；相应的，所述阻挡层材料为绝缘材料，例如为氮化硅或氮氧化硅。
若所述阻挡层410顶部与所述栅极320覆盖的基底顶部的高度差过大，导致后续形成的源漏掺杂层覆盖的位于栅极320底部的基底厚度过大，造成所述源漏掺杂层内的掺杂离子经位于栅极320底部的基底侧壁扩散至沟道的几率大。所述源漏掺杂层与沟道间的导通电阻与源漏掺杂层覆盖的位于栅极320底部的基底厚度有关。若所述阻挡层410顶部与所述栅极320覆盖的基底顶部的高度差过小，导致所述源漏掺杂层覆盖的位于栅极320底部的基底厚度过小，使得源漏掺杂层与沟道间的导通电阻过大。本实施例中，所述阻挡层410顶部与所述栅极320覆盖的基底顶部的高度差等于所述鳍部第二部分220厚度，为40nm～50nm。
若所述阻挡层410在垂直于基底平面方向上的厚度过大，导致阻挡层410露出的位于栅极320底部的基底厚度过小，进而使得后续形成的源漏掺杂层覆盖的位于栅极320底部的基底厚度过小，将造成所述源漏掺杂层与沟道间的导通电阻过大。若所述阻挡层410在垂直于基底平面方向上的厚度过小，导致阻挡层410露出的位于栅极320底部的基底厚度过大，进而使得源漏掺杂层覆盖的位于栅极320底部的基底厚度过大，致使所述源漏掺杂层内的掺杂离子经位于栅极320底部的基底侧壁扩散至沟道的几率大。本实施例中，所述阻挡层410在垂直于基底平面方向上的厚度与所述初始阻挡层400(参考图4)厚度相同，为3nm～10nm。
后续形成的源漏掺杂层的质量与源漏掺杂层覆盖的位于栅极320两侧的基底宽度有关。若在平行于所述基底表面方向上，所述阻挡层410的宽度过大，使得阻挡层露出的位于栅极320两侧的基底宽度过小，造成源漏掺杂层覆盖的位于栅极320两侧的基底宽度过小，导致源漏掺杂层的形成质量差。若在平行于所述基底表面方向上，所述阻挡层410的宽度过小，使得阻挡层露出的位于栅极320两侧的基底宽度过大，造成源漏掺杂层覆盖的位于栅极320两侧的基底宽度过大，进而造成源漏掺杂层内的掺杂离子经阻挡层410露出的栅极320两侧基底顶部表面扩散至沟道的几率大。本实施例中，在平行于所述基底表面方向上，所述阻挡层410的宽度为3nm～10nm。
所述扩散抑制离子包括碳离子、氮离子、锗离子、氟离子中的一种或多种。本实施例中，所述阻挡层410材料内的扩散抑制离子与初始阻挡层400材料内的扩散抑制离子相同，包括碳离子及氮离子。
所述扩散抑制离子浓度影响阻挡层410对源漏掺杂层内的掺杂离子扩散的抑制效果。
具体的，若所述阻挡层410材料内的碳离子浓度过小，则导致所述阻挡层410对源漏掺杂层内的掺杂离子朝沟道扩散的抑制效果差。若所述阻挡层410材料内的碳离子浓度过大，后续在阻挡层410表面生长源漏掺杂层的难度大，影响所述源漏掺杂层的形成质量。本实施例中，所述阻挡层410材料内的碳离子浓度与所述初始阻挡层400(参考图4)材料内的碳离子浓度相同，为1E19 atoms/cm3～1E21 atoms/cm3。
若所述阻挡层410材料内的氮离子浓度过小，影响所述阻挡层410对源漏掺杂层内的掺杂离子朝沟道扩散的抑制效果。若所述阻挡层410材料内的氮离子浓度过大，后续在所述阻挡层410表面形成源漏掺杂层，将导致所述源漏掺杂层的形成质量差。本实施例中，所述阻挡层410材料内的氮离子浓度与所述初始阻挡层400(参考图4)材料内的氮离子浓度相同，为1E19 atoms/cm3～1E21 atoms/cm3。
在其他实施例中，所述扩散抑制离子包括锗离子及氮离子。
当所述扩散抑制离子包括锗离子及氮离子时，若所述锗离子浓度或氮离子浓度过小，所述阻挡层对源漏掺杂层内的掺杂离子朝沟道扩散的抑制效果差。若所述锗离子浓度或氮离子浓度过大，后续在所述阻挡层表面形成源漏掺杂层，将影响所述源漏掺杂层的形成质量，因而所述锗离子浓度为1E19 atoms/cm3～5E21 atoms/cm3，所述氮离子浓度为1E19atoms/cm3～1E21 atoms/cm3。
参考图6，去除所述掩膜层500(参考图5)。
本实施例中，采用干法刻蚀工艺去除所述掩膜层500。在其他实施例中，还可以采用湿法刻蚀工艺去除所述掩膜层。
本实施例中，所述掩膜层500材料为易去除材料，有助于避免去除所述掩膜层500的工艺对阻挡层410表面造成损伤。
参考图7，在所述阻挡层410表面形成源漏掺杂层600，所述源漏掺杂层600覆盖所述阻挡层410露出的位于栅极320底部的基底侧壁表面。
本实施例中，在所述阻挡层410顶部表面和侧壁表面、以及阻挡层410露出的栅极320两侧的基底表面形成所述源漏掺杂层600。
本实施例中，所述源漏掺杂层600顶部高于栅极320覆盖的基底顶部。在其他实施例中，所述源漏掺杂层顶部还可以与栅极覆盖的基底顶部齐平。
所述源漏掺杂层600的材料为锗化硅或碳化硅。本实施例中，所述源漏掺杂层600的材料为锗化硅。
所述源漏掺杂层600材料内的掺杂离子为硼离子或磷离子。本实施例中，所述掺杂离子为硼离子。
本实施例中，采用选择性外延生长工艺形成所述源漏掺杂层600。所述选择性外延生长工艺的工艺参数包括：反应气体包括硅源气体、碳源气体、HCl和H2，所述硅源气体为SiH4、SiH2Cl2或Si2H6，所述碳源气体为CH4或C2H6，其中，所述硅源气体的气体流量为5sccm～500sccm，所述碳源气体的气体流量为5sccm～500sccm，所述HCl的气体流量为1sccm～300sccm，所述H2的气体流量为1000sccm～50000sccm，反应腔室压强为0.05Torr～50Torr，工艺温度为700℃～800℃，工艺时间为500s～1000s。
在其他实施例中，形成所述阻挡层的工艺中，所述阻挡层覆盖位于栅极两侧的基底的全部顶部；形成所述源漏掺杂层的工艺过程中，在所述阻挡层顶部表面形成所述源漏掺杂层。
去除位于栅极320两侧的部分厚度基底，使所述栅极320覆盖的基底顶部高于位于栅极320两侧的基底顶部，露出所述基底部分侧壁；在位于栅极320底部的基底部分侧壁上形成阻挡层410，且所述阻挡层410覆盖栅极320两侧基底顶部；在所述阻挡层410表面形成源漏掺杂层600。一方面，由于所述阻挡层410覆盖栅极320两侧基底顶部，且在所述阻挡层410表面形成源漏掺杂层600，因而所述阻挡层410位于源漏掺杂层600底部与栅极320两侧基底顶部之间。又由于所述阻挡层410材料内掺杂有扩散抑制离子，因此所述阻挡层410能够抑制源漏掺杂层600内的掺杂离子经栅极320两侧基底表面扩散至沟道。另一方面，由于所述阻挡层410覆盖位于栅极320底部的基底部分侧壁，又由于所述阻挡层410材料内掺杂有扩散抑制离子，因而所述阻挡层410能够抑制源漏掺杂层600内的掺杂离子经位于栅极320底部的基底侧壁表面扩散至沟道。所述两方面均有助于抑制源漏掺杂层600内的掺杂离子朝沟道发生的扩散，改善半导体结构的性能。
此外，所述阻挡层410露出位于栅极320底部的基底部分侧壁，使得所述源漏掺杂层600覆盖所述阻挡层410露出的位于栅极320底部的基底侧壁表面，有助于降低源漏掺杂层600与沟道间的导通电阻。
在本发明另一实施例中，形成所述阻挡层的工艺方法包括：在所述栅极两侧的部分基底表面形成图形层；以所述图形层为掩膜，对所述图形层暴露出的栅极两侧的基底进行掺杂处理，形成所述阻挡层；去除所述图形层。下面参考图8至图10，对所述阻挡层的形成步骤进行详细的说明，去除位于所述栅极两侧的鳍部第二部分及之前的步骤可参考前一实施例，不再赘述。
参考图8，刻蚀位于栅极320两侧的部分基底；在刻蚀后的基底表面形成图形层700。
本实施例中，刻蚀位于栅极320两侧的部分基底前，还包括：在位于栅极320两侧的鳍部一部分210部分顶部形成保护层(图中未示出)，所述保护层还覆盖位于栅极320底部的鳍部二部分220侧壁。
刻蚀位于栅极320两侧的部分基底工艺中，以所述保护层为掩膜刻蚀部分厚度鳍部一部分210；在刻蚀后的鳍部一部分210顶部形成所述图形层700；形成所述图形层700后，还包括：去除所述保护层。
所述图形层700露出位于栅极320两侧的鳍部一部分210部分顶部，且图形层700露出的鳍部一部分210处于鳍部二部分220与图形层700之间。本实施例中，所述图形层700顶部与图形层700露出的鳍部一部分210顶部齐平；在其他实施例中，所述图形层顶部高于或低于图形层露出的鳍部一部分顶部。
本实施例中，所述图形层700覆盖位于栅极320两侧的部分鳍部一部分210顶部。所述图形层700对图形层700覆盖的鳍部一部分210顶部起到保护作用。后续对图形层700露出的部分厚度鳍部一部分210进行掺杂处理以形成阻挡层，有助于防止所述掺杂处理工艺对图形层700覆盖的鳍部一部分210造成污染或损伤。
参考图9，以所述图形层700为掩膜，对所述图形层700暴露出的栅极320两侧的基底进行掺杂处理，形成所述阻挡层410，所述阻挡层410覆盖位于栅极320底部的基底的部分侧壁，所述阻挡层410顶部低于栅极320覆盖的基底顶部，所述阻挡层410材料内掺杂有扩散抑制离子。
本实施例中，采用离子注入工艺对所述基底进行掺杂处理。此外，所述离子注入工艺结束后，还包括：对所述阻挡层410进行退火处理。所述退火处理有助于消除所述阻挡层410材料内的晶格损伤，从而能够提高阻挡层410材料的质量。
参考图10，去除所述图形层700(参考图9)；在所述阻挡层410表面形成源漏掺杂层600，所述源漏掺杂层600覆盖所述阻挡层410露出的位于栅极320底部的基底侧壁表面。
在其他实施例中去除位于所述栅极两侧的鳍部第二部分后，直接进行在所述栅极两侧的部分基底表面形成图形层的工艺步骤。在去除所述图形层后，且在形成所述源漏掺杂层前，还包括：刻蚀位于栅极两侧的部分基底，使得刻蚀后的基底顶部低于所述掺杂层顶部。
一方面，所述阻挡层410覆盖栅极320两侧基底顶部，且在所述阻挡层410表面形成源漏掺杂层600，因此所述阻挡层410位于源漏掺杂层600底部与栅极320两侧基底顶部之间；又由于所述阻挡层410材料内掺杂有扩散抑制离子，因此所述阻挡层410的形成有利于降低源漏掺杂层600内的掺杂离子经栅极320两侧基底表面扩散至沟道的几率。另一方面，由于所述阻挡层410覆盖位于栅极320底部的基底部分侧壁，因而所述阻挡层410还能够抑制源漏掺杂层600内的掺杂离子经位于栅极320底部的基底侧壁表面扩散至沟道。所述两方面均可降低源漏掺杂层600内的掺杂离子朝沟道发生扩散的几率，从而可降低漏电流，改善半导体结构的性能。
此外，所述阻挡层410露出位于栅极320底部的基底部分侧壁，并且使得所述源漏掺杂层600覆盖所述阻挡层410露出的位于栅极320底部的基底侧壁表面，有助于保证沟道导通后，源漏掺杂层600与沟道间载流子的传输通畅，从而可降低源漏掺杂层600与沟道间的导通电阻。
参照图7，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：基底，所述基底部分表面具有栅极320，所述栅极320覆盖的基底顶部高于位于栅极320两侧的基底顶部；位于栅极320两侧基底顶部的阻挡层410，所述阻挡层410覆盖位于栅极320底部的基底的部分侧壁，所述阻挡层410顶部低于栅极320覆盖的基底顶部，所述阻挡层410材料内掺杂有扩散抑制离子；位于所述阻挡层410表面的源漏掺杂层600，所述源漏掺杂层600覆盖所述阻挡层410露出的位于栅极320底部的基底侧壁表面。
本实施例中，所述阻挡层410覆盖位于栅极320两侧的基底的部分顶部；所述源漏掺杂层600覆盖所述阻挡层410顶部表面和侧壁表面、以及阻挡层410露出的栅极320两侧的基底表面。在其他实施例中，所述阻挡层还可以覆盖位于栅极两侧的基底的全部顶部。
所述扩散抑制离子包括碳离子、氮离子、锗离子、氟离子中的一种或多种。本实施例中，所述扩散抑制离子包括碳离子及氮离子；所述碳离子浓度为1E19 atoms/cm3～1E21atoms/cm3；所述氮离子浓度为1E19 atoms/cm3～1E21 atoms/cm3。
在其他实施例中，所述扩散抑制离子还可以包括锗离子及氮离子，所述锗离子浓度为1E19 atoms/cm3～5E21 atoms/cm3；所述氮离子浓度为1E19 atoms/cm3～1E21 atoms/cm3。
所述阻挡层410材料为硅、锗、锗化硅、碳化硅、砷化镓、镓化铟、氮化硅或氮氧化硅。本实施例中，所述阻挡层410材料为硅。
若所述阻挡层410在垂直于基底平面方向上的厚度过大，导致所述源漏掺杂层600覆盖的阻挡层410露出的位于栅极320底部的基底厚度过小，则造成源漏掺杂层600与沟道间的导通电阻过大。若所述阻挡层410在垂直于基底平面方向上的厚度过小，导致所述源漏掺杂层600覆盖的阻挡层410露出的位于栅极320底部的基底厚度过大，所述源漏掺杂层600内的掺杂离子经位于栅极320底部的基底侧壁扩散至沟道的几率大。本实施例中，所述阻挡层410在垂直于基底平面方向上的厚度为3nm～10nm。
若所述阻挡层410顶部与所述栅极320覆盖的基底顶部的高度差过小，使得所述源漏掺杂层600覆盖的位于栅极320底部的基底厚度过小，导致源漏掺杂层600与沟道间的导通电阻过大。若所述阻挡层410顶部与所述栅极320覆盖的基底顶部的高度差过大，导致所述源漏掺杂层600覆盖的位于栅极320底部的基底厚度过大，使得所述源漏掺杂层600内的掺杂离子经位于栅极320底部的基底侧壁扩散至沟道的几率大。本实施例中，所述阻挡层410顶部与所述栅极320覆盖的基底顶部的高度差为40nm～50nm。
在平行于所述基底表面方向上，若所述阻挡层410的宽度过小，使得阻挡层410露出的栅极320两侧基底宽度过大，导致源漏掺杂层600覆盖的位于栅极320两侧的基底宽度过大，则造成所述源漏掺杂层600内的掺杂离子经阻挡层410露出的栅极320两侧基底顶部表面扩散至沟道的几率大。本实施例中，在平行于所述基底表面方向上，所述阻挡层410的宽度为3nm～10nm。
一方面，所述阻挡层410位于栅极320两侧基底顶部，且源漏掺杂层600位于所述阻挡层410表面，因而阻挡层410位于源漏掺杂层600底部与栅极320两侧基底顶部之间；又由于所述阻挡层410材料内掺杂有扩散抑制离子，因而所述阻挡层410有助于降低源漏掺杂层600内的掺杂离子经栅极320两侧基底扩散至沟道的几率。另一方面，所述阻挡层410覆盖位于栅极320底部的基底的部分侧壁，使得所述阻挡层410处于栅极320覆盖的基底侧壁与源漏掺杂层600部分侧壁之间，有助于降低源漏掺杂层600内的掺杂离子经位于栅极320底部的基底侧壁表面扩散至沟道的几率。此外，所述阻挡层410覆盖位于栅极320底部的基底的部分侧壁，且使得所述源漏掺杂层600覆盖所述阻挡层410露出的位于栅极320底部的基底侧壁表面，有助于降低源漏掺杂层600与沟道间的导通电阻。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构形成方法，其特征在于，包括：
提供基底，所述基底部分表面具有栅极；
去除位于所述栅极两侧的部分厚度基底，使所述栅极覆盖的基底顶部高于位于栅极两侧的基底顶部，露出位于栅极底部的基底部分侧壁；
去除位于所述栅极两侧的部分厚度基底后，在位于栅极底部的基底部分侧壁上形成阻挡层，且所述阻挡层覆盖栅极两侧基底的部分顶部，所述阻挡层顶部低于栅极覆盖的基底顶部，所述阻挡层材料内掺杂有扩散抑制离子；
在所述阻挡层表面形成源漏掺杂层，且所述源漏掺杂层覆盖所述阻挡层露出的位于栅极底部的基底侧壁表面。
2.如权利要求1所述的半导体结构形成方法，其特征在于，所述扩散抑制离子包括碳离子、氮离子、锗离子、氟离子中的一种或多种。
3.如权利要求2所述的半导体结构形成方法，其特征在于，所述扩散抑制离子包括碳离子及氮离子；所述碳离子浓度为1E19atoms/cm3～1E21atoms/cm3；所述氮离子浓度为1E19atoms/cm3～1E21atoms/cm3。
4.如权利要求2所述的半导体结构形成方法，其特征在于，所述扩散抑制离子包括锗离子及氮离子；所述锗离子浓度为1E19atoms/cm3～5E21atoms/cm3；所述氮离子浓度为1E19atoms/cm3～1E21atoms/cm3。
5.如权利要求1所述的半导体结构形成方法，其特征在于，所述阻挡层在垂直于基底平面方向上的厚度为3nm～10nm。
6.如权利要求1所述的半导体结构形成方法，其特征在于，所述阻挡层顶部与所述栅极覆盖的基底顶部的高度差为40nm～50nm。
7.如权利要求1所述的半导体结构形成方法，其特征在于，所述阻挡层材料为硅、锗、锗化硅、碳化硅、砷化镓、镓化铟、氮化硅或氮氧化硅。
8.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述源漏掺杂层的工艺过程中，在所述阻挡层顶部表面和侧壁表面、以及阻挡层露出的栅极两侧的基底表面形成所述源漏掺杂层。
9.如权利要求1所述的半导体结构形成方法，其特征在于，在平行于所述基底表面方向上，所述阻挡层的宽度为3nm～10nm。
10.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述阻挡层的工艺方法包括：对位于栅极两侧的基底进行掺杂处理，形成初始阻挡层；在所述栅极侧壁上形成掩膜层，所述掩膜层覆盖所述初始阻挡层部分顶部及位于栅极底部的基底侧壁；以所述掩膜层为掩膜刻蚀所述初始阻挡层，形成所述阻挡层；去除所述掩膜层。
11.如权利要求10所述的半导体结构形成方法，其特征在于，采用离子注入工艺进行所述掺杂处理，注入离子浓度为1E19atoms/cm3～5E21atoms/cm3。
12.如权利要求10所述的半导体结构形成方法，其特征在于，形成所述掩膜层的工艺方法包括：在所述初始阻挡层顶部、位于栅极底部的基底侧壁、所述栅极顶部及侧壁上形成初始掩膜层；去除位于栅极顶部以及初始阻挡层部分顶部的初始掩膜层，形成所述掩膜层。
13.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述阻挡层的工艺方法包括：在所述栅极两侧的部分基底表面形成图形层；以所述图形层为掩膜，对所述图形层暴露出的栅极两侧的基底进行掺杂处理，形成所述阻挡层；去除所述图形层。
14.如权利要求13所述的半导体结构形成方法，其特征在于，在形成所述图形层之前，刻蚀位于栅极两侧的部分基底；在刻蚀后的基底表面形成所述图形层。
15.如权利要求13所述的半导体结构形成方法，其特征在于，在去除所述图形层之后，刻蚀位于栅极两侧的部分基底，使得刻蚀后的基底顶部低于所述掺杂层顶部。
16.如权利要求1所述的半导体结构形成方法，其特征在于，在形成所述源漏掺杂层之前，所述阻挡层覆盖位于栅极两侧的基底的全部顶部；形成所述源漏掺杂层的工艺过程中，在所述阻挡层顶部表面形成所述源漏掺杂层。
17.如权利要求1所述的半导体结构形成方法，其特征在于，所述源漏掺杂层顶部高于栅极覆盖的基底顶部，或与栅极覆盖的基底顶部齐平。
18.一种半导体结构，其特征在于，包括：
基底，所述基底部分表面具有栅极，所述栅极覆盖的基底顶部高于位于栅极两侧的基底顶部；
位于栅极两侧基底顶部的阻挡层，所述阻挡层覆盖位于栅极底部的基底的部分侧壁，所述阻挡层顶部低于栅极覆盖的基底顶部，所述阻挡层材料内掺杂有扩散抑制离子；
位于所述阻挡层表面的源漏掺杂层，所述源漏掺杂层覆盖所述阻挡层露出的位于栅极底部的基底侧壁表面；
所述阻挡层覆盖位于栅极两侧的基底的部分顶部；所述源漏掺杂层覆盖所述阻挡层顶部表面和侧壁表面、以及阻挡层露出的栅极两侧的基底表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810291549.9A CN110323137B (zh) | 2018-03-30 | 2018-03-30 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810291549.9A CN110323137B (zh) | 2018-03-30 | 2018-03-30 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110323137A CN110323137A (zh) | 2019-10-11 |
| CN110323137B true CN110323137B (zh) | 2022-02-15 |
Family
ID=68112267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810291549.9A Active CN110323137B (zh) | 2018-03-30 | 2018-03-30 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110323137B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113937002A (zh) * | 2020-07-14 | 2022-01-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715089A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN104124167A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
| CN107785261A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9728598B2 (en) * | 2015-04-07 | 2017-08-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having barrier layer to prevent impurity diffusion |
-
2018
- 2018-03-30 CN CN201810291549.9A patent/CN110323137B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715089A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN104124167A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
| CN107785261A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110323137A (zh) | 2019-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220262951A1 (en) | Semiconductor Structure and Methods of Forming Same | |
| US8703593B2 (en) | Techniques for FinFET doping | |
| US10312155B2 (en) | FinFET device and fabrication method thereof | |
| US8404546B2 (en) | Source/drain carbon implant and RTA anneal, pre-SiGe deposition | |
| CN110364483B (zh) | 半导体结构及其形成方法 | |
| CN107785266B (zh) | 半导体结构的制造方法 | |
| US10361305B2 (en) | Semiconductor structure and fabrication method thereof | |
| US10269972B2 (en) | Fin-FET devices and fabrication methods thereof | |
| CN110323137B (zh) | 半导体结构及其形成方法 | |
| KR100874957B1 (ko) | 오프셋 스페이서를 갖는 반도체 소자의 제조방법 및 관련된소자 | |
| CN110391285B (zh) | 半导体结构及其形成方法 | |
| CN109216192B (zh) | 半导体器件及其形成方法 | |
| CN108281485B (zh) | 半导体结构及其形成方法 | |
| CN110660669A (zh) | 半导体结构及其形成方法 | |
| CN106960789B (zh) | 半导体器件以及改善半导体器件性能的方法 | |
| CN105826374B (zh) | P型鳍式场效应晶体管及其形成方法 | |
| US9653550B2 (en) | MOSFET structure and manufacturing method thereof | |
| CN110060931B (zh) | 半导体器件及其形成方法 | |
| CN107785264B (zh) | 半导体器件的形成方法 | |
| JP2009032840A (ja) | 半導体装置及びその製造方法 | |
| CN111627816A (zh) | 半导体结构及其形成方法 | |
| CN113113307B (zh) | 半导体结构及其形成方法 | |
| CN113053751B (zh) | 半导体结构及其形成方法 | |
| CN108630543B (zh) | 半导体结构及其形成方法 | |
| CN108735807B (zh) | 半导体器件及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |