CN103715089A - 晶体管的形成方法 - Google Patents
晶体管的形成方法 Download PDFInfo
- Publication number
- CN103715089A CN103715089A CN201210378716.6A CN201210378716A CN103715089A CN 103715089 A CN103715089 A CN 103715089A CN 201210378716 A CN201210378716 A CN 201210378716A CN 103715089 A CN103715089 A CN 103715089A
- Authority
- CN
- China
- Prior art keywords
- semiconductor substrate
- opening
- ion
- dopant material
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 130
- 239000000463 material Substances 0.000 claims abstract description 166
- 239000004065 semiconductor Substances 0.000 claims abstract description 153
- 239000000758 substrate Substances 0.000 claims abstract description 149
- 150000002500 ions Chemical class 0.000 claims abstract description 92
- 230000008569 process Effects 0.000 claims abstract description 42
- 238000000137 annealing Methods 0.000 claims abstract description 30
- 239000002019 doping agent Substances 0.000 claims description 96
- 230000015572 biosynthetic process Effects 0.000 claims description 66
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 25
- 239000007789 gas Substances 0.000 claims description 18
- 238000005516 engineering process Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- -1 boron ion Chemical class 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910052796 boron Inorganic materials 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- 229910001449 indium ion Inorganic materials 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 6
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 5
- 238000000347 anisotropic wet etching Methods 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000002800 charge carrier Substances 0.000 description 23
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 12
- WMFOQBRAJBCJND-UHFFFAOYSA-M Lithium hydroxide Chemical compound [Li+].[OH-] WMFOQBRAJBCJND-UHFFFAOYSA-M 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- 229910052801 chlorine Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 208000027418 Wounds and injury Diseases 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 208000014674 injury Diseases 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000178 monomer Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 229910052580 B4C Inorganic materials 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 239000012670 alkaline solution Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- INAHAJYZKVIDIZ-UHFFFAOYSA-N boron carbide Chemical compound B12B3B4C32B41 INAHAJYZKVIDIZ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000003292 diminished effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003595 mist Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
Abstract
一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅极结构；以所述栅极结构为掩膜，在所述栅极结构两侧的半导体衬底内形成开口；在所述开口的底部表面、以及靠近底部的部分侧壁表面形成掺杂材料层，所述掺杂材料层暴露出所述开口靠近半导体衬底表面的部分侧壁表面，所述掺杂材料层内含有掺杂离子；对所述掺杂材料层进行热退火，使所述掺杂材料层中的掺杂离子自所述开口的底部、和靠近底部的部分侧壁表面扩散入半导体衬底内，在所述开口内由所述掺杂材料层覆盖的半导体衬底表面形成掺杂层；在所述热退火工艺之后，去除剩余的掺杂材料层；在去除剩余的掺杂材料层之后，在所述开口内形成应力层。所形成的晶体管性能良好。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
晶体管作为最基本的半导体器件目前正被广泛应用，随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短；然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高晶体管沟道区的应力，以提高载流子迁移，进而提高晶体管的驱动电流，减少晶体管中的漏电流。
现有技术提高晶体管沟道区的应力的方法为，在晶体管的源/漏区形成应力层，其中，PMOS晶体管的应力层的材料为硅锗（SiGe），硅和硅锗之间因晶格失配形成的压应力，从而提高PMOS晶体管的性能；NMOS晶体管的应力层的材料为碳化硅（SiC），硅和碳化硅之间因晶格失配形成的拉应力，从而提高NMOS晶体管的性能。
现有技术具有应力层的晶体管形成过程的剖面结构示意图，如图1至图3所示，包括：
请参考图1，提供半导体衬底10，所述半导体衬底10表面具有栅极结构11。
请参考图2，在所述栅极结构11两侧的半导体衬底10内形成开口12，所述开口12的侧壁与半导体衬底10的表面构成“Σ”（西格玛，Sigma）形。
请参考图3，在所述开口12内形成应力层13，所述应力层13的材料为硅锗或碳化硅。
然而，现有技术所形成的具有应力层的晶体管的漏电流显效较为明显，晶体管的性能不良。
更多晶体管的形成方法请参考公开号为US 2011/0256681 A1的美国专利文件。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，减少所形成的具有应应力层的晶体管的漏电流。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅极结构；以所述栅极结构为掩膜，在所述栅极结构两侧的半导体衬底内形成开口；在所述开口的底部表面、以及靠近底部的部分侧壁表面形成掺杂材料层，所述掺杂材料层暴露出所述开口靠近半导体衬底表面的部分侧壁表面，所述掺杂材料层内含有掺杂离子；对所述掺杂材料层进行热退火，使所述掺杂材料层中的掺杂离子自所述开口的底部、和靠近底部的部分侧壁表面扩散入半导体衬底内，在所述开口内由所述掺杂材料层覆盖的半导体衬底表面形成掺杂层；在所述热退火工艺之后，去除剩余的掺杂材料层；在去除剩余的掺杂材料层之后，在所述开口内形成应力层。
可选地，所述掺杂离子为p型离子或n型离子，所述p型离子包括硼离子或铟离子，所述n型离子包括磷离子或砷离子。
可选地，所述掺杂材料层的厚度等于或小于5纳米，材料包括含有p型离子的分子、或含有n型离子的分子。
可选地，所述掺杂材料层内掺杂离子的浓度为1015原子/立方厘米-1021原子/立方厘米。
可选地，所述掺杂材料层的形成工艺为磁控溅射工艺。
可选地，所述磁控溅射工艺的气压为0.1帕-10帕，电源频率30兆赫兹-40兆赫兹，功率密度为1瓦/平方厘米-40瓦/平方厘米，加速电压为300伏-400伏，溅射气体为氩气或氧气。
可选地，所述热退火为激光热退火、尖峰退火或高温退火，所述热退火的温度为600摄氏度-1500摄氏度，时间为20秒-80秒。
可选地，所述去除剩余的掺杂材料层的工艺为湿法刻蚀或干法刻蚀工艺。
可选地，所述开口的形状为“U”形或“Σ”形。
可选地，所述开口的形状为“U”形时，所述开口的形成工艺为：以栅极结构为掩膜，采用各向异性的干法刻蚀工艺在栅极结构两侧的半导体衬底内形成开口，所述开口的侧壁和底部平整，使所述开口呈“U”形。
可选地，所述开口的形状为“Σ”形时，所述开口的形成工艺为：以栅极结构为掩膜，采用各向异性的干法刻蚀工艺在栅极结构两侧的半导体衬底内形成开口，所述开口的侧壁与半导体衬底表面垂直；采用各向异性的湿法刻蚀工艺刻蚀所述开口，使所述开口的侧壁向半导体衬底内延伸，使所述开口的侧壁与半导体衬底的表面呈“Σ”形。
可选地，所述应力层的材料为硅锗或碳化硅，形成工艺为选择性外延沉积工艺。
可选地，所述栅极结构包括：位于半导体衬底表面的栅介质层，位于所述栅介质层表面的栅电极层，以及位于所述栅介质层和栅电极层两侧的侧墙。
可选地，所述栅介质层的材料为氧化硅时，所述栅电极层的材料为多晶硅。
可选地，所述栅介质层的材料为高K介质层时，在所述栅电极层的材料为金属。
可选地，所述侧墙结构包括第一侧墙、以及第一侧墙外侧的第二侧墙，所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅。
可选地，在形成应力层之后，去除所述第二侧墙。
可选地，在形成应力层之后，以所述栅极结构为掩膜，在所述应力层内进行离子注入，形成源区和漏区；对所述源区和漏区进行热退火，激活所述源区和漏区。
可选地，在离子注入之前，在所述栅极结构两侧形成第三侧墙，所述第三侧墙的材料为氮化硅。
与现有技术相比，本发明的技术方案具有以下优点：
在所述开口的底部表面、以及靠近底部的侧壁表面形成掺杂材料层，所述掺杂材料层内含有掺杂离子；在后续的热退火工艺中，所述掺杂材料层内的掺杂离子进入开口底部和靠近底部侧壁的半导体衬底内，使与掺杂材料层相接触的开口内的半导体衬底表面形成掺杂层；其中，采用热退火工艺用于驱动掺杂离子进入半导体衬底内形成掺杂，而且使所形成的掺杂层内的掺杂离子浓度均匀，防止漏电流的效果好；此外，所述掺杂层仅位于开口底部的半导体衬底表面、以及靠近底部的半导体衬底表面，从而在所形成的晶体管工作时，所述掺杂层在有效地阻挡载流子向半导体衬底下方扩散的同时，不会阻挡载流子自所述开口靠近半导体衬底表面的侧壁进入沟道区；在防止漏电流的同时，不会提高阈值电压，所形成的晶体管性能良好。
进一步的，所述掺杂材料层的形成工艺为磁控溅射工艺，通过对所述磁控溅射工艺的调整，能够使所述磁控溅射工艺为各向异性，从而在开口的底部表面、以及靠近底部的侧壁表面形成掺杂材料层，使后续所形成的掺杂层在阻止漏电流的同时，避免提高阈值电压；此外，所述磁控溅射工艺所形成的掺杂材料层的厚度均匀，使后续形成的掺杂层的掺杂浓度均匀，使所形成的掺杂层防止漏电流的能力较强。
附图说明
图1至图3是现有技术具有应力层的晶体管形成过程的剖面结构示意图；
图4是应力层的边缘具有掺杂层的PMOS管的剖面结构示意图；
图5至图9是本发明的第一实施例所述的晶体管形成过程的剖面结构示意图；
图10至图13是本发明的第二实施例所述的晶体管形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术所形成的具有应力层的晶体管的漏电流显效较为明显，晶体管的性能不良。
本发明的发明人经过研究发现，如图3所示，现有技术所形成的具有应力层13的晶体管中，载流子容易自所述应力层13的边缘向半导体衬底10内扩散；尤其是自所述应力层13的底部、以及靠近底部的侧墙边缘向外扩散的载流子会形成漏电流，造成所述晶体管的性能下降，稳定性不佳。
本发明的发明人发现，现有技术为了减少具有应力层的晶体管产生漏电流，会在所述应力层的边缘形成掺杂层，所述掺杂层中所掺杂的离子与所形成的晶体管的源区和漏区的导电类型相同；具体地，以PMOS管为例，请参考图4，所述应力层13和半导体衬底10之间具有掺杂层14，所述掺杂层14的材料为掺杂硼离子或铟离子的硅锗；所述掺杂层14的形成工艺为：在所述开口12（如图2所示）的侧壁和表面采用选择性外延沉积工艺形成硅锗层，采用离子注入工艺或原位注入工艺在所述硅锗层中掺杂硼离子或铟离子；在所述掺杂层14表面形成填充满所述开口12的应力层13。
然而，当现有技术采用离子注入工艺在硅锗层内掺杂离子时，所掺杂的离子不均匀，容易造成晶体管的性能不稳定，甚至依旧会产生漏电流；当现有技术采用原位注入工艺在硅锗层内掺杂离子时，所述应力层13的整个侧壁和底部表面均被掺杂层14包围，因此当阻止载流子向半导体衬底10下方扩散的同时，还会阻止载流子进入沟道区，造成所形成的晶体管的阈值电压上升，功耗提高，性能不良。
本发明的发明人经过进一步研究，在开口底部及靠近底部的侧壁表面形成掺杂材料层，所述掺杂材料层内具有掺杂离子；在通过热退火工艺使掺杂材料层内的掺杂离子进入开口底部和靠近底部侧壁的半导体衬底内，形成掺杂层；所述掺杂层仅位于开口底部的半导体衬底表面、以及靠近底部的半导体衬底表面；而且，采用热退火工艺使掺杂离子进入半导体衬底内形成掺杂，使所形成的掺杂层内的掺杂离子浓度均匀，防止漏电流的效果好；此外，在后续形成晶体管后，当晶体管工作时，所述掺杂层能够在有效地阻挡载流子向半导体衬底下方扩散的同时，不会阻挡载流子自所述开口靠近半导体衬底表面的侧壁进入沟道区；在防止漏电流的同时，不会提高阈值电压，所形成的晶体管性能良好。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
第一实施例
图5至图9是本发明的第一实施例所述的晶体管形成过程的剖面结构示意图，包括：
请参考图5，提供半导体衬底200，所述半导体衬底200表面具有栅极结构201。
所述半导体衬底200用于为后续工艺提供工作平台，所述半导体衬底200的材料为单晶硅，或所述半导体衬底200为绝缘体上硅（SOI）结构；在本实施例中，由于后续需要在半导体衬底200内形成侧壁与半导体衬底200表面形成“Σ”形的开口，因此所述半导体衬底200表面的晶面指数为（100）。
所述栅极结构201包括：位于半导体衬底200表面的栅介质层210，位于所述栅介质层表面的栅电极层211，以及位于所述栅介质层210和栅电极层211两侧的半导体衬底表面的侧墙212。
所述栅介质层210的材料为氧化硅或高K介质材料，所述栅电极层211的材料为多晶硅或金属；当所述栅介质层210的材料为高K介质材料时，所述栅电极层211的材料为金属；当所述栅介质层210的材料为氧化硅时，所述栅电极层211的材料为多晶硅；在本实施例中，所述栅介质层210的材料为高K介质材料，所述栅电极层211的材料为金属。
所述侧墙212包括：位于所述栅介质层210和栅电极层211两侧的半导体衬底表面的第一侧墙（未标示），以及位于所述栅电极层211和第一侧墙两侧的第二侧墙（未标示）；所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅；所述第二侧墙用于作为后续形成的开口时的掩膜，从而确定所述开口的位置，使所述开口与栅极结构201之间具有一定距离，避免了后续形成晶体管后产生短沟道效应；所述第一侧墙用于作为形成所述第二侧墙时的刻蚀停止层，并保护半导体衬底200不受损伤；而且所述第一侧墙在后续去除第二侧墙时，能够保护栅介质层210和栅电极层211不受损伤。
所述栅极结构201的形成工艺为：在半导体衬底200表面形成介质薄膜，所述介质薄膜的材料为氧化硅或高K介质材料；在所述介质薄膜表面形成多晶硅层；刻蚀去除部分多晶硅层和介质薄膜，形成栅介质层210和多晶硅栅；在所述半导体衬底200、栅介质层210和多晶硅栅表面形成氧化硅层和氧化硅层表面的氮化硅层；回刻蚀所述氮化硅层直至暴露出氧化硅层为止，形成第二侧墙；以所述第二侧墙为掩膜，湿法刻蚀所述氧化硅层直至暴露出半导体衬底200表面，形成第一侧墙；当所述栅介质层210为氧化硅时，所述多晶硅栅作为栅电极层211，所述栅极结构制作完成；当所述栅介质层为高K介质材料时，在形成第一侧墙后，去除所述多晶硅栅，并在多晶硅栅的位置填充金属，形成以金属为材料的栅电极层211。
请参考图6，以所述栅极结构201为掩膜，在所述栅极结构201两侧的半导体衬底200内形成开口202。
所述开口202用于在后续工艺中形成应力层；在本实施例中，所述开口202的侧壁与半导体衬底200表面构成“Σ”（Sigma，西格玛）形，所述“Σ”形的侧壁向栅极结构201下方的半导体衬底200内凹陷，使位于栅极结构201两侧的开口202之间的距离减小；因此后续在所述开口202内形成的应力层施加于所形成的晶体管的沟道区的应力增强，使所述沟道区内的载流子迁移率提高，晶体管的性能提高。
所述“Σ”形开口202的形成工艺为：以所述栅极结构201为掩膜，采用干法刻蚀工艺在所述半导体衬底200内形成侧壁与半导体衬底200表面垂直的开口（未示出）；在所述干法刻蚀工艺之后，湿法刻蚀所述开口，使所述开口侧壁上的顶角向所述栅极结构201下方的半导体衬底200内延伸，形成“Σ”形的开口202侧壁。
所述干法刻蚀为各向异性的干法刻蚀，刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体；所述干法刻蚀工艺参数为：溴化氢的流量为200标准毫升每分钟~800标准毫升每分钟，氯气的流量为20标准毫升每分钟~100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟~1000标准毫升每分钟，刻蚀腔室的压力为2毫托~200毫托，刻蚀时间为15秒~60秒。
所述湿法刻蚀为各向异性的湿法刻蚀，所述刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾（KOH）、氢氧化钠（NaOH）、氢氧化锂（LiOH）、氢氧化锂氨水（NH4OH）为四甲基氢氧化铵（TMAH）中的一种或多种组合。
由于在本实施例中，所述半导体衬底200表面的晶面为（100），使所述各向异性的湿法刻蚀在垂直于半导体衬底200表面以及平行于半导体衬底200表面的方向上的刻蚀速率较快，而在晶向<111>的方向上，刻蚀速率最慢，从而使所述开口202的侧壁与半导体衬底200表面呈“Σ”形；当后续在所述开口202内形成应力层后，相邻应力层之间距离较小，则所述应力层施加于沟道区的应力较大，有利于提高晶体管沟道区的载流子迁移率，从而提高晶体管的性能。
请参考图7，在所述开口202的底部表面、以及靠近底部的部分侧壁表面形成掺杂材料层203，所述掺杂材料层203暴露出所述开口202靠近半导体衬底200表面的部分侧壁表面，所述掺杂材料层203内含有掺杂离子。
由于所述掺杂材料层203覆盖所述开口202的底部、以及靠近底部的侧壁的表面，并且所述掺杂材料层203暴露出靠近半导体衬底200表面的侧壁表面；因此，当后续采用热退火工艺使掺杂材料层203内的掺杂离子扩散入半导体衬底200内后，能够在所述掺杂材料层203所覆盖的半导体衬底200表面形成掺杂层，而靠近半导体衬底200表面的侧壁表面不会形成所述掺杂层；进而，由于所述掺杂层位于开口底部以及靠近底部的侧壁表面，因此所述掺杂层能够防止所形成的晶体管中，载流子自后续形成的应力层的下半部扩散进入半导体衬底200内，形成漏电流；同时，所述掺杂层不会妨碍载流子自应力层靠近半导体衬底200表面的上半部扩散进入晶体管的沟道区；因此，在避免产生漏电流的同时，不会导致阈值电压提高，所形成的晶体管性能良好。
所述掺杂材料层203内的掺杂离子为p型离子或n型离子，所述p型离子包括：硼离子或铟离子，所述n型离子包括磷离子或砷离子；当所形成的晶体管为PMOS管时，所述掺杂离子为p型离子；当所形成的晶体管为NMOS管时，所述掺杂离子为n型离子；在所述掺杂材料层203内，所述掺杂离子的浓度为1015原子/立方厘米-1021原子/立方厘米。
所述掺杂材料层203的厚度等于或小于5纳米，材料包括含有p型离子的单体或化合物、或含有n型离子的单体或化合物；具体的，当所形成的晶体管为PMOS管时，所述掺杂材料层203的材料包括：氮化硼、碳化硼、碳氮化硼、氧化铟或氧化铟锡；当所形成的晶体管为PMOS管时，所述掺杂层的材料包括：氧化磷、磷化铟或铟。
所述掺杂材料层203的形成工艺为磁控溅射工艺；所述磁控溅射工艺能够实现各向异性，通过对所述磁控溅射工艺中所施加的偏压的控制，使所形成的掺杂材料层203覆盖于预设位置；而且，采用磁控溅射工艺所形成的掺杂材料层203的厚度均匀，又有利于后续在热退火工艺中，使掺杂离子均匀地扩散入半导体衬底200内；所述磁控溅射工艺为：气压为0.1帕-10帕，电源频率30兆赫兹-40兆赫兹，功率为1瓦/平方厘米-40瓦/平方厘米，加速电压为300伏-400伏，溅射气体为氩气或氧气。
在本实施例中，通过对所述磁控溅射工艺的控制，使所形成的掺杂材料层203仅覆盖于所述开口202的底部表面、以及靠近底部的部分侧壁表面；使掺杂离子在后续工艺中，仅扩散入所述开口202的底部、以及靠近底部的部分侧壁的半导体衬底200内；使所形成的晶体管在避免产生漏电流的同时，不提高阈值电压。
请参考图8，对所述掺杂材料层203（如图7所示）进行热退火，使所述掺杂材料层203中的掺杂离子自所述开口202的底部、和靠近底部的部分侧壁表面扩散入半导体衬底200内，在所述开口202内由所述掺杂材料层203覆盖的半导体衬底200表面形成掺杂层204；在所述热退火工艺之后，去除剩余的掺杂材料层203。
所述热退火为激光热退火、尖峰退火或高温退火，所述热退火的温度为600摄氏度-1500摄氏度，时间为20秒-80秒；所述热退火工艺能够使所述掺杂材料层203内的掺杂离子受到热驱动而进入半导体衬底200内，以达到对开口202底部、和靠近底部的部分侧壁的半导体衬底200的掺杂的目的；而且，由所述热退火工艺驱动掺杂材料层203内的掺杂离子进入半导体衬底200内，能够使所述掺杂离子在半导体衬底200内的分布更为均匀，从而使所形成的掺杂层204的隔离效果更好。
所形成的掺杂层204由掺杂离子扩散入半导体衬底200内形成，使被掺杂的半导体衬底200的晶格间隙变小，能够阻挡载流子自所述被掺杂的半导体衬底200通过，以此减少漏电流；在所形成的晶体管工作时，能够阻挡载流子自后续形成于所述开口202内的应力层底部、以及靠近底部的侧壁扩散入半导体衬底200内，防止产生漏电流；而且，所形成的掺杂层204未覆盖所述开口202靠近半导体衬底200表面的侧壁，载流子依旧能够从所述开口202靠近半导体衬底200表面的侧壁进入晶体管的沟道区；因此，避免了所形成的晶体管的阈值电压被抬高，晶体管的功耗较低。
所述去除剩余的掺杂材料层203的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺能够完全、彻底地去除剩余的掺杂材料层203。
请参考图9，在去除剩余的掺杂材料层203（如图7所示）之后，在所述开口202（如图8所示）内形成应力层205。
所述应力层205的材料为硅锗或碳化硅；当所形成的晶体管为PMOS管时，所述应力层205的材料为硅锗，为晶体管的沟道区提供压应力；当所形成的晶体管为NMOS管时，所述应力层205的材料为碳化硅，为晶体管的沟道区提供拉应力。
所述应力层205的形成工艺为选择性外延沉积工艺；由于所述掺杂层204由掺杂离子扩散入半导体衬底200内形成，且剩余的掺杂材料层203被去除，因此所述开口202的内壁表面材料为具有掺杂离子的硅，从而所述应力层205能够以所述开口202的内壁为种子，采用选择性外延沉积工艺形成。
所述选择性外延沉积工艺的温度为500摄氏度-800摄氏度，气压为1托-100托，反应气体包括硅源气体（SiH4或SiH2Cl2）、以及锗源气体（GeH4）或碳源气体（CH4、CH3Cl或CH2Cl2），所述硅源气体、锗源气体或碳源气体的流量为1标准毫升每分钟~1000标准毫升每分钟；所述选择性外延沉积工艺的气体还包括HCl和H2，所述HCl的流量为1标准毫升每分钟~1000标准毫升每分钟，H2的流量为0.1标准升每分钟~50标准升每分钟。
需要说明的是，在形成应力层205之后，去除栅极结构201内的第二侧墙，并在所述栅极结构201两侧形成第三侧墙（未标示），所述第三侧墙的材料为氮化硅；以所述栅极结构201和第三侧墙为掩膜，在所述应力层205内进行离子注入，形成源区和漏区；当所形成的晶体管为PMOS管时，所述注入的离子为p型离子，包括：硼离子或铟离子；当所形成的晶体管为NMOS管时，所述注入的离子为n型离子，包括：磷离子或砷离子；在所述离子注入工艺之后，对所述源区和漏区进行热退火，激活所述源区和漏区。
在另一实施例中，在形成应力层205之后，在所述栅极结构201两侧形成第三侧墙，而无需去除所述第二侧墙，之后形成源区和漏区，能够简化工艺。
本实施例的晶体管形成过程中，在侧壁与半导体衬底200表面构成“Σ”形的开口202的底部、以及靠近底部的部分侧壁表面形成掺杂材料层203；并通过热退火工艺使所述掺杂材料层203内的掺杂离子扩散入半导体衬底200内，从而使位于所述开口202底部、以及靠近底部的部分侧壁表面的半导体衬底200形成掺杂层204；所述掺杂层204能够避免载流子自所形成的应力层205的底部扩散入半导体衬底200内而形成的漏电流，同时不妨碍载流子自应力层205靠近半导体衬底200表面的侧壁迁移进入晶体管的沟道区；所形成的晶体管性能良好；此外，采用磁控溅射工艺形成的掺杂材料层203的厚度均匀，而且通过热退火工艺使掺杂离子扩散入半导体衬底200内，所述掺杂离子的分布均匀，从而使掺杂层204的隔离效果好。
第二实施例
图10至图13是本发明的第二实施例所述的晶体管形成过程的剖面结构示意图，包括：
请参考图10，提供半导体衬底300，所述半导体衬底300表面具有栅极结构301；以所述栅极结构301为掩膜，在所述栅极结构301两侧的半导体衬底300内形成开口302。
所述半导体衬底300用于为后续工艺提供工作平台，所述半导体衬底300的材料为单晶硅，或所述半导体衬底300为绝缘体上硅（SOI）结构；在本实施例中，由于后续需要在半导体衬底300内形成侧壁与半导体衬底300表面形成“Σ”形的开口，因此所述半导体衬底300表面的晶面指数为（100）。
所述栅极结构包括：位于半导体衬底表面的栅介质层310，位于所述栅介质层表面的栅电极层311，以及位于所述栅介质层310和栅电极层311两侧的半导体衬底表面的侧墙212。
所述栅介质层310的材料为氧化硅或高K介质材料，所述栅电极层311的材料为多晶硅或金属；当所述栅介质层310的材料为高K介质材料时，所述栅电极层311的材料为金属；当所述栅介质层310的材料为氧化硅时，所述栅电极层311的材料为多晶硅；在本实施例中，所述栅介质层310的材料为高K介质材料，所述栅电极层311的材料为金属。
所述侧墙包括：位于所述栅介质层310和栅电极层311两侧的半导体衬底表面的第一侧墙，以及位于所述栅电极层311和第一侧墙两侧的第二侧墙；所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅；所述第二侧墙用于作为后续形成的开口时的掩膜，从而确定所述开口的位置，使所述开口与栅极结构301之间具有一定距离，避免了后续形成晶体管后产生短沟道效应；所述第一侧墙用于作为形成所述第二侧墙时的刻蚀停止层，并保护半导体衬底300不受损伤；而且所述第一侧墙在后续去除第二侧墙时，能够保护栅介质层310和栅电极层311不受损伤。
所述栅极结构301的形成工艺与第一实施例所述的栅极结构的形成工艺相同，在此不再赘述。
所述开口302用于在后续工艺中形成应力层；在本实施例中，所述开口302的侧壁和底面平整，所述开口302为“U”形；所述“U”形开口302的形成工艺为：以所述栅极结构301为掩膜，干法刻蚀工艺所述半导体衬底300，形成“U”形开口302；所述干法刻蚀为各向异性的干法刻蚀，因此能够使开口302的侧壁和底部平整，所述开口302能够通过对所述各向异性工艺的调整而与半导体衬底300表面垂直，或具有倾斜度角度；刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体；所述干法刻蚀工艺参数为：溴化氢的流量为200标准毫升每分钟~800标准毫升每分钟，氯气的流量为20标准毫升每分钟~100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟~1000标准毫升每分钟，刻蚀腔室的压力为2毫托~200毫托，刻蚀时间为15秒~60秒。本实施例所述开口302的形成工艺简单，能够节约制造时间以及成本。
请参考图11，在所述开口302的底部表面、以及靠近底部的部分侧壁表面形成掺杂材料层303，所述掺杂材料层303暴露出所述开口302靠近半导体衬底300表面的部分侧壁表面，所述掺杂材料层303内含有掺杂离子。
由于所述掺杂材料层303覆盖所述开口302的底部、以及靠近底部的侧壁的表面，并且所述掺杂材料层303暴露出靠近半导体衬底300表面的侧壁表面；因此，当后续采用热退火工艺使掺杂材料层303内的掺杂离子扩散入半导体衬底300内后，能够在所述掺杂材料层303所覆盖的半导体衬底300表面形成掺杂层，而靠近半导体衬底300表面的侧壁表面不会形成所述掺杂层；进而，由于所述掺杂层位于开口302底部以及靠近底部的侧壁表面，因此所述掺杂层能够防止所形成的晶体管中，载流子自后续形成的应力层的下半部扩散进入半导体衬底300内，形成漏电流；同时，所述掺杂层不会妨碍载流子自应力层靠近半导体衬底300表面的上半部扩散进入晶体管的沟道区；因此，在避免产生漏电流的同时，不会导致阈值电压提高，所形成的晶体管性能良好。
所述掺杂材料层303内的掺杂离子为p型离子或n型离子，所述p型离子包括：硼离子或铟离子，所述n型离子包括磷离子或砷离子；当所形成的晶体管为PMOS管时，所述掺杂离子为p型离子；当所形成的晶体管为NMOS管时，所述掺杂离子为n型离子；在所述掺杂材料层303内，所述掺杂离子的浓度为1015原子/立方厘米-1021原子/立方厘米。
所述掺杂材料层303的厚度等于或小于5纳米，材料包括含有p型离子的单体或化合物、或含有n型离子的单体或化合物；具体的，当所形成的晶体管为PMOS管时，所述掺杂材料层303的材料包括：氮化硼、碳化硼、碳氮化硼、氧化铟或氧化铟锡；当所形成的晶体管为PMOS管时，所述掺杂层的材料包括：氧化磷、磷化铟或铟。
所述掺杂材料层303的形成工艺为磁控溅射工艺；所述磁控溅射工艺能够实现各向异性，通过对所述磁控溅射工艺中所施加的偏压的控制，使所形成的掺杂材料层303覆盖于预设位置；而且，采用磁控溅射工艺所形成的掺杂材料层303的厚度均匀，又有利于后续在热退火工艺中，使掺杂离子均匀地扩散入半导体衬底300内；所述磁控溅射工艺为：气压为0.1帕-10帕，电源频率30兆赫兹-40兆赫兹，功率为1瓦/平方厘米-40瓦/平方厘米，加速电压为300伏-400伏，溅射气体为氩气或氧气。
在本实施例中，通过对所述磁控溅射工艺的控制，使所形成的掺杂材料层303仅覆盖于所述开口302的底部表面、以及靠近底部的部分侧壁表面；使掺杂离子在后续工艺中，仅扩散入所述开口302的底部、以及靠近底部的部分侧壁的半导体衬底300内；使所形成的晶体管在避免产生漏电流的同时，不提高阈值电压。
请参考图12，对所述掺杂材料层303（如图11所示）进行热退火，使所述掺杂材料层303中的掺杂离子自所述开口302的侧壁和底部表面进入半导体衬底300内，使与掺杂材料层303相接触的开口内的半导体衬底300表面形成掺杂层304；在所述热退火工艺之后，去除剩余的掺杂材料层303。
所述热退火为激光热退火、尖峰退火或高温退火，所述热退火的温度为600摄氏度-1500摄氏度，时间为20秒-80秒；所述热退火工艺能够使所述掺杂材料层303内的掺杂离子受到热驱动而进入半导体衬底300内，以达到对开口302底部、和靠近底部的部分侧壁的半导体衬底300的掺杂的目的；而且，由所述热退火工艺驱动掺杂材料层303内的掺杂离子进入半导体衬底300内，能够使所述掺杂离子在半导体衬底300内的分布更为均匀，从而使所形成的掺杂层304的隔离效果更好。
所形成的掺杂层304由掺杂离子扩散入半导体衬底300内形成，使被掺杂的半导体衬底300的晶格间隙变小，能够阻挡载流子自所述被掺杂的半导体衬底300通过，以此减少漏电流；在所形成的晶体管工作时，能够阻挡载流子自后续形成于所述开口302内的应力层底部、以及靠近底部的侧壁扩散入半导体衬底300内，防止产生漏电流；而且，所形成的掺杂层304未覆盖所述开口302靠近半导体衬底300表面的侧壁，载流子依旧能够从所述开口302靠近半导体衬底300表面的侧壁进入晶体管的沟道区；因此，避免了所形成的晶体管的阈值电压被抬高，晶体管的功耗较低。
所述去除剩余的掺杂材料层303的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺能够完全、彻底地去除剩余的掺杂材料层303。
请参考图13，在去除剩余的掺杂材料层303（如图8所示）之后，在所述开口302（如图8所示）内形成应力层305。
所述应力层305的材料为硅锗或碳化硅；当所形成的晶体管为PMOS管时，所述应力层305的材料为硅锗，为晶体管的沟道区提供压应力；当所形成的晶体管为NMOS管时，所述应力层305的材料为碳化硅，为晶体管的沟道区提供拉应力。
所述应力层305的形成工艺为选择性外延沉积工艺；由于所述掺杂层304由掺杂离子扩散入半导体衬底300内形成，且剩余的掺杂材料层303被去除，因此所述开口302的内壁表面材料为具有掺杂离子的硅，从而所述应力层305能够以所述开口302的内壁为种子，采用选择性外延沉积工艺形成；所述选择性外延沉积工艺与第一实施例所述的栅极结构的形成工艺相同，在此不再赘述。
需要说明的是，在形成应力层305之后，去除栅极结构301内的第二侧墙，并在所述栅极结构301两侧形成第三侧墙，所述第三侧墙的材料为氮化硅；以所述栅极结构301和第三侧墙为掩膜，在所述应力层305内进行离子注入，形成源区和漏区；在所述离子注入工艺之后，对所述源区和漏区进行热退火，激活所述源区和漏区；在另一实施例中，在形成应力层305之后，在所述栅极结构301两侧形成第三侧墙，而无需去除所述第二侧墙，之后形成源区和漏区，能够简化工艺。
本实施例的晶体管的形成过程中，在“U”形的开口302的底部、以及靠近底部的部分侧壁表面形成掺杂材料层303；并通过热退火工艺使所述掺杂材料层303内的掺杂离子扩散入半导体衬底300内，从而使位于所述开口302底部、以及靠近底部的部分侧壁表面的半导体衬底300形成掺杂层304；所述掺杂层304能够阻止漏电流，同时不妨碍载流子进入沟道区；所形成的晶体管的性能良好，且功耗较低。
综上所述，在所述开口的底部表面、以及靠近底部的侧壁表面形成掺杂材料层，所述掺杂材料层内含有掺杂离子；在后续的热退火工艺中，所述掺杂材料层内的掺杂离子进入开口底部和靠近底部侧壁的半导体衬底内，使与掺杂材料层相接触的开口内的半导体衬底表面形成掺杂层；其中，采用热退火工艺用于驱动掺杂离子进入半导体衬底内形成掺杂，而且使所形成的掺杂层内的掺杂离子浓度均匀，防止漏电流的效果好；此外，所述掺杂层仅位于开口底部的半导体衬底表面、以及靠近底部的半导体衬底表面，从而在所形成的晶体管工作时，所述掺杂层在有效地阻挡载流子向半导体衬底下方扩散的同时，不会阻挡载流子自所述开口靠近半导体衬底表面的侧壁进入沟道区；在防止漏电流的同时，不会提高阈值电压，所形成的晶体管性能良好。
进一步的，所述掺杂材料层的形成工艺为磁控溅射工艺，通过对所述磁控溅射工艺的调整，能够使所述磁控溅射工艺为各向异性，从而在开口的底部表面、以及靠近底部的侧壁表面形成掺杂材料层，使后续所形成的掺杂层在阻止漏电流的同时，避免提高阈值电压；此外，所述磁控溅射工艺所形成的掺杂材料层的厚度均匀，使后续形成的掺杂层的掺杂浓度均匀，使所形成的掺杂层防止漏电流的能力较强。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (19)
1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有栅极结构；
以所述栅极结构为掩膜，在所述栅极结构两侧的半导体衬底内形成开口；
在所述开口的底部表面、以及靠近底部的部分侧壁表面形成掺杂材料层，所述掺杂材料层暴露出所述开口靠近半导体衬底表面的部分侧壁表面，所述掺杂材料层内含有掺杂离子；
对所述掺杂材料层进行热退火，使所述掺杂材料层中的掺杂离子自所述开口的底部、和靠近底部的部分侧壁表面扩散入半导体衬底内，在所述开口内由所述掺杂材料层覆盖的半导体衬底表面形成掺杂层；
在所述热退火工艺之后，去除剩余的掺杂材料层；
在去除剩余的掺杂材料层之后，在所述开口内形成应力层。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述掺杂离子为p型离子或n型离子，所述p型离子包括硼离子或铟离子，所述n型离子包括磷离子或砷离子。
3.如权利要求1所述的晶体管的形成方法，其特征在于，所述掺杂材料层的厚度等于或小于5纳米，材料包括含有p型离子的分子、或含有n型离子的分子。
4.如权利要求1所述的晶体管的形成方法，其特征在于，所述掺杂材料层内掺杂离子的浓度为1015原子/立方厘米-1021原子/立方厘米。
5.如权利要求1所述的晶体管的形成方法，其特征在于，所述掺杂材料层的形成工艺为磁控溅射工艺。
6.如权利要求1所述的晶体管的形成方法，其特征在于，所述磁控溅射工艺的气压为0.1帕-10帕，电源频率30兆赫兹-40兆赫兹，功率密度为1瓦/平方厘米-40瓦/平方厘米，加速电压为300伏-400伏，溅射气体为氩气或氧气。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述热退火为激光热退火、尖峰退火或高温退火，所述热退火的温度为600摄氏度-1500摄氏度，时间为20秒-80秒。
8.如权利要求1所述的晶体管的形成方法，其特征在于，所述去除剩余的掺杂材料层的工艺为湿法刻蚀或干法刻蚀工艺。
9.如权利要求1所述的晶体管的形成方法，其特征在于，所述开口的形状为
“U”形或“Σ”形。
10.如权利要求9所述的晶体管的形成方法，其特征在于，所述开口的形状为
“U”形时，所述开口的形成工艺为：以栅极结构为掩膜，采用各向异性的干法刻蚀工艺在栅极结构两侧的半导体衬底内形成开口，所述开口的侧壁和底部平整，使所述开口呈“U”形。
11.如权利要求9所述的晶体管的形成方法，其特征在于，所述开口的形状为
“Σ”形时，所述开口的形成工艺为：以栅极结构为掩膜，采用各向异性的干法刻蚀工艺在栅极结构两侧的半导体衬底内形成开口，所述开口的侧壁与半导体衬底表面垂直；采用各向异性的湿法刻蚀工艺刻蚀所述开口，使所述开口的侧壁向半导体衬底内延伸，使所述开口的侧壁与半导体衬底的表面呈“Σ”形。
12.如权利要求1所述的晶体管的形成方法，其特征在于，所述应力层的材料为硅锗或碳化硅，形成工艺为选择性外延沉积工艺。
13.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构包括：位于半导体衬底表面的栅介质层，位于所述栅介质层表面的栅电极层，以及位于所述栅介质层和栅电极层两侧的侧墙。
14.如权利要求13所述的晶体管的形成方法，其特征在于，所述栅介质层的材料为氧化硅时，所述栅电极层的材料为多晶硅。
15.如权利要求13所述的晶体管的形成方法，其特征在于，所述栅介质层的材料为高K介质层时，在所述栅电极层的材料为金属。
16.如权利要求13所述的晶体管的形成方法，其特征在于，所述侧墙结构包括第一侧墙、以及第一侧墙外侧的第二侧墙，所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅。
17.如权利要求16所述的晶体管的形成方法，其特征在于，在形成应力层之后，去除所述第二侧墙。
18.如权利要求1所述的晶体管的形成方法，其特征在于，在形成应力层之后，以所述栅极结构为掩膜，在所述应力层内进行离子注入，形成源区和漏区；对所述源区和漏区进行热退火，激活所述源区和漏区。
19.如权利要求18所述的晶体管的形成方法，其特征在于，在离子注入之前，在所述栅极结构两侧形成第三侧墙，所述第三侧墙的材料为氮化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210378716.6A CN103715089B (zh) | 2012-09-29 | 2012-09-29 | 晶体管的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210378716.6A CN103715089B (zh) | 2012-09-29 | 2012-09-29 | 晶体管的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103715089A true CN103715089A (zh) | 2014-04-09 |
| CN103715089B CN103715089B (zh) | 2016-06-29 |
Family
ID=50407964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210378716.6A Active CN103715089B (zh) | 2012-09-29 | 2012-09-29 | 晶体管的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103715089B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108573873A (zh) * | 2017-03-10 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| CN109585546A (zh) * | 2017-09-29 | 2019-04-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110323137A (zh) * | 2018-03-30 | 2019-10-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111463202A (zh) * | 2019-01-18 | 2020-07-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227721A (ja) * | 2006-02-24 | 2007-09-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2007115585A1 (en) * | 2006-04-11 | 2007-10-18 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device and semiconductor device |
| CN101114673A (zh) * | 2006-07-28 | 2008-01-30 | 富士通株式会社 | 半导体器件及其制造方法 |
| CN101572269A (zh) * | 2008-04-30 | 2009-11-04 | 台湾积体电路制造股份有限公司 | 源/漏碳注入和RTA退火,预SiGe淀积 |
| US20120205715A1 (en) * | 2011-02-14 | 2012-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing strained source/drain structures |
-
2012
- 2012-09-29 CN CN201210378716.6A patent/CN103715089B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227721A (ja) * | 2006-02-24 | 2007-09-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2007115585A1 (en) * | 2006-04-11 | 2007-10-18 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device and semiconductor device |
| CN101114673A (zh) * | 2006-07-28 | 2008-01-30 | 富士通株式会社 | 半导体器件及其制造方法 |
| CN101572269A (zh) * | 2008-04-30 | 2009-11-04 | 台湾积体电路制造股份有限公司 | 源/漏碳注入和RTA退火,预SiGe淀积 |
| US20110027955A1 (en) * | 2008-04-30 | 2011-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/Drain Carbon Implant and RTA Anneal, Pre-SiGe Deposition |
| US20120205715A1 (en) * | 2011-02-14 | 2012-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing strained source/drain structures |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108573873A (zh) * | 2017-03-10 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| CN108573873B (zh) * | 2017-03-10 | 2021-07-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| CN109585546A (zh) * | 2017-09-29 | 2019-04-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110323137A (zh) * | 2018-03-30 | 2019-10-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110323137B (zh) * | 2018-03-30 | 2022-02-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111463202A (zh) * | 2019-01-18 | 2020-07-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN111463202B (zh) * | 2019-01-18 | 2023-08-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103715089B (zh) | 2016-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103715090B (zh) | 晶体管及其形成方法 | |
| KR20120022464A (ko) | 반도체 장치의 제조방법 | |
| CN106486375B (zh) | 半导体结构的形成方法 | |
| CN106486350B (zh) | 半导体结构的形成方法 | |
| CN105280492B (zh) | 半导体结构的形成方法 | |
| CN104752212A (zh) | 晶体管的形成方法 | |
| CN105514041B (zh) | 晶体管的形成方法 | |
| CN105448736B (zh) | 晶体管的形成方法 | |
| CN104425591B (zh) | 晶体管及其形成方法 | |
| CN103715089B (zh) | 晶体管的形成方法 | |
| CN103594361A (zh) | 半导体结构的形成方法 | |
| CN104752216B (zh) | 晶体管的形成方法 | |
| CN102800594B (zh) | Pmos管的制作方法 | |
| CN106856170B (zh) | 鳍式场效应晶体管的形成方法 | |
| CN105529268A (zh) | 晶体管及其形成方法 | |
| CN103137445B (zh) | 形成Finfet掺杂鳍状物的方法 | |
| CN105514158A (zh) | 半导体结构和测试结构的形成方法、测试方法 | |
| CN104701177B (zh) | 晶体管的形成方法 | |
| CN103000499A (zh) | 一种锗硅硼外延层生长方法 | |
| CN109300845A (zh) | 半导体结构及其形成方法 | |
| CN103515237A (zh) | 晶体管的形成方法 | |
| CN106571298A (zh) | 半导体结构的形成方法 | |
| CN103187269B (zh) | 晶体管的形成方法 | |
| CN103632969A (zh) | 晶体管的形成方法 | |
| CN104217957A (zh) | 晶体管及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |