CN103137445B - 形成Finfet掺杂鳍状物的方法 - Google Patents
形成Finfet掺杂鳍状物的方法 Download PDFInfo
- Publication number
- CN103137445B CN103137445B CN201110398431.4A CN201110398431A CN103137445B CN 103137445 B CN103137445 B CN 103137445B CN 201110398431 A CN201110398431 A CN 201110398431A CN 103137445 B CN103137445 B CN 103137445B
- Authority
- CN
- China
- Prior art keywords
- semiconductor
- fin
- side wall
- etching
- doping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 89
- 239000012212 insulator Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000009413 insulation Methods 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 8
- 239000003795 chemical substances by application Substances 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 239000000243 solution Substances 0.000 claims description 5
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 3
- 239000012895 dilution Substances 0.000 claims description 3
- 238000010790 dilution Methods 0.000 claims description 3
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 101001031591 Mus musculus Heart- and neural crest derivatives-expressed protein 2 Proteins 0.000 description 1
- 235000019994 cava Nutrition 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- -1 therefore Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种形成Finfet掺杂鳍状物的方法，包括提供半导体基底，并在半导体基底上形成图案化硬掩膜；刻蚀半导体基底形成多个半导体侧壁，以及相邻两个半导体侧壁之间的沟槽，去除图案化硬掩膜；在沟槽内形成绝缘体氧化物；刻蚀半导体侧壁，使半导体侧壁高度低于绝缘氧化物高度；在刻蚀后的半导体侧壁顶部外延生长掺杂的半导体鳍状物；刻蚀绝缘体氧化物，使绝缘体氧化物顶部端面低于半导体鳍状物的顶部端面。因此，不需要对半导体鳍状物进行离子注入掺杂，而是在半导体基底上直接外延生成掺杂了的鳍状物，形成的掺杂的半导体鳍状物无论其顶部和侧壁都具有均匀的掺杂效果，提高了Finfet的整体性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及形成Finfet晶体管中掺杂鳍状物(fin)的方法。
背景技术
场效应晶体管(FET)一直是用来制造专用集成电路芯片、静态随机存储器(SRAM)芯片等产品的主导半导体技术。随着半导体器件的日趋小型化，FET短沟道效应愈发严重，为解决如当FET进入22nm节点后的短沟道效应，进而发展出三维的FET，如Finfet(鳍片式场效应晶体管)。图1a展示出现有Finfet的结构示意图，半导体基底1上形成有绝缘体氧化物3，长而薄的半导体鳍状物3从绝缘体氧化物2中突起，多晶硅栅极5包围鳍状物3的三个侧面，将半导体鳍状物3掺杂，并在鳍状物3的两端生成源/漏极区(未示出)，栅氧化物4将多晶硅或者金属栅极5与半导体鳍状物2隔开，当Finfet工作时，多晶硅或者金属栅极5能够在半导体鳍状物3的三个侧面上感应出导电沟道。Finfet由于其能避免短沟道效应以及工艺简单而被广泛关注。
图1b显示了Finfet制造过程中的结构示意图，在进行Finfet制造中，形成掺杂的半导体鳍状物时，常用的过程如下，提供半导体基底1，如单晶硅基底，并在单晶硅基底1上形成图案化的SiN硬掩膜6，刻蚀单晶硅基底1，形成多个半导体侧壁8，以及相邻两个半导体侧壁8之间的高纵深比的沟槽7，将绝缘氧化物2沉积于沟槽7中，且绝缘氧化物2的高度低于沟槽7的高度，因此，即在绝缘氧化物2上形成了半导体鳍状物3，去除SiN硬掩膜6，对半导体鳍状物3进行离子注入掺杂。然而，当对半导体鳍状物3进行离子注入掺杂时，由于注入离子的随机变化，并且由于半导体鳍状物3的形貌为条状，就会使得半导体鳍状物3的顶部与其侧壁存在掺杂差异，如图1c所示，不均匀的掺杂会导致Finfet整体性能的变差，因此，Finfet鳍状物的掺杂均匀性是现在Finfet制造时亟待解决的问题。
发明内容
本发明提供了一种形成Finfet掺杂鳍状物的方法，解决现有Finfet鳍状物进行离子注入掺杂时，掺杂均匀性差的问题。
本发明采用的技术手段如下：一种形成Finfet掺杂鳍状物的方法，包括：
提供半导体基底，并在所述半导体基底上形成图案化硬掩膜；
刻蚀半导体基底形成多个半导体侧壁，以及相邻两个半导体侧壁之间的沟槽，去除所述图案化硬掩膜；
在所述沟槽内形成绝缘体氧化物，所述绝缘体氧化物高度等于所述沟槽高度；
刻蚀所述半导体侧壁，使所述半导体侧壁高度低于所述绝缘氧化物高度；
在刻蚀后的半导体侧壁顶部外延生长掺杂的半导体鳍状物；
刻蚀所述绝缘体氧化物，使所述绝缘体氧化物顶部端面低于所述半导体鳍状物的顶部端面。
进一步，所述半导体基底材料为单晶硅，所述绝缘体氧化物材料为SiO2；其中，利用湿法刻蚀所述半导体侧壁，刻蚀剂为NH3·H2O或者四甲基氢氧化铵；利用湿法刻蚀所述绝缘体氧化物，刻蚀剂为稀释的HF溶液。
进一步，所述外延生长的所述半导体鳍状物为SiB，SiGe，SiC，SiP，SiAs，SiGeB，SiCB，GaN，InAs，InP之一。
进一步，所述SiGe中Si与Ge的原子比为20∶1至6∶4。
进一步，所述SiB，SiGeB，SiCB中B的浓度为1014至8×1021atoms/cm3。
进一步，所述SiC中Si与C的原子比为100∶1至20∶1。
依据本发明提供的方法，不需要对半导体鳍状物进行离子注入掺杂，而是在半导体基底上直接外延生成掺杂了的鳍状物，因此，如此生成的半导体鳍状物无论其顶部和侧壁都具有均匀的掺杂效果，提高了Finfet的整体性能。
附图说明
图1a为Finfet的结构示意图；
图1b为Finfet制造过程中的结构示意图；
图1c为对Finfet的半导体鳍状物进行离子注入掺杂的示意图；
图2为本发明一种形成Finfet掺杂鳍状物的方法流程图；
图3a～图3d为本发明制作Finfet掺杂鳍状物的流程结构示意图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明提供了一种形成Finfet掺杂鳍状物的方法，如图2所示，包括如下步骤：
提供半导体基底，并在所述半导体基底上形成图案化硬掩膜；
刻蚀半导体基底形成多个半导体侧壁，以及相邻两个半导体侧壁之间的沟槽，去除所述图案化硬掩膜；
在所述沟槽内形成绝缘体氧化物；
刻蚀所述半导体侧壁，使所述半导体侧壁高度低于所述绝缘氧化物高度；
在刻蚀后的半导体侧壁顶部外延生长掺杂的半导体鳍状物；
刻蚀所述绝缘体氧化物，使所述绝缘体氧化物顶部端面低于所述半导体鳍状物的顶部端面。
以下结合附图3a～3d详细描述本发明制作Finfet掺杂鳍状物的方法过程。
如图3a所示，提供半导体基底11，半导体基底11的材料一般为单晶硅材料，在半导体基底11上形成图案化的硬掩膜14，硬掩膜14一般为SiN，图案化硬掩膜14为长而薄的条状。
通过硬掩膜14刻蚀半导体基底11，形成多个半导体侧壁13，以及侧壁13之间的沟槽15；在沟槽15中形成绝缘体氧化物12，绝缘体氧化物12材料优选为SiO2。
参照图3b，去除硬掩膜14，利用湿法刻蚀去除部分半导体侧壁13，优选以NH3·H2O或者四甲基氢氧化铵为刻蚀剂，由于半导体侧壁13的材料为单晶硅，绝缘体氧化物12为SiO2，NH3·H2O或者四甲基氢氧化铵为刻蚀剂相对于SiO2为惰性，只对单晶硅具有刻蚀作用，因而，刻蚀后可使得刻蚀后的半导体侧壁13’的顶部端面低于绝缘氧化物12的顶部端面，即使半导体侧壁13凹陷；
在刻蚀后的半导体侧壁13’的顶部外延生长掺杂的半导体鳍状物14，如图3c所示，其中，掺杂的半导体鳍状物的材料可以是SiB，SiGe，SiC，SiP，SiAs，SiGeB，SiCB，GaN，InAs，InP等中的一种，且优选的，SiGe中Si与Ge的原子比为20∶1至6∶4，SiB，SiGeB，SiCB中B的浓度为1014至8×1021atoms/cm3，SiC中Si与C的原子比为100∶1至20∶1；作为本领域技术人员公知的技术手段，对如何外延生长掺杂的半导体鳍状物14不做限定，在实现时可根据具体情况选择合适的外延生长参数。
如图3d所示，在外延生长了掺杂的半导体鳍状物14后，对绝缘体氧化物12进行湿法刻蚀，优选刻蚀剂为稀释的HF溶液，由于HF溶液相对于Si呈惰性，可选择去除以SiO2为材料的绝缘体氧化物12，因此，可以使得绝缘体氧化物顶部端面低于半导体鳍状物的顶部端面，如此，即将掺杂的半导体鳍状物14露出绝缘体氧化物表面。
依据本发明提供的方法，不需要对半导体鳍状物进行离子注入掺杂，而是在半导体基底上直接外延生成掺杂了的鳍状物，因此，如此生成的半导体鳍状物无论其顶部和侧壁都具有均匀的掺杂效果，提高了Finfet的整体性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (6)
1.一种形成Finfet掺杂鳍状物的方法，包括：
提供半导体基底，并在所述半导体基底上形成图案化硬掩膜；
刻蚀半导体基底形成多个半导体侧壁，以及相邻两个半导体侧壁之间的沟槽，去除所述图案化硬掩膜；
在所述沟槽内形成绝缘体氧化物；
刻蚀所述半导体侧壁，使所述半导体侧壁高度低于所述绝缘氧化物高度；
在刻蚀后的半导体侧壁顶部外延生长掺杂的半导体鳍状物；
刻蚀所述绝缘体氧化物，使所述绝缘体氧化物顶部端面低于所述半导体鳍状物的顶部端面。
2.根据权利要求1所述的方法，其特征在于，所述半导体基底材料为单晶硅，所述绝缘体氧化物材料为SiO2；其中，利用湿法刻蚀所述半导体侧壁，刻蚀剂为NH3·H2O或者四甲基氢氧化铵；利用湿法刻蚀所述绝缘体氧化物，刻蚀剂为稀释的HF溶液。
3.根据权利要求1或2所述的方法，其特征在于，所述外延生长的所述半导体鳍状物为SiB，SiGe，SiC，SiP，SiAs，SiGeB，SiCB，GaN，InAs，InP之一。
4.根据权利要求3所述的方法，其特征在于，所述SiGe中Si与Ge的原子比为20∶1至6∶4。
5.根据权利要求3所述的方法，其特征在于，所述SiB，SiGeB，SiCB中B的浓度为1014至8×1021atoms/cm3。
6.根据权利要求3所述的方法，其特征在于，所述SiC中Si与C的原子比为100∶1至20∶1。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110398431.4A CN103137445B (zh) | 2011-12-05 | 2011-12-05 | 形成Finfet掺杂鳍状物的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110398431.4A CN103137445B (zh) | 2011-12-05 | 2011-12-05 | 形成Finfet掺杂鳍状物的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103137445A CN103137445A (zh) | 2013-06-05 |
| CN103137445B true CN103137445B (zh) | 2015-12-02 |
Family
ID=48497099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110398431.4A Active CN103137445B (zh) | 2011-12-05 | 2011-12-05 | 形成Finfet掺杂鳍状物的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103137445B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104282562A (zh) * | 2013-07-03 | 2015-01-14 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| US9093275B2 (en) * | 2013-10-22 | 2015-07-28 | International Business Machines Corporation | Multi-height multi-composition semiconductor fins |
| KR102241166B1 (ko) | 2013-12-19 | 2021-04-16 | 인텔 코포레이션 | 자기 정렬 게이트 에지 및 로컬 상호접속 및 그 제조 방법 |
| CN103715098B (zh) * | 2013-12-27 | 2019-03-19 | 上海集成电路研发中心有限公司 | 以碳纳米管为掩膜制备鳍形结构的方法 |
| US10636911B1 (en) * | 2018-11-20 | 2020-04-28 | Nanya Technology Corporation | Fin structure and method for manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1930671A (zh) * | 2004-01-16 | 2007-03-14 | 英特尔公司 | 三栅晶体管及其制造方法 |
| CN101789395A (zh) * | 2009-01-26 | 2010-07-28 | 台湾积体电路制造股份有限公司 | 半导体装置的制造方法 |
| CN101989617A (zh) * | 2009-07-31 | 2011-03-23 | 台湾积体电路制造股份有限公司 | 用于半导体晶体管的垂直鳍状结构及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005700B2 (en) * | 2004-01-06 | 2006-02-28 | Jong Ho Lee | Double-gate flash memory device |
| US20090057846A1 (en) * | 2007-08-30 | 2009-03-05 | Doyle Brian S | Method to fabricate adjacent silicon fins of differing heights |
-
2011
- 2011-12-05 CN CN201110398431.4A patent/CN103137445B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1930671A (zh) * | 2004-01-16 | 2007-03-14 | 英特尔公司 | 三栅晶体管及其制造方法 |
| CN101789395A (zh) * | 2009-01-26 | 2010-07-28 | 台湾积体电路制造股份有限公司 | 半导体装置的制造方法 |
| CN101989617A (zh) * | 2009-07-31 | 2011-03-23 | 台湾积体电路制造股份有限公司 | 用于半导体晶体管的垂直鳍状结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103137445A (zh) | 2013-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102446972B (zh) | 具有带凹口的鳍片结构的晶体管及其制造方法 | |
| US11749752B2 (en) | Doping profile for strained source/drain region | |
| US9257344B2 (en) | FinFETs with different fin height and EPI height setting | |
| US9306019B2 (en) | Integrated circuits with nanowires and methods of manufacturing the same | |
| CN103367441B (zh) | 具有悬空沟道的mosfet及其形成方法 | |
| US8450167B2 (en) | Method of fabricating semiconductor devices | |
| TW201334184A (zh) | 半導體元件與其形成方法及ｐ型金氧半電晶體 | |
| US9570586B2 (en) | Fabrication methods facilitating integration of different device architectures | |
| CN104752211B (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN103137445B (zh) | 形成Finfet掺杂鳍状物的方法 | |
| US9224841B2 (en) | Semiconductor fins on a trench isolation region in a bulk semiconductor substrate and a method of forming the semiconductor fins | |
| CN105448991A (zh) | 晶体管及其形成方法 | |
| CN106486375A (zh) | 半导体结构的形成方法 | |
| US9449834B2 (en) | Method of fabricating semiconductor devices including PMOS devices having embedded SiGe | |
| US9564513B2 (en) | Epitaxy in semiconductor structure and manufacturing method thereof | |
| CN109427591A (zh) | 半导体器件及其形成方法 | |
| CN106856170B (zh) | 鳍式场效应晶体管的形成方法 | |
| CN105514158A (zh) | 半导体结构和测试结构的形成方法、测试方法 | |
| CN104752216A (zh) | 晶体管的形成方法 | |
| CN106952819B (zh) | 鳍式场效应晶体管的形成方法 | |
| CN105655383A (zh) | 半导体结构及其形成方法 | |
| CN104103505A (zh) | 栅极的形成方法 | |
| CN106328520A (zh) | 纳米线场效应晶体管及其形成方法 | |
| CN105097522B (zh) | 半导体器件及其形成方法 | |
| CN103426766B (zh) | Pmos晶体管及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |