CN103367441B - 具有悬空沟道的mosfet及其形成方法 - Google Patents

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Abstract

一种器件包括半导体衬底以及位于半导体衬底上方的晶体管的沟道区。沟道区包括半导体材料。气隙设置在沟道区的下方并且与沟道区对准，其中，沟道区的底面暴露于气隙。绝缘区设置在气隙的相对侧上，其中，沟道区的底面高于绝缘区的顶面。晶体管的栅极电介质设置在沟道区的顶面和侧壁上。晶体管的栅电极位于栅极电介质上方。本发明提供具有悬空沟道的MOSFET及其形成方法。

Description

具有悬空沟道的MOSFET及其形成方法
技术领域
本发明涉及一种MOSFET及其形成方法。
背景技术
随着集成电路不断地按比例缩小，金属氧化物半导体场效应晶体管(MOSFET)变得越来越小，其中栅极越来越短。这需要结、尤其是轻掺杂源极/漏极区和口袋区之间的结变得更浅。然而，由于注入的杂质的扩散，将结的深度减小至约用于短沟道效应(SCE)控制变得非常困难。
使减小结深度变得更困难的原因在于对于越小的MOSFET，口袋区需要具有越高的杂质浓度。然而，采用较重的口袋掺杂，可能产生一些不利影响。例如，尽管SCE控制和漏致势垒降低(DIBL)可能更好，但是沟道区中的载流子的载流子迁移率降低，导致更小的器件驱动电流。为了解决这些问题，已提出了悬空硅层(Silicon-ON-Nothing，SON)MOSFET。SONMOSFET在沟道区下方具有气隙。通过气隙，改进了SON MOSFET的SCE，并且能够减少漏电流。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种器件，包括：半导体衬底；晶体管的沟道区，位于所述半导体衬底的上方，其中，所述沟道区包含半导体材料；气隙，位于所述沟道区的下方并且与所述沟道区对准，其中，所述沟道区的底面暴露于所述气隙；绝缘区，位于所述气隙的相对侧上，其中，所述沟道区的底面高于所述绝缘区的顶面；所述晶体管的栅极电介质，位于所述沟道区的顶面和侧壁上；以及所述晶体管的栅电极，位于所述栅极电介质的上方。
在上述器件中，其中，所述气隙延伸至所述绝缘区之间的间隔中。
在上述器件中，其中，所述栅极电介质与所述沟道区的相对侧壁接触。
在上述器件中，其中，所述沟道区和所述半导体衬底包含不同的半导体材料。
在上述器件中，其中，所述沟道区包括顶部平坦部分以及位于所述顶部平坦部分下方的两个边部，其中，所述两个边部连接至所述顶部平坦部分的相对侧，并且，所述气隙包括位于所述两个边部之间并且与这两个边部齐平的部分。
在上述器件中，其中，所述沟道区是平坦的，并且所述沟道区具有基本上平坦的顶面和基本上平坦的底面。
在上述器件中，进一步包括：第一半导体区，连接至所述沟道区的端部，其中，所述沟道区和所述半导体区由相同的半导体材料形成；以及第二半导体区，位于所述第一半导体区下面并且接触所述第一半导体区，其中，所述第二半导体区的边缘从所述第一半导体区的相应边缘凹进，并且所述第一半导体区和所述第二半导体区由不同的半导体材料形成。
根据本发明的另一方面，还提供了一种器件，包括：半导体衬底；绝缘区，位于所述半导体衬底的顶部，其中，所述绝缘区包括相互面对的两个侧壁，并且相对的所述侧壁通过间隔相互间隔开；沟道区，包含半导体材料，所述沟道区位于所述半导体衬底上方并且与所述间隔对准；气隙，位于所述沟道区的下面并且与所述沟道区对准，其中，所述气隙包括与所述绝缘区的两个侧壁中的相应侧壁基本上对准的第一边缘；栅极电介质，位于所述沟道区的顶面和侧壁上；以及栅电极，位于所述栅极电介质的上方，其中，所述沟道区、所述栅极电介质和所述栅电极形成晶体管的一部分。
在上述器件中，其中，所述气隙包括与所述栅电极的位于所述气隙相对侧上的部分齐平并且位于所述部分之间的部分。
在上述器件中，其中，所述气隙延伸至所述间隔中，其中所述绝缘区的两个侧壁的上部暴露于所述气隙。
在上述器件中，其中，所述沟道区包括顶部平坦部分，以及位于所述顶部平坦部分下方的两个边部，其中，所述两个边部连接至所述顶部平坦部分的相对侧，并且，所述气隙包括位于所述两个边部之间并且与这两个边部齐平的部分。
在上述器件中，其中，所述沟道区是平坦的，并且所述沟道区具有基本上平坦的顶面和基本上平坦的底面。
在上述器件中，进一步包括：第一半导体区，连接至所述沟道区的端部，其中，所述沟道区和所述半导体区由相同的半导体材料形成；以及第二半导体区，位于所述第一半导体区下面并且接触所述第一半导体区，其中，所述第二半导体区的边缘从所述第一半导体区的相应边缘凹进，并且所述第一半导体区和所述第二半导体区由不同的半导体材料形成。
在上述器件中，其中，所述气隙进一步包括与所述绝缘区重叠的第二边缘，并且其中，所述第一边缘之间的第一距离小于所述第二边缘之间的第二距离。
根据本发明的另一方面，还提供了一种方法，包括：实施外延以生长半导体层，其中，所述半导体层包括位于半导体区上方的顶部，其中所述半导体区位于衬底中的两个绝缘区之间；使所述绝缘区凹进以暴露出所述半导体区的部分侧壁；蚀刻所述半导体区的一部分，其中，所述半导体区的经过蚀刻的部分位于所述半导体层的底面的下方并且接触所述半导体层的底面，其中所述半导体层基本上未被蚀刻，并且所述半导体层通过气隙与下面的区域间隔开；在所述半导体层上方形成栅极电介质；以及在所述栅极电介质上方形成栅电极。
在上述方法中，其中，在使所述绝缘区凹进的步骤之前实施所述外延，所述方法进一步包括：在实施所述外延的步骤之前，实施另一凹进以使绝缘区凹进，其中，在所述另一凹进之后，所述半导体区的顶部突出在所述绝缘区的顶面的上方，所述半导体层包括位于所述半导体区的顶部的侧壁上的部分。
在上述方法中，进一步包括：在实施所述外延的步骤之前，使所述半导体区的顶部凹进以形成凹槽，其中，在所述凹槽中形成所述半导体层。
在上述方法中，其中，所述半导体层包括：窄部；以及两个宽部，比所述窄部宽，所述两个宽部连接至所述窄部的相对端部，其中，在蚀刻所述半导体区域的一部分的步骤中，所述气隙形成在所述半导体层的所述窄部的下面，并且其中，所述半导体层由所述半导体区的位于所述半导体层的两个宽部的下面并且与所述半导体层的两个宽部重叠的部分支撑。
在上述方法中，其中，在所述两个绝缘区之间形成所述半导体区的步骤包括：蚀刻位于所述两个绝缘区之间的一部分半导体衬底以形成凹槽；以及实施所述外延以在所述凹槽中生长所述半导体区。
在上述方法中，其中，在形成所述栅电极的步骤之后，保留所述气隙。
附图说明
为了更完整地理解实施例及其优点，现在将结合附图所做的以下描述作为参考，其中：
图1至图8B是制造根据一些示例性实施例的金属氧化物半导体场效应晶体管(MOSFET)的中间阶段的截面图、俯视图和透视图，其中MOSFET具有悬空沟道；以及
图9至图13示出了制造根据一些可选示例性实施例的MOSFET的中间阶段的截面图、俯视图和透视图。
具体实施方式
在下面详细论述实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅仅是说明性的，而不用于限制本发明的范围。
根据多个示例性实施例提供了具有悬空沟道的金属氧化物半导体场效应晶体管(MOSFET)及其形成方法。示出了形成MOSFET的中间阶段。论述了实施例的变化。通过所有各个附图和说明性实施例，相似的附图标号用于指示相似的元件。
参照图1，提供了衬底20，其可以是半导体晶圆的一部分。衬底20可以是半导体衬底。衬底20可以是块状衬底，或者可以具有绝缘体上硅结构。在一些实施例中，衬底20是硅衬底，但是其也可以包含硅锗(SiGe)、硅碳(SiC)等。在衬底20的顶部中形成绝缘区，诸如浅沟槽隔离(STI)区22。可以通过使半导体衬底20凹进以形成开口然后用介电材料填充开口来形成STI区22。STI区22可以包括其侧壁22A相互面对的两个相邻的区，其中一部分衬底位于两个相邻的STI区22之间并且邻接这两个相邻的STI区22。
参照图2，去除衬底20位于两个相邻的STI区22之间的部分，形成开口24。在一些实施例中，开口24的底部与STI区22的底部齐平。在可选实施例中，开口24的底部可以低于或者高于STI区22的底部。
参照图3A，例如采用选择性外延生长(SEG)在开口24中形成外延区26。外延区26可以由半导体材料形成，该半导体材料可以包含IV族材料，诸如Si、Ge、C或它们的组合。在一些示例性实施例中，外延区26是由基本上纯的锗(例如，具有大于约95％的锗百分率的锗)形成。在可选实施例中，外延区26包含SiGe，其可以表示为Si1-zGez，其中z是锗在硅锗中的原子百分率，并且z可以大于0，并可以等于或者小于1。当z等于约1时，SiGe层26由基本上纯的锗形成。在一些示例性实施例中，z介于约0.1和约1之间。在又一些实施例中，外延区26包含III-V族化合物半导体材料，包括但不限于GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合和它们的多层。外延区26也可以由II-VI族化合物材料形成。外延区26的顶面可以与STI区22的顶面齐平，或者高于或低于STI区22的顶面。在一些实施例中，外延区26生长至高于STI区22的顶面的平面。实施诸如化学机械抛光(CMP)的平坦化使外延区26的顶面与STI区22的顶面齐平。
图3B示出了图3A所示的结构的透视图，其中，图3A中的截面图是由图3B中的平面剖切线3A-3A获得的。在一些实施例中，外延区26具有犬骨形状，包括窄部26A和连接至窄部26A的相对端部的宽部26B。窄部26A的宽度W1可以介于约5nm和约20nm之间。宽部26B的宽度W2可以大于约20nm或者大于约40nm。然而，本领域技术人员将认识到在整个说明书中列举的尺寸仅是实例，并且可以改变成不同的值。虽然宽部26B被示出为具有矩形形状，但是它们也可以具有其他形状。例如，宽部26B可以具有不规则四边形形状，其中不规则四边形的窄侧连接至窄部26A。
参照图4，使STI区22凹进。凹进深度D1可以大于例如约5nm。因此，一部分外延区26凸出在邻近的STI区22的顶面上方。接着，如图5所示，在外延区26的顶面和侧壁上生长外延半导体层28。外延半导体层28可以是基本上共形的层，并因此侧壁部和顶部具有基本上相同的深度。外延是选择性的，从而在STI区22上不生长外延半导体层28。外延半导体层28的厚度T1可以小于约40nm，并且可以介于例如约5nm和约40nm之间。外延半导体层28包括在外延区26的窄部26A的顶面和侧壁上形成的窄部28A。此外，外延半导体层28包括在外延区26的宽部26B的顶面和侧壁上形成的宽部28B(参照图7B)。
在图2至图5所示的实施例中，形成外延区26以替换部分衬底20，该部分位于STI区22的相对侧壁之间。在可选实施例中，略过了图2至图3所示的步骤。代替为，对图1所示的结构实施STI凹进步骤，得到的结构与图5所示的结构相似，除了示出的外延区26不是外延生长的，而是原衬底20的一部分，原衬底20可以是例如硅衬底。
图6示出了STI区22的进一步凹进，其中凹进深度D2可以介于约5nm和约40nm之间。因此暴露出外延区26的部分侧壁。
接着，如图7A所示，实施蚀刻以蚀刻外延区26的暴露部分。选择蚀刻剂来侵蚀外延区26，而对外延半导体层28和STI区22的蚀刻是最小的(如果有的话)。因此，也可以将外延区26和外延半导体层28的材料选择为具有高蚀刻选择性，并且可以相应地选择适当的蚀刻剂。在一些示例性实施例中，外延半导体层28由硅形成，而外延区26由锗形成。相应的蚀刻剂可以是氯化氢(HCl)。在可选示例性实施例中，外延半导体层28由Si1-yGey形成，而外延区26由Si1-xGex形成，其中x＞y。相应的蚀刻剂也可以是HCl。在又一个可选示例性实施例中，外延半导体层28包含InGaAs，而外延区26包含InP。相应的蚀刻剂可以是HCl。在又一个可选示例性实施例中，外延半导体层28包含InP，而外延区26包含InGaAs。相应的蚀刻剂可以是H3PO4和H2O2的组合。在又一个可选示例性实施例中，外延半导体层28包含GaSb，而外延区26包含InAs。相应的蚀刻剂可以是柠檬酸(C6H8O7)和H2O2的组合。在又一个可选示例性实施例中，外延半导体层28包含InAs，而外延区26包含GaSb。相应的蚀刻剂可以是NH4OH。
如图6和图7A所示，在蚀刻后，至少窄部26A的顶部被去除，因此外延半导体层28的窄部28A通过气隙30与下面的外延区26(或者如果外延区26被完全去除则与衬底20)分开。可以看出气隙30包括高于STI区22的顶面的部分以及位于STI区域22之间的部分。
图7B示出了图7A中示出的结构的透视图，其中图7A中的截面图由图7B中的平面剖切线7A-7A获得。可以看出外延区26的宽部26B从侧壁凹进。然而，宽部26B的中心部分26C保持未被蚀刻。图7C示出了中心部分26C之一的截面图，其中，该截面图是由图7B中的平面剖切线7C-7C获得。因此，外延半导体层28由外延区26的中心部分26C支撑，但是外延半导体层28的窄部28A完全悬浮在气隙30的上方。
接着，如图8A和图8B所示，形成MOSFET1()()，其中外延半导体层28的窄部28A形成MOSFET100的沟道区。图8A和图8B分别示出了截面图和俯视图，图8A的截面图由图8B中的平面剖切线8A-8A获得。如图8A和图8B所示，MOSFET1()()包括栅极电介质32、栅电极34以及位于栅电极34侧壁上的栅极间隔件36。参照图8B，栅极电介质32和栅电极34可以与外延半导体层28的窄部28A重叠，而不与宽部28B重叠(图8B)。参照图8A，在沟道区28A的侧壁和顶面上形成栅极电介质32。栅极电介质32的材料可以包括氧化硅、氮化硅或高k介电材料，诸如含Hf的电介质或其他类型的高k材料。栅电极34可以由多晶硅、金属、金属硅化物和/或类似物形成。
接着，也如图8B所示，形成源极和漏极区38，其中，形成工艺可以包括例如注入步骤，该步骤可以在形成栅极间隔件36之后实施。在一些实施例中，可以在外延半导体层28的宽部28B上生长其他外延层，其也可以用附图标号38表示。其他外延层也形成源极和漏极区38的一部分。
再次参照图8A，外延半导体层28的窄部28A形成MOSFET1()()的沟道区。因为沟道区28A包括顶部28A1和下方的连接至顶部28A1的相对侧两个边部28A2，相应的MOSFET1()()是鳍式场效应晶体管(FinFET)。
图9至图13示出形成根据可选实施例的MOSFET的中间阶段的截面图。除非明确说明，这些实施例中的元件的材料和形成方法与图1至图8B所示的实施例中的用相似附图标号指示的相似的元件基本上相同。因此，图9至图13所示的相似元件的细节可以在图1至图8B所示的实施例的论述中找到。在此对工艺进行简要论述。
这些实施例的初始步骤与图1中所示的基本上相同。接着，参照图9，形成外延区26。外延区26的俯视图形状可以在图11B中找到。外延区26的顶面与位于外延区26的相对侧上的STI区22的顶面齐平。相对的STI区22之间的部分衬底20轻微凹进形成凹槽40。接着，如图10所示，通过外延在凹槽中形成外延半导体层28。外延半导体层28的厚度T2可以介于例如约5nm和约40nm之间。
在可选实施例中，略过形成外延区26。替代为，使STI区22的相对侧壁之间的半导体衬底20的顶部(请参照图1)轻微凹进形成如图9中的凹槽40，并且在凹槽40中生长外延半导体层28并形成衬底20的暴露部分。得到的结构与图10中所示的结构基本上相同，除了外延区26代替为原衬底20的一部分。
接着，如分别为截面图和透视图的图11A和图11B所示，使STI区22凹进，以使外延半导体层28高于得到的STI区22。还暴露出外延区26的部分侧壁。如图11B所示，外延区26包括窄部26A和连接至窄部26A的相对端部的宽部26B。外延半导体层28可以包括窄部28A和连接至宽部28A的相对端部的宽部28B。宽度W2大于宽度W1。
接着，如图12A和图12B所示，实施蚀刻以去除外延区26的窄部26A的顶部。因此，在外延半导体层28的窄部28A的下方形成气隙30。如图12B所示，使宽部26B从其侧壁凹进，并且不蚀刻宽部26B的中心部分26C。因此，外延半导体层28由中心部分26C支撑，并且窄部28A悬浮在气隙30上方。用于实施蚀刻的蚀刻剂与外延半导体层28和外延区26的材料有关。可选地，如果在衬底20上形成外延半导体层28而不形成外延区26，则选择蚀刻剂以侵蚀外延半导体层28而不侵蚀衬底20。示例性的材料和相应的蚀刻剂在图1至图8B的实施例中进行论述。
图13示出MOSFET100的形成，其包括栅极电介质32和栅电极34。图13中的MOSFET100的俯视图与图8B所示的基本上相同。类似地，也形成源极和漏极区38和栅极间隔件36。如图13所示，在这些实施例中，沟道区28A是平面的，并因此相应的MOSFET100是平面MOSFET。
可以看出在如图8A、图8B和图13中所示的MOSFET100中，沟道区28A具有高于邻近的STI区22的顶面的底面。而且，气隙30的顶部高于STI区22的顶面。结果，相应的栅电极34具有低于气隙30的顶面的部分。在图8A中，气隙30包括在相对的边部28A2之间延伸的一部分，并且气隙30的边缘30A与STI区22的相应边缘22A基本上对准。而且，在图8A和图13中，气隙30的边缘30B位于STI区22之上并与STI区22对准，并且比边缘30A相互之间具有更大的间隔。气隙30使沟道区28A与衬底20绝缘，并因此减少MOSFET100的漏电流，从而改进短沟道效应。在得到的MOSFET100中，气隙30可以填充有空气，或者可以是真空的。
根据实施例，一种器件包括半导体衬底以及位于半导体衬底上方的晶体管的沟道区。沟道区包含半导体材料。气隙设置在沟道区的下方并且与沟道区对准，其中沟道区的底面暴露于气隙。绝缘区设置在气隙的相对侧上，其中，沟道区的底面高于绝缘区的顶面。晶体管的栅极电介质设置在沟道区的顶面和侧壁上。晶体管的栅电极位于栅极电介质上方。
根据其他实施例，一种器件包括半导体衬底以及位于半导体衬底顶部的绝缘区。绝缘区具有相互面对的两个侧壁，其中，相对的侧壁通过间隔相互间隔开。由半导体材料形成的沟道区设置在半导体衬底上方并且与间隔对准。气隙设置在沟道区的下面并且与沟道区对准，其中气隙包括与绝缘区的两个侧壁中的相应侧壁基本上对准的边缘。栅极电介质位于沟道区的顶面和侧壁上。栅电极位于栅极电介质的上方。沟道区、栅极电介质和栅电极形成晶体管的一部分。
根据又一些实施例，一种方法包括实施外延以生长半导体层。半导体层具有位于半导体区上方的顶部。半导体区位于衬底中的两个绝缘区之间。使绝缘区凹进以暴露出半导体区的部分侧壁。蚀刻半导体区的一部分，其中，半导体区的经过蚀刻的部分位于半导体层底面的下方并且接触半导体层的底面。半导体层基本上未被蚀刻，并且半导体层通过气隙与下面的区域间隔开。该方法进一步包括在半导体层的上方形成栅极电介质，以及在栅极电介质的上方形成栅电极。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的精神和范围的情况下，在其中进行各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明将很容易地理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (20)

1.一种MOSFET器件，包括：
半导体衬底；
晶体管的沟道区，位于所述半导体衬底的上方，其中，所述沟道区包含半导体材料；
气隙，位于所述沟道区的下方并且与所述沟道区对准，其中，所述沟道区的底面暴露于所述气隙；
绝缘区，位于所述气隙的相对侧上，其中，所述沟道区的底面高于所述绝缘区的顶面；
所述晶体管的栅极电介质，位于所述沟道区的顶面和侧壁上；以及
所述晶体管的栅电极，位于所述栅极电介质的上方。
2.根据权利要求1所述的MOSFET器件，其中，所述气隙延伸至所述绝缘区之间的间隔中。
3.根据权利要求1所述的MOSFET器件，其中，所述栅极电介质与所述沟道区的相对侧壁接触。
4.根据权利要求1所述的MOSFET器件，其中，所述沟道区和所述半导体衬底包含不同的半导体材料。
5.根据权利要求1所述的MOSFET器件，其中，所述沟道区包括顶部平坦部分以及位于所述顶部平坦部分下方的两个边部，其中，所述两个边部连接至所述顶部平坦部分的相对侧，并且，所述气隙包括位于所述两个边部之间并且与这两个边部齐平的部分。
6.根据权利要求1所述的MOSFET器件，其中，所述沟道区是平坦的，并且所述沟道区具有平坦的顶面和平坦的底面。
7.根据权利要求1所述的MOSFET器件，进一步包括：
第一半导体区，连接至所述沟道区的端部，其中，所述沟道区和所述半导体区由相同的半导体材料形成；以及
第二半导体区，位于所述第一半导体区下面并且接触所述第一半导体区，其中，所述第二半导体区的边缘从所述第一半导体区的相应边缘凹进，并且所述第一半导体区和所述第二半导体区由不同的半导体材料形成。
8.一种MOSFET器件，包括：
半导体衬底；
绝缘区，位于所述半导体衬底的顶部，其中，所述绝缘区包括相互面对的两个侧壁，并且相对的所述侧壁通过间隔相互间隔开；
沟道区，包含半导体材料，所述沟道区位于所述半导体衬底上方并且与所述间隔对准；
气隙，位于所述沟道区的下面并且与所述沟道区对准，其中，所述气隙包括与所述绝缘区的两个侧壁中的相应侧壁对准的第一边缘；
栅极电介质，位于所述沟道区的顶面和侧壁上；以及
栅电极，位于所述栅极电介质的上方，其中，所述沟道区、所述栅极电介质和所述栅电极形成晶体管的一部分。
9.根据权利要求8所述的MOSFET器件，其中，所述气隙包括与所述栅电极的位于所述气隙相对侧上的部分齐平并且位于所述部分之间的部分。
10.根据权利要求8所述的MOSFET器件，其中，所述气隙延伸至所述间隔中，其中所述绝缘区的两个侧壁的上部暴露于所述气隙。
11.根据权利要求8所述的MOSFET器件，其中，所述沟道区包括顶部平坦部分，以及位于所述顶部平坦部分下方的两个边部，其中，所述两个边部连接至所述顶部平坦部分的相对侧，并且，所述气隙包括位于所述两个边部之间并且与这两个边部齐平的部分。
12.根据权利要求8所述的MOSFET器件，其中，所述沟道区是平坦的，并且所述沟道区具有平坦的顶面和平坦的底面。
13.根据权利要求8所述的MOSFET器件，进一步包括：
第一半导体区，连接至所述沟道区的端部，其中，所述沟道区和所述半导体区由相同的半导体材料形成；以及
第二半导体区，位于所述第一半导体区下面并且接触所述第一半导体区，其中，所述第二半导体区的边缘从所述第一半导体区的相应边缘凹进，并且所述第一半导体区和所述第二半导体区由不同的半导体材料形成。
14.根据权利要求8所述的MOSFET器件，其中，所述气隙进一步包括与所述绝缘区重叠的第二边缘，并且其中，所述第一边缘之间的第一距离小于所述第二边缘之间的第二距离。
15.一种用于形成MOSFET的方法，包括：
实施外延以生长半导体层，其中，所述半导体层包括位于半导体区上方的顶部，其中所述半导体区位于衬底中的两个绝缘区之间；
使所述绝缘区凹进以暴露出所述半导体区的部分侧壁；
蚀刻所述半导体区的一部分，其中，所述半导体区的经过蚀刻的部分位于所述半导体层的底面的下方并且接触所述半导体层的底面，其中所述半导体层未被蚀刻，并且所述半导体层通过气隙与下面的区域间隔开；
在所述半导体层上方形成栅极电介质；以及
在所述栅极电介质上方形成栅电极。
16.根据权利要求15所述的用于形成MOSFET的方法，其中，在使所述绝缘区凹进的步骤之前实施所述外延，所述方法进一步包括：
在实施所述外延的步骤之前，实施另一凹进以使绝缘区凹进，其中，在所述另一凹进之后，所述半导体区的顶部突出在所述绝缘区的顶面的上方，所述半导体层包括位于所述半导体区的顶部的侧壁上的部分。
17.根据权利要求15所述的用于形成MOSFET的方法，进一步包括：
在实施所述外延的步骤之前，使所述半导体区的顶部凹进以形成凹槽，其中，在所述凹槽中形成所述半导体层。
18.根据权利要求15所述的用于形成MOSFET的方法，其中，所述半导体层包括：
窄部；以及
两个宽部，比所述窄部宽，所述两个宽部连接至所述窄部的相对端部，其中，在蚀刻所述半导体区域的一部分的步骤中，所述气隙形成在所述半导体层的所述窄部的下面，并且其中，所述半导体层由所述半导体区的位于所述半导体层的两个宽部的下面并且与所述半导体层的两个宽部重叠的部分支撑。
19.根据权利要求15所述的用于形成MOSFET的方法，其中，在所述两个绝缘区之间形成所述半导体区的步骤包括：
蚀刻位于所述两个绝缘区之间的一部分半导体衬底以形成凹槽；以及
实施所述外延以在所述凹槽中生长所述半导体区。
20.根据权利要求15所述的用于形成MOSFET的方法，其中，在形成所述栅电极的步骤之后，保留所述气隙。
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