KR20130111169A - Ｃｏｎ을 구비한 ｍｏｓｆｅｔ 및 이의 형성 방법 - Google Patents

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Abstract

디바이스는 반도체 기판, 및 반도체 기판 위의 트랜지스터의 채널 영역을 포함한다. 채널 영역은 반도체 재료를 포함한다. 에어 갭이 채널 영역 아래에 배치되고 채널 영역에 맞춰 정렬되며, 채널 영역의 바닥 표면이 에어 갭에 노출된다. 에어 갭의 대향 측에 절연 영역이 배치되며, 채널 영역의 바닥 표면은 절연 영역의 상부 표면보다 높다. 트랜지스터의 게이트 유전체는 채널 영역의 상부 표면 및 측벽 상에 배치된다. 트랜지스터의 게이트 전극은 게이트 유전체 위에 있다.

Description

ＣＯＮ을 구비한 ＭＯＳＦＥＴ 및 이의 형성 방법{MOSFETS WITH CHANNELS ON NOTHING AND METHODS FOR FORMING THE SAME}
본 발명은 반도체 분야에 관한 것이다.
집적 회로의 증가하는 다운 스케일링(down-scaling)으로 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; Metal-Oxide-Semiconductor Field-Effect Transistor)는 점점 더 짧아지는 게이트와 함께 점점 더 작아지고 있다. 이는 접합(junction), 특히 저농도 도핑된 소스/드레인(lightly doped source/drain) 영역과 포켓(pocket) 영역 사이의 접합이 보다 얇아질(shallow) 것을 요구한다. 그러나, 주입된 불순물의 확산으로 인해, 단채널 효과(SCE; Short Channel Effect) 제어를 위해 접합의 깊이를 약 50Å으로 감소시키는 것은 매우 어려운 일이다.
접합 깊이의 감소를 더 어렵게 만드는 것은, 보다 작은 MOSFET의 경우, 포켓 영역이 더 높은 불순물 농도를 가져야 한다는 점이다. 그러나, 더 높아진 농도의 포켓 주입으로, 여러 가지 악영향이 초래될 수 있다. 예를 들어, SCE 제어 및 DIBL(Drain-Induced Barrier Lowering)는 더 나아질 수 있지만, 채널 영역에서의 캐리어의 캐리어 이동도는 저하되며, 그 결과 디바이스 구동 전류가 더 작아진다. 이들 문제를 풀기 위해, SON(Silicon-On-Nothing) MOSFET이 제안되었다. SON MOSFET은 채널 영역 아래에 에어 갭(air-gap)을 갖는다. 에어 갭을 가짐으로써 SON MOSFET의 SCE가 개선되고 누설 전류가 감소될 수 있다.
본 발명은 CON(channel on nothing)을 구비한 MOSFET 및 이의 형성 방법을 제공하고자 한다.
디바이스는 반도체 기판, 및 반도체 기판 위의 트랜지스터의 채널 영역을 포함한다. 채널 영역은 반도체 재료를 포함한다. 에어 갭이 채널 영역 아래에 배치되고 채널 영역에 맞춰 정렬되며, 채널 영역의 바닥 표면이 에어 갭에 노출된다. 에어 갭의 대향 측에 절연 영역이 배치되며, 채널 영역의 바닥 표면은 절연 영역의 상부 표면보다 높다. 트랜지스터의 게이트 유전체는 채널 영역의 상부 표면 및 측벽 상에 배치된다. 트랜지스터의 게이트 전극은 게이트 유전체 위에 있다.
본 발명에 따라 CON을 구비한 MOSFET 및 이의 형성 방법을 제공할 수 있다.
디바이스는 반도체 기판, 및 반도체 기판 위의 트랜지스터의 채널 영역을 포함한다. 채널 영역은 반도체 재료를 포함한다. 에어 갭이 채널 영역 아래에 배치되고 채널 영역에 맞춰 정렬되며, 채널 영역의 바닥 표면이 에어 갭에 노출된다. 에어 갭의 대향 측에 절연 영역이 배치되며, 채널 영역의 바닥 표면은 절연 영역의 상부 표면보다 높다. 트랜지스터의 게이트 유전체는 채널 영역의 상부 표면 및 측벽 상에 배치된다. 트랜지스터의 게이트 전극은 게이트 유전체 위에 있다.
본 개시의 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 예시적인 것이며, 본 개시의 범위를 한정하지 않는다.
CON(channel on nothing)을 구비한 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 이를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. MOSFET을 형성하는 중간 단계들이 예시된다. 실시예의 변형이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1을 참조하면, 반도체 웨이퍼의 일부일 수 있는 기판(20)이 제공된다. 기판(20)은 반도체 기판일 수 있다. 기판(20)은 벌크기판일 수 있거나, 또는 SOI(silicon-on-insulator) 구조를 가질 수 있다. 일부 실시예에서, 기판(20)은 실리콘 기판이지만, 이는 또한 실리콘 게르마늄(SiGe), 실리콘 카본(Sic) 등을 포함할 수 있다. STI(Shallow Trench Isolation) 영역(22)과 같은 절연 영역이 기판(20)의 상부 부분에 형성된다. STI 영역(22)은 개구를 형성하도록 반도체 기판(20)을 리세싱(recessing)한 다음, 개구를 유전체 재료로 채움으로써 형성될 수 있다. STI 영역(22)은 서로 마주하는 각자의 측벽(22A)을 갖는 2개의 이웃하는 영역을 포함할 수 있으며, 기판(20)의 일부가 2개의 이웃하는 STI 영역(22) 사이에 인접해 있다.
도 2를 참조하면, 2개의 이웃하는 STI 영역(22) 사이에 있는 기판(20)의 일부가 제거되며 개구(24)를 형성한다. 일부 실시예에서, 개구(24)의 바닥은 STI 영역(22)의 바닥과 같은 높이에 있다. 대안의 실시예에서, 개구(24)의 바닥은 STI 영역(22)의 바닥보다 더 낮거나 더 높을 수 있다.
다시 도 3a를 참조하면, 예를 들어 SEG(Selective Epitaxial Growth)를 사용하여 에피텍시 영역(26)이 개구(24)에 형성된다. 에피텍시 영역(26)은 Si, Ge, C 또는 이들의 조합과 같은 Ⅳ족 재료를 포함할 수 있는 반도체 재료로 형성될 수 있다. 일부 예시적인 실시예에서, 에피텍시 영역(26)은 예를 들어 약 95퍼센트보다 더 큰 게르마늄 비율을 갖는 실질적으로 순수한 게르마늄으로 형성된다. 대안의 실시예에서, 에피텍시 영역(26)은 Si1 - zGez로 표현될 수 있는 SiGe를 포함하며, z는 실리콘 게르마늄에서의 게르마늄의 원자 비율이고, z는 0보다 더 클 수 있고, 1 이하일 수 있다. z가 거의 1일 때, SiGe 층(26)은 실질적으로 순수한 게르마늄으로 형성된다. 일부 예시적인 실시에에서, z는 약 0.1 내지 약 1 사이이다. 또 다른 실시예에서, 에피텍시 영역(26)은 Ⅲ-Ⅴ 화합물 반도체 재료를 포함하며, 이는 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 및 이들의 다층을 포함하지만 이에 한정되는 것은 아니다. 에피텍시 영역(26)은 또한 Ⅱ-Ⅳ 화합물 재료로 형성될 수 있다. 에피텍시 영역(26)의 상부 표면은 STI 영역(22)의 상부 표면과 같은 높이에 있거나, 이보다 더 높거나, 또는 이보다 더 낮을 수 있다. 일부 실시예에서, 에피텍시 영역(26)은 STI 영역(22)의 상부 표면보다 더 높은 높이로 성장된다. 에피텍시 영역(26)의 상부 표면을 STI 영역(22)의 상부 표면의 높이에 맞추도록 화학 기계적 연마(CMP; Chemical Mechanical Polish)와 같은 평탄화가 수행된다.
도 3b는 도 3a에 도시된 구조의 사시도를 예시하며, 도 3a에서의 단면도는 도 3b에서의 평면 절단선 3A-3A로부터 얻어진다. 일부 실시예에서, 에피텍시 영역(26)은 좁은(narrow) 부분(26a)과, 좁은 부분(26a)의 대향 단부에 연결된 넓은(wide) 부분(26B)을 포함하는 개 뼈다귀 형상을 갖는다. 좁은 부분(26A)의 폭 W1은 약 5 nm 내지 약 20 nm 사이일 수 있다. 넓은 부분(26B)의 폭 W2는 약 20 nm보다 크거나, 또는 약 40 nm보다 더 클 수 있다. 그러나 당해 기술 분야에서의 통상의 지식을 가진 자라면, 설명 전반에 걸쳐 인용된 치수는 단지 예일 뿐이고 다른 값으로 바뀔 수 있다는 것을 알 것이다. 넓은 부분(26B)이 직사각형 형상을 갖는 것으로 예시되어 있지만, 이들은 다른 형상을 가질 수도 있다. 예를 들어, 넓은 부분(26B)은 사다리꼴 형상을 가질 수 있으며, 사다리꼴의 좁은 측이 좁은 부분(26A)에 연결된다.
도 4를 참조하면, STI 영역(22)은 리세싱된다. 리세싱 깊이 D1은 예를 들어 약 5 nm 보다 더 클 수 있다. 따라서, 에피텍시 영역(26)의 일부는 인접한 STI 영역(22)의 상부 표면 위로 돌출한다. 다음으로, 도 5에 도시된 바와 같이, 에피텍시 반도체 층(28)이 에피텍시 영역(26)의 상부 표면 및 측벽 상에 성장된다. 에피텍시 반도체 층(28)은 실질적으로 등각의(conformal) 층일 수 있고, 따라서 측벽 부분과 상부 부분은 실질적으로 동일한 깊이를 갖는다. 에피텍시는 에피텍시 반도체 층(28)이 STI 영역(22) 상에는 성장되지 않도록 선택적(selective)이다. 에피텍시 반도체 층(28)의 두께 T1은 약 40 nm보다 더 작을 수 있고, 예를 들어 약 5 nm 내지 약 40 nm 사이일 수 있다. 에피텍시 반도체 층(28)은 에피텍시 영역(26)의 좁은 부분(26A)의 상부 표면 및 측벽 상에 형성된 좁은 부분(28A)을 포함한다. 또한, 에피텍시 반도체 층(28)은 에피텍시 영역(26)의 넓은 부분(26B)의 상부 표면 및 측벽 상에 형성된 넓은 부분(28B)(도 7b 참조)을 포함한다.
도 2 내지 도 5에 예시된 실시예에서, 에피텍시 영역(26)은 STI 영역(22)의 대향 측벽 사이에 있는 기판(20)의 부분을 대체하도록 형성된다. 대안의 실시예에서, 도 2 내지 도 3에 도시된 단계가 생략된다. 대신에, STI 리세싱 단계가 도 1에 도시된 구조에 대해 수행되고, 그 결과의 구조는, 예시된 에피텍시 영역(26)이 에피텍셜 성장되지 않고 대신에 예를 들어 실리콘 기판일 수 있는 원래 기판(20)의 일부인 것을 제외하고는, 도 5에 도시된 바와 유사하다.
도 6은 STI 영역(22)의 부가의 리세싱을 예시하며, 리세싱 깊이 D2는 약 5 nm 내지 약 40 nm 사이일 수 있다. 따라서 에피텍시 영역(26)의 측벽의 일부가 노출된다.
다음으로, 도 7a에 도시된 바와 같이, 에피텍시 영역(26)의 노출된 부분을 에칭하도록 에칭이 수행된다. 에피텍시 반도체 층(28) 및 STI 영역(22)에 대한 에칭은 만약 있다면 최소한이면서 에피텍시 영역(26)을 공격할 에천트가 선택된다. 따라서, 에피텍시 영역(26) 및 에피텍시 반도체 층(28)의 재료는 또한 높은 에칭 선택도를 갖도록 선택되고, 적합한 에천트가 대응하여 선택될 수 있다. 일부 예시적인 실시예에서, 에피텍시 반도체 층(28)은 실리콘으로 형성되고, 에피텍시 영역(26)은 게르마늄으로 형성된다. 대응하는 에천트는 HCl일 수 있다. 대안의 예시적인 실시예에서, 에피텍시 반도체 층(28)은 Si1 - yGey로 형성되고, 에피텍시 영역(26)은 Si1 - xGex으로 형성되며, x>y이다. 대응하는 에천트는 또한 HCl일 수 있다. 또 대안의 예시적인 실시예에서, 에피텍시 반도체 층(28)은 InGaAs를 포함하고, 에피텍시 영역(26)은 InP을 포함한다. 대응하는 에천트는 HCl일 수 있다. 또 대안의 예시적인 실시예에서, 에피텍시 반도체 층(28)은 InP를 포함하고, 에피텍시 영역(26)은 InGaAs를 포함한다. 대응하는 에천트는 H3PO4 및 H2O2의 조합일 수 있다. 또 대안의 예시적인 실시예에서, 에피텍시 반도체 층(28)은 GaSb를 포함하고, 에피텍시 영역(26)은 InAs를 포함한다. 대응하는 에천트는 C6H8O7 및 H2O2의 조합일 수 있다. 또 대안의 예시적인 실시예에서, 에피텍시 반도체 층(28)은 InAs를 포함하고, 에피텍시 영역(26)은 GaSb를 포함한다. 대응하는 에천트는 NH4OH일 수 있다.
도 6 및 도 7a에 도시된 바와 같이, 에칭 후에, 좁은 부분(26A)은 적어도 그의 상부 부분이 제거되게 되며, 그리하여 에피텍시 반도체 층(28)의 좁은 부분(28A)은 에어 갭(30)에 의해 아래의 에피텍시 영역(26)(또는 에피텍시 영역(26)이 완전히 제거된 경우 기판(20))으로부터 분리된다. 에어 갭(30)은 STI 영역(22)의 상부 표면보다 높은 부분 및 STI 영역(22) 사이의 부분을 포함하는 것으로 관찰된다.
도 7b는 도 7a에 도시된 구조의 사시도를 예시하며, 도 7a에서의 단면도는 도 7b에서의 평면 절단선 7A-7A로부터 얻어진다. 에피텍시 영역(26)의 넓은 부분(26B)은 측벽으로부터 리세싱되는 것으로 관찰된다. 그러나, 넓은 부분(26B)의 중심 부분(26C)은 에칭되지 않은 채로 남는다. 도 7c는 중심 부분(26C)의 하나의 단면도를 예시하며, 단면도는 도 7b에서의 평면 절단선 7C-7C로부터 얻어진다. 따라서, 에피텍시 반도체 층(28)은 에피텍시 영역(26)의 중심 부분(26C)에 의해 지지되지만, 에피텍시 반도체 층(28)의 좁은 부분(28A)은 에어 갭(30) 위로 완전히 떠 있다(suspend).
다음으로, 도 8a 및 도 8b에 도시된 바와 같이, MOSFET(100)이 형성되며, 에피텍시 반도체 층(28)의 좁은 부분(28A)은 MOSFET(100)의 채널 영역을 형성한다. 도 8a 및 도 8b는 각각 단면도 및 평면도를 예시하며, 도 8a에서의 단면도는 도 8b에서의 평면 절단선 8A-8A로부터 얻어진다. 도 8a 및 도 8b에 도시된 바와 같이, MOSFET(100)는 게이트 유전체(32), 게이트 전극(34), 및 게이트 전극(34)의 측벽 상의 게이트 스페이서(36)를 포함한다. 도 8b를 참조하면, 게이트 유전체(32) 및 게이트 전극(34)은 좁은 부분(28A)과 중첩할 수 있고, 에피텍시 반도체 층(28)의 넓은 부분(28B)과는 중첩하지 않을 수 있다(도 8b). 도 8a를 참조하면, 게이트 유전체(32)는 채널 영역(28A)의 측벽 및 상부 표면 상에 형성된다. 게이트 유전체(32)의 재료는 실리콘 산화물, 실리콘 질화물, 또는 Hf 함유 유전체나 다른 종류의 하이 k(high-k) 재료와 같은 하이 k 유전체 재료를 포함할 수 있다. 게이트 전극(34)은 폴리실리콘, 금속, 금속 실리사이드, 및/또는 기타로 형성될 수 있다.
다음으로, 도 8b에 또한 도시된 바와 같이, 소스 및 드레인 영역(38)이 형성되며, 형성 공정은 예를 들어 게이트 스페이서(36)의 형성 후에 수행되는 주입 단계를 포함할 수 있다. 일부 실시예에서, 참조 번호 38을 사용하여 또한 예시되어 있는 추가의 에피텍시 층이 에피텍시 반도체 층(28)의 넓은 부분(28B) 상에 성장될 수 있다. 추가의 에피텍시 층은 또한 소스 및 드레인 영역(38)의 일부를 형성한다.
다시 도 8a를 참조하면, 에피텍시 반도체 층(28)의 좁은 부분(28A)은 MOSFET(100)의 채널 영역을 형성한다. 채널 영역(28A)은 상부 부분(28A1) 및 상부 부분(28A1) 아래에 상부 부분(28A1)의 대향 측에 연결된 2개의 에지 부분(28A2)을 포함하므로, 각각의 MOSFET(100)은 핀 전계 효과 트랜지스터(FinFET)이다.
도 9 내지 도 13은 대안의 실시예에 따른 MOSFET의 형성에 있어서 중간 단계들의 단면도를 예시한다. 달리 명시하지 않는 한, 이들 실시예에서의 컴포넌트의 재료 및 형성 방법은 도 1 내지 도 8b에 도시된 실시예에서 유사한 참조 번호로 표기되어 있는 유사한 컴포넌트와 본질적으로 동일하다. 따라서 도 9 내지 도 13에 도시된 유사한 컴포넌트의 세부사항은 도 1 내지 도 8b에 도시한 실시예의 설명에서 찾아볼 수 있다. 여기에서 프로세스는 간략하게 설명된다.
이들 실시예의 초기 단계들은 도 1에 도시된 바와 본질적으로 동일하다. 다음으로, 도 9를 참조하면, 에피텍시 영역(26)이 형성된다. 에피텍시 영역(26)의 상부 평면도 형상은 도 11b에서 찾아볼 수 있다. 에피텍시 영역(26)의 상부 표면은 에피텍시 영역(26)의 대향 측에 있는 STI 영역(22)의 상부 표면과 같은 높이에 있다. 대향 STI 영역(22) 사이의 기판(20)의 부분은 리세스(40)를 형성하도록 약간 리세싱된다. 다음으로, 도 10에 도시된 바와 같이, 에피텍시 반도체 층(28)이 에피텍시를 통해 리세스에 형성된다. 에피텍시 반도체 층(28)의 두께 T2는 예를 들어 약 5 nm 내지 약 40 nm 사이일 수 있다.
대안의 실시예에서, 에피텍시 영역(26)의 형성은 생략된다. 대신에, STI 영역(22)(도 1 참조)의 대향 측벽 사이의 반도체 기판(20)의 상부 부분이 도 9에서와 같은 리세스(40)를 형성하도록 약간 리세싱되고, 에피텍시 반도체 층(28)이 리세스(40)에 그리고 기판(20)의 노출된 부분으로부터 성장된다. 그 결과의 구조는, 에피텍시 영역(26)이 원래 기판(20)의 일부 대신인 것을 제외하고는, 도 10에 도시된 구조와 본질적으로 동일하다.
다음으로, 각각 단면도 및 사시도인 도 11a 및 도 11b에 도시된 바와 같이, 에피텍시 반도체 층(28)이 결과적인 STI 영역(22)보다 더 높도록 STI 영역(22)이 리세싱된다. 에피텍시 영역(26)의 측벽의 일부도 또한 노출된다. 도 11b에 도시된 바와 같이, 에피텍시 영역(26)은 좁은 부분(26A), 및 좁은 부분(26A)의 대향 단부에 연결된 넓은 부분(26B)을 포함한다. 에피텍시 반도체 층(28)은 좁은 부분(28A), 및 좁은 부분(28A)의 대향 단부에 연결된 넓은 부분(28B)을 포함할 수 있다. 폭 W2는 폭 W1보다 더 크다.
이어서, 도 12a 및 도 12b에 도시된 바와 같이, 에피텍시 영역(26)의 좁은 부분(26A)의 상부 부분을 제거하도록 에칭이 수행된다. 따라서, 에피텍시 반도체 층(28)의 좁은 부분(28A) 아래에 에어 갭(30)이 형성된다. 도 12b에 도시된 바와 같이, 넓은 부분(26B)은 그의 측벽으로부터 리세싱되고, 넓은 부분(26B)의 중심 부분(26C)은 에칭되지 않는다. 따라서, 에피텍시 반도체 층(28)은 중심 부분(26C)에 의해 지지되고, 좁은 부분(28A)은 에어 갭(30) 위에 떠 있다. 에칭을 수행하는 에천트는 에피텍시 반도체 층(28) 및 에피텍시 영역(26)의 재료와 관련있다. 대안으로서, 에피텍시 영역(26)이 형성되지 않고 에피텍시 반도체 층(28)이 기판(20) 상에 형성되는 경우, 에천트는 기판(20)을 공격하지 않고 에피텍시 반도체 층(28)을 공격하도록 선택된다. 예시적인 재료 및 각자의 에천트는 도 1 내지 도 8b에 도시된 실시예에서 설명되어 있다.
도 13은 게이트 유전체(32) 및 게이트 전극(34)을 포함하는 MOSFET(100)의 형성을 예시한다. 도 13에서의 MOSFET(100)의 평면도는 도 8b에 도시된 바와 본질적으로 동일하다. 마찬가지로, 소스 및 드레인 영역(38)과 게이트 스페이서(36)가 또한 형성된다. 도 13에 도시된 바와 같이, 이들 실시예에서, 채널 영역(28A)은 평면이며, 따라서 각각의 MOSFET(100)은 평면 MOSFET이다.
도 8a, 도 8b 및 도 13에 도시된 바와 같은 MOSFET(100)에서, 채널 영역(28A)은 인접한 STI 영역(22)의 상부 표면보다 더 높은 바닥 표면을 갖는 것으로 관찰된다. 또한, 에어 갭(30)의 상부 부분은 STI 영역(22)의 상부 표면보다 더 높다. 그 결과, 결과의 게이트 전극(34)은 에어 갭(30)의 상부 표면보다 더 낮은 부분을 가질 수 있다. 도 8a에서, 에어 갭(30)은 대향 에지 부분(28A2) 사이에 연장하는 부분을 포함하고, 에어 갭(30)의 에지(30A)는 실질적으로 STI 영역(22)의 각각의 에지(22A)에 맞춰 정렬된다. 또한, 도 8a 및 도 13에서, 에어 갭(30)의 에지(30B)는 STI 영역(22) 위에 있고 STI 영역(22)에 맞춰 정렬되며, 에지(30A)보다 서로로부터 더 큰 간격을 갖는다. 에어 갭(30)은 채널 영역(28A)을 기판(20)으로부터 절연시키며, 따라서 MOSFET(100)의 누설 전류가 감소되고, 단채널 효과가 개선된다. 결과적인 MOSFET(100)에서, 에어 갭(30)은 공기로 채워질 수 있거나, 또는 진공으로 이루어질 수 있다.
실시예에 따르면, 디바이스는 반도체 기판, 및 반도체 기판 위의 트랜지스터의 채널 영역을 포함한다. 채널 영역은 반도체 재료를 포함한다. 에어 갭이 채널 영역 아래에 배치되고 채널 영역에 맞춰 정렬되며, 채널 영역의 바닥 표면은 에어 갭에 노출된다. 에어 갭의 대향 측에 절연 영역이 배치되며, 채널 영역의 바닥 표면은 절연 영역의 상부 표면보다 더 높다. 트랜지스터의 게이트 유전체가 채널 영역의 상부 표면 및 측벽 상에 배치된다. 트랜지스터의 게이트 전극이 게이트 유전체 위에 있다.
다른 실시예에 따르면, 디바이스는 반도체 기판, 및 반도체 기판의 상부 부분에서의 절연 영역을 포함한다. 절연 영역은 서로 마주하는 2개의 측벽을 가지며, 대향 측벽은 공간에 의해 서로 떨어져 있다. 반도체 재료로 형성된 채널 영역은 반도체 기판 위에 배치되고 공간에 맞춰 정렬된다. 에어 갭이 채널 영역 아래에 배치되고 채널 영역에 맞춰 정렬되며, 에어 갭은 절연 영역의 2개의 측벽의 각각의 것에 맞춰 실질적으로 정렬된 에지를 포함한다. 게이트 유전체는 채널 영역의 상부 표면 및 측벽 상에 있다. 게이트 전극은 게이트 유전체 위에 있다. 채널 영역, 게이트 유전체, 및 게이트 전극은 트랜지스터의 일부를 형성한다.
또 다른 실시예에 따르면, 방법은 반도체 층을 성장시키도록 에피텍시를 수행하는 것을 포함한다. 반도체 층은 반도체 영역 위의 상부 부분을 갖는다. 반도체 영역은 기판에 있는 2개의 절연 영역 사이에 있다. 절연 영역은 반도체 영역의 측벽의 일부를 노출시키도록 리세싱된다. 반도체 영역의 일부가 에칭되며, 반도체 영역의 에칭된 부분은 반도체 층의 바닥 표면 아래에 반도체 층의 바닥 표면과 접촉한다. 반도체 층은 실질적으로 에칭되지 않고, 반도체 층은 에어 갭에 의해 아래의 영역으로부터 떨어져 있다. 방법은 반도체 층 위에 게이트 유전체를 형성하고, 게이트 유전체 위에 게이트 전극을 형성하는 것을 더 포함한다.
실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 실시예의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환, 및 대안이 여기에 행해질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정하고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자가 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 나중에 개발될 프로세스, 기계, 제조, 물질 조성물, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 결합이 본 개시의 범위 내에 속한다.
20: 기판
22: STI(Shallow Trench Isolation) 영역
26: 에피텍시 영역
28: 에피텍시 반도체 층
30: 에어 갭
32: 게이트 유전체
34: 게이트 전극
36: 게이트 스페이서
100: MOSFET

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 위의 트랜지스터의 채널 영역 - 상기 채널 영역은 반도체 재료를 포함함 - ;
    상기 채널 영역 아래에 상기 채널 영역에 맞춰 정렬된 에어 갭(air gap)으로서, 상기 채널 영역의 바닥 표면이 상기 에어 갭에 노출되는 것인, 에어 갭;
    상기 에어 갭의 대향 측 상의 절연 영역으로서, 상기 채널 영역의 바닥 표면이 상기 절연 영역의 상부 표면보다 더 높은 것인, 절연 영역;
    상기 채널 영역의 상부 표면 및 측벽 상의 상기 트랜지스터의 게이트 유전체; 및
    상기 게이트 유전체 위의 상기 트랜지스터의 게이트 전극을 포함하는 디바이스.
  2. 청구항 1에 있어서, 상기 에어 갭은 절연 영역들 사이의 공간으로 연장하는 것인 디바이스.
  3. 청구항 1에 있어서, 상기 게이트 유전체는 상기 채널 영역의 대향 측벽과 접촉하는 것인 디바이스.
  4. 청구항 1에 있어서, 상기 채널 영역과 상기 반도체 기판은 상이한 반도체 재료를 포함하는 것인 디바이스.
  5. 청구항 1에 있어서,
    상기 채널 영역은 상부 평면 부분 및 상기 상부 평면 부분 밑의 2개의 에지 부분을 포함하고, 상기 2개의 에지 부분은 상기 상부 평면 표면의 대향 측에 연결되고, 상기 에어 갭은 상기 2개의 에지 부분 사이에 상기 2개의 에지 부분과 같은 높이의 부분을 포함하는 것인 디바이스.
  6. 청구항 1에 있어서, 상기 채널 영역은 평면이고, 상기 채널 영역은 평면 상부 표면과 평면 바닥 표면을 갖는 것인 디바이스.
  7. 청구항 1에 있어서,
    상기 채널 영역의 단부에 연결된 제1 반도체 영역으로서, 상기 채널 영역과 상기 반도체 영역은 동일한 반도체 재료로 형성되는 것인, 제1 반도체 영역; 및
    상기 제1 반도체 영역 아래에 상기 제1 반도체 영역과 접촉하는 제2 반도체 영역을 더 포함하고,
    상기 제2 반도체 영역의 에지는 상기 제1 반도체 영역의 각각의 에지로부터 리세싱되고(recessed), 상기 제1 및 제2 반도체 영역은 상이한 반도체 재료로 형성되는 것인 디바이스.
  8. 반도체 기판;
    상기 반도체 기판의 상부 부분에서의 절연 영역 - 상기 절연 영역은 서로 마주하는 2개의 측벽을 포함하고, 대향 측벽들은 공간에 의해 서로 떨어져 있음 - ;
    상기 반도체 기판 위의 반도체 재료를 포함하고 상기 공간에 맞춰 정렬된 채널 영역;
    상기 채널 영역 아래에 상기 채널 영역에 맞춰 정렬된 에어 갭 - 상기 에어 갭은 상기 절연 영역의 2개 측벽의 각각의 것에 맞춰 정렬되는 제1 에지를 포함함 - ;
    상기 채널 영역의 상부 표면 및 측벽 상의 게이트 유전체; 및
    상기 게이트 유전체 위의 게이트 전극을 포함하고,
    상기 채널 영역, 상기 게이트 유전체, 상기 게이트 전극은 트랜지스터의 일부를 형성하는 것인 디바이스.
  9. 반도체 층을 성장시키도록 에피텍시를 수행하는 단계로서, 상기 반도체 층은 반도체 영역 위의 상부 부분을 포함하고, 상기 반도체 영역은 기판에 있는 2개의 절연 영역들 사이에 있는 것인, 단계와;
    상기 반도체 영역의 측벽의 일부를 노출시키도록 상기 절연 영역을 리세싱하는 단계와;
    상기 반도체 영역의 일부를 에칭하는 단계로서, 상기 반도체 영역의 에칭된 부분은 상기 반도체 층의 바닥 표면 아래에 상기 반도체 층의 바닥 표면과 접촉하고, 상기 반도체 층은 에칭되지 않으며, 상기 반도체 층은 에어 갭에 의해 아래의 영역으로부터 떨어져 있는 것인, 단계와;
    상기 반도체 층 위에 게이트 유전체를 형성하는 단계와;
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함하는 방법.
  10. 청구항 9에 있어서, 상기 에피텍시는 상기 절연 영역을 리세싱하는 단계 전에 수행되고, 상기 방법은,
    상기 에피텍시를 수행하는 단계 전에, 상기 절연 영역을 리세싱하도록 추가의 리세싱을 수행하는 단계를 더 포함하고, 상기 추가의 리세싱 후에, 상기 반도체 영역의 상부 부분은 상기 절연 영역의 상부 표면 위로 돌출하고, 상기 반도체 층은 상기 반도체 영역의 상부 부분의 측벽 상의 부분을 포함하는 것인 방법.
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KR20120108477A KR101412911B1 (ko) 2012-03-30 2012-09-28 Ｃｏｎ을 구비한 ｍｏｓｆｅｔ 및 이의 형성 방법

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397149B2 (en) * 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20150145823A (ko) 2014-06-19 2015-12-31 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9224858B1 (en) 2014-07-29 2015-12-29 Globalfoundries Inc. Lateral double-diffused metal oxide semiconductor field effect transistor (LDMOSFET) with a below source isolation region and a method of forming the LDMOSFET
US9349793B2 (en) 2014-09-08 2016-05-24 International Business Machines Corporation Semiconductor structure with airgap
EP3016143B1 (en) 2014-10-31 2023-09-06 IMEC vzw A method for forming a transistor structure comprising a fin-shaped channel structure
US10084043B2 (en) * 2014-12-26 2018-09-25 Intel Corporation High mobility nanowire fin channel on silicon substrate formed using sacrificial sub-fin
FR3036847A1 (fr) * 2015-05-27 2016-12-02 St Microelectronics Crolles 2 Sas Procede de realisation de transistors mos a largeur de canal augmentee, a partir d'un substrat de type soi, en particulier fdsoi, et circuit integre correspondant
CN107636837B (zh) 2015-06-26 2021-11-30 英特尔公司 具有局部化副鳍隔离的高电子迁移率晶体管
WO2017003409A1 (en) * 2015-06-27 2017-01-05 Intel Corporation Offstate parasitic leakage reduction for tunneling field effect transistors
US9484439B1 (en) 2015-09-21 2016-11-01 International Business Machines Corporation III-V fin on insulator
US10516021B2 (en) * 2015-12-24 2019-12-24 Intel Corporation Reduced leakage transistors with germanium-rich channel regions
US9780218B1 (en) * 2016-05-02 2017-10-03 United Microelectronics Corp. Bottom-up epitaxy growth on air-gap buffer
CN107785272A (zh) * 2016-08-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 一种量子阱FinFET器件及其制备方法、电子装置
DE102016119799B4 (de) * 2016-10-18 2020-08-06 Infineon Technologies Ag Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren
CN112736022B (zh) * 2019-10-14 2022-05-10 长鑫存储技术有限公司 半导体结构及其制备方法
CN113257901A (zh) * 2021-05-11 2021-08-13 华南师范大学 栅极空气腔结构射频hemt器件及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930017200A (ko) * 1992-01-16 1993-08-30 김광호 접합전계효과 트랜지스터 및 그 제조방법
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US7078298B2 (en) 2003-05-20 2006-07-18 Sharp Laboratories Of America, Inc. Silicon-on-nothing fabrication process
US7015147B2 (en) 2003-07-22 2006-03-21 Sharp Laboratories Of America, Inc. Fabrication of silicon-on-nothing (SON) MOSFET fabrication using selective etching of Si1-xGex layer
JP2005228781A (ja) 2004-02-10 2005-08-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006210854A (ja) * 2005-01-31 2006-08-10 Toshiba Corp 半導体装置及びその製造方法
KR100583390B1 (ko) * 2005-03-17 2006-05-26 한국과학기술원 에스오엔 모스 전계 효과 트랜지스터 및 그 제조 방법
WO2007027924A1 (en) * 2005-08-31 2007-03-08 Spinnaker Semiconductor, Inc. Metal source/drain schottky barrier silicon-on-nothing mosfet device and method thereof
US8048723B2 (en) * 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8106468B2 (en) * 2008-06-20 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Process for fabricating silicon-on-nothing MOSFETs
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8134209B2 (en) * 2009-12-17 2012-03-13 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8217456B1 (en) * 2011-03-11 2012-07-10 International Business Machines Corporation Low capacitance hi-K dual work function metal gate body-contacted field effect transistor
US8609518B2 (en) * 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer

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