JP2006210854A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 高品質な歪みＳＯＮ構造を歩留り高く作製することができ、良好なゲートオールアラウンド型ＭＯＳＦＥＴを実現する。
【解決手段】 ゲートオールアラウンド型ＭＯＳＦＥＴ構造の半導体装置において、支持基板１０上に形成され、表面に凹部又は穴部が形成された第１の半導体層１１と、第１の半導体層１１上に形成され、且つ一部が第１の半導体層の凹部又は穴部上を横断するように形成された第２の半導体層１２と、第２の半導体層１２の横断部分を取り囲むようにゲート絶縁膜１４を介して形成され、且つ第２の半導体層１２下以外がゲートパターンにパターニングされたゲート電極１５と、ゲートパターンに対応して第２の半導体層１２に形成されたソース・ドレイン領域１７，１８と、第１の半導体層１１の凹部又は穴部の側壁面に形成された、ゲート絶縁膜１４よりも膜厚の厚い側壁絶縁膜３２とを備えた。
【選択図】 図４

Description

本発明は、ＭＯＳ構造の半導体装置に係わり、特に半導体基板中に中空領域を有する、いわゆるＳＯＮ（Silicon on Nothing）構造を用いた半導体装置及びその製造方法に関する。
Ｓｉ基板内部に中空層を有するＳＯＮ構造では、中空層の比誘電率が１であることから、Ｓｉを母体とした基板の中で最も低い寄生容量を実現できる。さらに、シリコン酸化膜が埋め込まれたＳＯＩ（Silicon on Insulator）構造と同様に、宇宙線によって発生したキャリアから、中空層によって素子領域を守ることが可能となる。また、現在提案されているＭＯＳＦＥＴの中で最も短チャネル効果耐性に優れているゲートオールアラウンド型ＭＯＳＦＥＴとのプロセス整合性が高いという点から、ＳＯＮ構造は高性能極微細ＭＯＳＦＥＴへの応用が有望視されている。
一方、ＳｉＧｅ上にエピタキシャル成長されたＳｉは、面内に受ける引っ張り歪みの影響でバンド構造が変調され、移動度が無歪みＳｉに比べて増大することが知られている。従って、歪みＳｉとＳＯＮ構造を組み合わせることにより、高速・低消費電力ＬＳＩが実現できるものと期待されている。
従来、ＳＯＮ構造の作製には、例えばＳｉ基板にトレンチを掘った後、熱処理を行って表面原子を拡散させる方法がある（例えば、非特許文献１）。さらに、Ｓｉ／ＳｉＧｅ構造においてＳｉＧｅを選択的にエッチングする方法がある（非特許文献２）。しかしながら、これらの従来方法では、良好な歪みＳｉを有するＳＯＮ基板を作製できないことが明らかとなった。
非特許文献１のトレンチを掘る方法では、Ｓｉのマイグレーションを誘起するために１０００℃以上の高温熱処理が必要である。そのような高温では容易に表面Ｓｉ中にＧｅが拡散するため、歪みＳｉ構造を保持することはできない。
また、非特許文献２のＳｉＧｅの選択エッチングを用いる方法では、ＳｉＧｅのエッチングの際、オーバーエッチングが起こりやすく、ＳＯＮ領域のＳｉブリッジが崩壊してしまう等の問題が生じやすい。さらに、ＳＯＮ基板をゲートオールアラウンドＭＯＳＦＥＴへ応用すると、ソース／ドレイン間にリーク電流が生じやすくなるという問題も生じる。つまり、Ｓｉブリッジとそれを支える半導体層に選択的に厚さの異なる絶縁層を形成することが、これまでに開示されていなかった。このため従来技術では、Ｓｉブリッジとそれを支える半導体層に同時にゲート絶縁膜が形成され、空洞部分では複雑な構造によって均一で良好な絶縁膜の形成は難しく、さらに角部分では電界が集中するためリーク電流が増大するという問題があった。
T.Sato,"SON-MOSFET using ESS (Empty Space in Silicon) technique for SoC applications"，Technical Digest of International Electrical Devices Meeting, p809-812, 2001. S. Monfray,"First 80nm SON-MOSFETs with perfect morphology and high electrical performance"，Technical Digest of International Electrical Devices Meeting, p645-648, 2001.
このように、従来のＳＯＮ構造の作製方法では、歩留り高く高品質な歪みＳＯＮ構造を作製することが困難であり、また、良好なゲートオールアラウンド型ＭＯＳＦＥＴを作製することは困難であるという問題点があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、高品質な歪みＳＯＮ構造を歩留り高く作製することができ、良好なゲートオールアラウンド型ＭＯＳＦＥＴを作製することのできる半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様に係わる半導体装置は、支持基板上に形成され、表面に凹部又は穴部が形成された第１の半導体層と、第１の半導体層上に形成され、且つ一部が第１の半導体層の凹部又は穴部上を横断するように形成された第２の半導体層と、第２の半導体層の前記横断部分を取り囲むようにゲート絶縁膜を介して形成され、且つ第２の半導体層下以外がゲートパターンにパターニングされたゲート電極と、前記ゲートパターンに対応して第２の半導体層に形成されたソース・ドレイン領域と、第１の半導体層の前記凹部又は穴部の側壁面に形成された、前記ゲート絶縁膜よりも膜厚の厚い側壁絶縁膜と、を具備したことを特徴とする。
また、本発明の別の一態様に係わる半導体装置は、支持基板上に所定距離離間して島状に形成、又は島状の凸部を有するように形成された第１の半導体層と、第１の半導体層上に形成され、且つ一部が隣接する島間又は隣接する凸部間を接続するように形成された第２の半導体層と、第２の半導体層の前記接続部分を取り囲むようにゲート絶縁膜を介して形成され、且つ第２の半導体層下以外がゲートパターンにパターニングされたゲート電極と、前記ゲートパターンに対応して第２の半導体層に形成されたソース・ドレイン領域と、第１の半導体層の側壁面に形成された、前記ゲート絶縁膜よりも膜厚の厚い側壁絶縁膜と、を具備したことを特徴とする。
また、本発明の別の一態様に係わる半導体装置の製造方法は、第１の半導体層上に第２の半導体層を形成する工程と、トランジスタのチャネル形成領域がライン状となるように、該領域の両側の第１及び第２の半導体層を選択的にエッチングする工程と、前記エッチングによって露出した第１の半導体層の側壁面に酸化膜を形成し、且つ前記チャネル形成領域の第１の半導体層の全体が酸化されるように酸化膜を形成する工程と、前記酸化膜を除去することにより、前記チャネル形成領域の第２の半導体層の下に空洞部を形成する工程と、前記チャネル形成領域の第２の半導体層を取り囲むようにゲート絶縁膜を介してゲート電極を形成する工程と、第２の半導体層下以外の前記ゲート電極をゲートパターンにパターニングする工程と、前記ゲートパターンに対応して第２の半導体層にソース・ドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
また、本発明の別の一態様に係わる半導体装置の製造方法は、第１の半導体層上に第２の半導体層を形成する工程と、トランジスタのチャネル形成領域がライン状となるように、該領域の両側の第１及び第２の半導体層を選択的にエッチングする工程と、前記エッチングによって露出した第１の半導体層の側壁面に酸化膜を形成すると共に、前記チャネル形成領域の第１の半導体層の全体が酸化されるように酸化膜を形成し、且つチャネル形成領域以外の酸化膜の膜厚をチャネル形成領域における酸化膜の膜厚よりも厚く形成する工程と、前記酸化膜を除去することにより、前記チャネル形成領域の第２の半導体層の下に空洞部を形成すると共に、前記チャネル形成領域以外の第１の半導体層の側壁面に前記酸化膜を残す工程と、前記チャネル形成領域の第２の半導体層を取り囲むようにゲート絶縁膜を介してゲート電極を形成する工程と、第２の半導体層下以外の前記ゲート電極をゲートパターンにパターニングする工程と、前記ゲートパターンに対応して第２の半導体層にソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
本発明の装置によれば、第１の半導体層の側壁面にゲート絶縁膜よりも膜厚の厚い低誘電率材料による側壁絶縁膜を形成しているため、第２の半導体層の下部におけるゲート電極とソース／ドレインの間が側壁絶縁膜で絶縁されることになり、薄いゲート絶縁膜のみで絶縁する場合に比べ、動作遅延なくゲートとソース／ドレイン間のリーク電流を低減することができる。
また、本発明の方法によれば、第１の半導体層の側壁面に酸化膜を形成した後、この酸化膜を除去することによって第２の半導体層の下に空洞を形成するようにしているため、従来方法による半導体のオーバーエッチングに起因する問題を回避することができる。これにより、高品質の歪みＳＯＮ構造を歩留り良く作製することができる。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。
支持基板１０上に歪み緩和ＳｉＧｅ層（第１の半導体層）１１が形成され、このＳｉＧｅ層１１の表面部を選択的にエッチングして溝部（空洞部）１３が形成されている。この溝部１３は、ＳｉＧｅ層１１が所定距離離間して島状の２つの凸部を有するように形成されている。ＳｉＧｅ層１１の凸部上には歪みＳｉ層（第２の半導体層）１２が形成され、この歪みＳｉ層１２の一部は２つの凸部間の溝部１３を横断するように形成されている。
溝部１３上に位置する歪みＳｉ層１２を取り囲むように、ゲート絶縁膜１４を介してゲート電極１５が形成されている。このゲート電極１５は、ゲートパターンに加工されているが、歪みＳｉ層１２の直下では溝部１３内を埋め込むように形成されている。そして、ゲート電極１５で定まるチャネル領域１６を挟んで歪みＳｉ層１２にソース領域１７及びドレイン領域１８が形成されている。
図２は、本実施形態におけるＳＯＮ構造を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。Ｓｉよりも酸化速度の速いＳｉＧｅ層１１上に歪みＳｉ層１２が形成され、歪みＳｉ層１２の下の一部分に空洞部１３が存在する、いわゆる歪みＳＯＮ構造となっている。なお、図中のＷ１はチャネル幅、Ｗ２はソース／ドレイン幅、Ｗ３はオーバーエッチング幅を示している。
比較のために、非特許文献２による方法で作製されたＳＯＮ構造を図２（ｃ）に示す。非特許文献２の方法では、歪みＳｉ層１２とＳｉＧｅ層１１を素子領域のパターンにフォトリソグラフィーと異方性エッチングなどによって加工後、歪みＳｉ層１２下のＳｉＧｅ層１１を等方性エッチングすることによって、ＳＯＮ構造の中空領域１３を設ける。ＳＯＮ構造上の歪みＳｉ層１２を支持する領域は、ＳＯＮ下のＳｉＧｅ層１１がエッチングされても支持層のＳｉＧｅ層１１は残るように、ＳＯＮとなる領域よりも広く設計する。
しかし、ＳＯＮとなる領域のＳｉＧｅ層１１を確実に除去するためにはＳｉＧｅのエッチング量に余裕を持たなくてはならず、そうすると支持層のＳｉＧｅ層１１がさらにエッチングされることになる。このため、図２（ｂ）のオーバーエッチング幅Ｗ３よりも大きなオーバーエッチング幅Ｗ８が必要となる。従って、加工マージンによって発生した中空部によって支持層間のＳｉブリッジの距離はより長くなり、場合によってはＳｉブリッジが崩れるという問題が生じた。また、エッチングによる加工ダメージも問題となる。
本実施形態では、このようなオーバーエッチングによりＳＯＮ領域のＳｉブリッジが崩壊されやすい問題を解決するために、ＳｉＧｅ層の酸化と酸化部分の除去というプロセスを採用する。
図３（ａ）〜（ｃ）は、本実施形態におけるＳＯＮ構造の作製手順を示す工程断面図であり、（a1）〜（c1）は図２（ａ）のＢ−Ｂ’断面に対応し、（a2）〜（c2）は図２（ａ）のＣ−Ｃ’断面に対応している。
緩和ＳｉＧｅ層１１は、支持基板１０としてのＳｉ基板上にエピタキシャル成長させて形成しても良いし、ＳＯＩ基板上にエピタキシャル成長させて形成しても良い。また、近年提案されている酸化濃縮法（T. Tezuka等が” A Novel Fabrication Technique of Ultrathin and Relaxed SiGe Buffer Layers with High Ge Fraction for Sub-100 nm Strained Silicon-on-Insulator MOSFETs”, Japanese Journal of Applied Physics, vol40, p2866-2874, 2001.）とエピタキシャル成長法を併用して形成しても良く、その作製は上記手法に限らない。歪みＳｉ層１２は、緩和ＳｉＧｅ層１１上にエピタキシャル成長させることで形成する。
上記のように作製した歪みＳｉ基板において、まず図３（ａ）に示すように、デバイスの活性領域を形成する。活性領域の形状は任意であるが、トランジスタまで作製した際にソース／ドレインとなる領域の幅Ｗ２がチャネルとなる領域の幅Ｗ１より大きい活性領域を形成する。活性領域は、例えばＳｉ酸化膜やＳｉ窒化膜等からなるマスク層３１を用いて、歪みＳｉ層１２及びＳｉＧｅ層１１を選択エッチングすることで形成する。
次いで、図３（ｂ）に示すように、緩和ＳｉＧｅ層１１の側面を酸化してＳｉＧｅ酸化物３２を形成する。この酸化は、前記図２の［Ｃ−Ｃ’断面図］において歪みＳｉ層１２の下がＳｉＧｅ酸化物３２で繋がるまで行う。具体的には、水蒸気を含んだ雰囲気中で、Ｓｉ中でのＧｅの拡散が顕著でない８５０℃以下で酸化を行う。このような条件で酸化を行うと、緩和ＳｉＧｅはＳｉに対し３０倍以上の酸化速度を有するため、緩和ＳｉＧｅ層１１のみを、歪みＳｉ層１２を殆ど酸化させること無く高い選択比で酸化させることができる。
次いで、図３（ｃ）に示すように、ウェットエッチングによりＳｉＧｅ酸化物３２とマスク層３１の剥離を行って、歪みＳＯＮ構造を形成する。この状態における構造が、前記図２に相当している。なお、ＳｉＧｅ層の酸化では、酸化膜とＳｉＧｅ層の界面にＧｅが濃縮される特徴があるため、ＳｉＧｅ酸化物剥離後のＳｉＧｅ表面付近のＧｅ組成は元々のＳｉＧｅ層のＧｅ組成より高くなるという特徴を有する。
以上のように本実施形態では、活性領域の形成後、酸化と酸化膜剥離という非常に簡便で制御性の高いプロセスのみで歪みＳＯＮ構造の作製が可能となる。そのため、ＳｉＧｅの選択プラズマエッチングなどを用いる作製法に比べ、オーバーエッチング幅Ｗ３を小さくすることが容易となる。また、面内均一性が向上し、シリコン酸化膜はシリコンに対し高選択比でエッチングできるので加工ダメージは低減される。さらに、第１の半導体層の側壁面にゲート絶縁膜よりも膜厚の厚い低誘電率材料による側壁絶縁膜を形成しているため、第２の半導体層の下部におけるゲート電極とソース／ドレインの間が側壁絶縁膜で絶縁されることになり、薄いゲート絶縁膜のみで絶縁する場合に比べ、動作遅延なくゲートとソース／ドレイン間のリーク電流を低減することができる。
（第２の実施形態）
図４は、本発明の第２の実施形態に係わる半導体装置を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
第１の実施形態では空洞部１３と緩和ＳｉＧｅ層１１は接しているが、図４に示すようにそれらの間にＳｉＧｅ酸化物３２を残しても良い。その場合、ゲートオールアラウンド型ＭＯＳＦＥＴにおいて、ゲート電極１５とソース／ドレイン１７，１８の間がＳｉＧｅ酸化物３２で絶縁されるので、薄いゲート絶縁膜１４のみで絶縁する場合に比べ、ゲートとソース／ドレイン間のリーク電流が低減される。
上記の構造は、次のようにして実現することができる。
前記図３（ｂ）に示すＳｉＧｅ層１１の側面の酸化工程において、歪みＳｉ層１２の下がＳｉＧｅ酸化物３２で繋がるよりも更に長い時間酸化を行い、図５（ａ）に示すようにＳｉＧｅ酸化物３２を形成する。このとき、歪みＳｉ層１２の表面にも薄いＳｉ酸化物３３が形成される。
次いで、ウェットエッチングを行い、前記図３（c2）に示すように、歪みＳｉ層１２の下のＳｉＧｅ酸化物３２を完全に除去する。但し、図５（ｂ）に示すように、それ以外の部分ではＳｉＧｅ層１１の側面にＳｉＧｅ酸化物３２が残るようにする。この後、ゲート絶縁膜１４の形成、ゲート電極１５の形成、パターニングを行うことにより、前記図４と同様の構成が得られる。
また、前記図３（ｃ）に示すようにＳｉＧｅ酸化物３２を完全に除去した後に、新たにＳｉＧｅ酸化物を形成するようにしても良い。この場合、前記図２（ｂ）に示す状態から、図５（ｃ）に示すように、ウェット酸化によりＳｉＧｅ酸化物３５を形成する。このとき、ＳｉＧｅに比してＳｉの酸化は極めて遅いため、ＳｉＧｅ層１１の側面の酸化物３５を例えば６０ｎｍの厚さに形成しても、Ｓｉ層１２の表面のＳｉ酸化物３６の膜厚は２ｎｍ程度である。従って、ゲート絶縁膜１４を形成する前の前処理として、希弗酸で表面処理することにより、酸化物３６のみを除去することができる。この後、ゲート絶縁膜１４の形成、ゲート電極１５の形成、パターニングを行うことにより、前記図４と同様の構成が得られる。
（第３の実施形態）
図６は、本発明の第３の実施形態に係わる半導体装置における歪みＳＯＮ構造を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態では、歪みＳｉＧｅ層６１上に歪みＳｉ層１２及び歪み緩和Ｓｉ層６２が形成され、歪みＳｉ層１２の下に空洞部１３が存在する、歪みＳＯＮ構造となっている。
本実施形態に係わる歪みＳＯＮ構造の作製手順を示すため、図７及び図８に主要工程の概略図を示す。図７は図６（ａ）のＡ−Ａ’断面、図８は図６（ａ）のＢ−Ｂ’断面、Ｃ−Ｃ’断面、に対応している。
まず、図７（ａ）に示すように、後に空洞部１３となる領域の歪みＳｉＧｅ層６１に、例えばレジスト等のマスク層６３を用いて選択的にイオン注入を行い、この領域の歪みを緩和させ、緩和ＳｉＧｅ層１１を形成する。なお、歪みＳｉＧｅ層６１は、例えばＳｉ基板上やＳＯＩ基板上にエピタキシャル成長させて形成する。
次いで、図７（ｂ）に示すように、マスク層６３を除去した後、Ｓｉのエピタキシャル成長を行う。緩和ＳｉＧｅ層１１上には歪みＳｉ層１２が形成され、歪みＳｉＧｅ層６１上には歪み緩和Ｓｉ層６２が形成される。
次に、上記のように作製した部分歪みＳｉ基板において、図８（ａ）に示すように、デバイスの活性領域を形成する。活性領域の形状は任意であり、第１の実施形態のように、幅Ｗ２が幅Ｗ１より大きくなくてはならないという制限は無い。活性領域は、例えばＳｉ酸化膜やＳｉ窒化膜等からなるマスク層３１を用いて、選択エッチングを行うことで形成する。
次いで、図８（ｂ）に示すように、緩和ＳｉＧｅ層１１の酸化を、［Ｃ−Ｃ’断面図］において歪みＳｉ層１２の下部がＳｉＧｅの酸化物３２で繋がるまで行う。酸化は水蒸気を含んだ雰囲気中で、Ｓｉ中でのＧｅの拡散が顕著でない８５０℃以下で行う。このような条件で酸化を行うと、緩和ＳｉＧｅはＳｉ及び歪みＳｉＧｅに対し、それぞれ３０倍以上、及び７倍以上の酸化速度を有するため、緩和ＳｉＧｅ層１１のみを、歪みＳｉ層１２及び歪みＳｉＧｅ層６１を殆ど酸化させること無く高い選択比で酸化させることができる。
次いで、図８（ｃ）に示すように、ウェットエッチングによりＳｉＧｅ酸化物３２とマスク層３１の剥離を行って、歪みＳＯＮ構造を形成する。この状態における構造が、前記図６に相当している。
本実施形態では、空洞部１３と緩和ＳｉＧｅ層１１は接しているが、第１の実施形態と同様に、これらの間にＳｉＧｅ酸化物３２を残しても良い。その場合、ゲートオールアラウンド型ＭＯＳＦＥＴにおいて、前記図４に示すように、ゲート電極１５とソース／ドレイン１７，１８の間がＳｉＧｅ酸化物３２で絶縁されるので、薄いゲート絶縁膜１４のみで絶縁する場合に比べ、ゲートとソース／ドレイン間のリーク電流が低減される。
本実施形態では、空洞部としない領域は歪みＳｉＧｅ層６１であり、歪みＳｉＧｅの酸化速度は緩和ＳｉＧｅの４分の１程度であるため、オーバーエッチング幅Ｗ４を小さくすることが第１の実施形態に比べて更に容易となる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、
支持基板としてＳｉ基板又はＳＯＩ基板を用いたが、第１の半導体層を成長できる基板であれば用いることができる。また、第１の半導体層がＳｉＧｅ、第２の半導体層がＳｉとしたが、これらの半導体材料は仕様に応じて適宜変更することが可能である。
また、実施形態では図９（ａ）に示すように、第１及び第２の半導体層をソース／ドレイン及びチャネル領域が凸となるように形成したが、チャネル領域下の第１の半導体層を除去して中空領域を形成すればよいことから、図９（ｂ）に示すように、チャネル領域の両側のみ第１及び第２の半導体層を除去するようにしても良い。
また、実施形態ではソース・ドレイン間に１つのチャネル領域を形成したが、図１０に示すように、複数のチャネル領域を設けることにより、ゲート幅を等価的に広げることができる。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わる半導体装置を説明するための平面図と断面図。 第１の実施形態におけるＳＯＮ構造を説明するための平面図と断面図。 第１の実施形態におけるＳＯＮ構造の作製手順を示す工程断面図。 第２の実施形態に係わる半導体装置を説明するための平面図と断面図。 第２の実施形態におけるＳＯＮ構造の作製手順を示す工程断面図。 第３の実施形態に係わる半導体装置における歪みＳＯＮ構造を説明するための平面図と断面図。 第３の実施形態に係わる半導体装置における歪みＳＯＮ構造の作製手順を示す工程断面図。 第３の実施形態に係わる半導体装置における歪みＳＯＮ構造の作製手順を示す工程断面図。 本発明の変形例を説明するためのもので、半導体層の加工パターンを示す斜視図。 本発明の変形例を説明するためのもので、ＳＯＮパターンを示す平面図。
符号の説明
１０…支持基板
１１…緩和ＳｉＧｅ層
１２…歪みＳｉ層
１３…空洞部
１４…ゲート絶縁膜
１５…ゲート電極
１６…チャネル領域
１７…ソース領域
１８…ドレイン領域
３１…マスク層
３２，３５…ＳｉＧｅ酸化物
３３，３６…Ｓｉ酸化物
６１…歪みＳｉＧｅ層
６２…歪み緩和Ｓｉ層
６３…マスク層

Claims (11)

  1. 支持基板上に形成され、表面に凹部又は穴部が形成された第１の半導体層と、
    第１の半導体層上に形成され、且つ一部が第１の半導体層の凹部又は穴部上を横断するように形成された第２の半導体層と、
    第２の半導体層の前記横断部分を取り囲むようにゲート絶縁膜を介して形成され、且つ第２の半導体層下以外がゲートパターンにパターニングされたゲート電極と、
    前記ゲートパターンに対応して第２の半導体層に形成されたソース・ドレイン領域と、
    第１の半導体層の前記凹部又は穴部の側壁面に形成された、前記ゲート絶縁膜よりも膜厚の厚い側壁絶縁膜と、
    を具備したことを特徴とする半導体装置。
  2. 支持基板上に所定距離離間して島状に形成、又は島状の凸部を有するように形成された第１の半導体層と、
    第１の半導体層上に形成され、且つ一部が隣接する島間又は隣接する凸部間を接続するように形成された第２の半導体層と、
    第２の半導体層の前記接続部分を取り囲むようにゲート絶縁膜を介して形成され、且つ第２の半導体層下以外がゲートパターンにパターニングされたゲート電極と、
    前記ゲートパターンに対応して第２の半導体層に形成されたソース・ドレイン領域と、
    第１の半導体層の側壁面に形成された、前記ゲート絶縁膜よりも膜厚の厚い側壁絶縁膜と、
    を具備したことを特徴とする半導体装置。
  3. 第１の半導体層は単結晶ＳｉＧｅであり、第２の半導体層はＳｉであることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記側壁絶縁膜は、ＳｉＧｅの酸化物であることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 第２の半導体層の少なくとも前記横断部分又は接続部分は、格子歪みを有する半導体層からなることを特徴とする請求項１又は２記載の半導体装置。
  6. 第１の半導体層上に第２の半導体層を形成する工程と、
    トランジスタのチャネル形成領域がライン状となるように、該領域の両側の第１及び第２の半導体層を選択的にエッチングする工程と、
    前記エッチングによって露出した第１の半導体層の側壁面に酸化膜を形成し、且つ前記チャネル形成領域の第１の半導体層の全体が酸化されるように酸化膜を形成する工程と、
    前記酸化膜を除去することにより、前記チャネル形成領域の第２の半導体層の下に空洞部を形成する工程と、
    前記チャネル形成領域の第２の半導体層を取り囲むようにゲート絶縁膜を介してゲート電極を形成する工程と、
    第２の半導体層下以外の前記ゲート電極をゲートパターンにパターニングする工程と、
    前記ゲートパターンに対応して第２の半導体層にソース・ドレイン領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  7. 第１の半導体層上に第２の半導体層を形成する工程と、
    トランジスタのチャネル形成領域がライン状となるように、該領域の両側の第１及び第２の半導体層を選択的にエッチングする工程と、
    前記エッチングによって露出した第１の半導体層の側壁面に酸化膜を形成すると共に、前記チャネル形成領域の第１の半導体層の全体が酸化されるように酸化膜を形成し、且つチャネル形成領域以外の酸化膜の膜厚をチャネル形成領域における酸化膜の膜厚よりも厚く形成する工程と、
    前記酸化膜を除去することにより、前記チャネル形成領域の第２の半導体層の下に空洞部を形成すると共に、前記チャネル形成領域以外の第１の半導体層の側壁面に前記酸化膜を残す工程と、
    前記チャネル形成領域の第２の半導体層を取り囲むようにゲート絶縁膜を介してゲート電極を形成する工程と、
    第２の半導体層下以外の前記ゲート電極をゲートパターンにパターニングする工程と、
    前記ゲートパターンに対応して第２の半導体層にソース・ドレイン領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 第１の半導体層上に第２の半導体層を形成する工程と、
    トランジスタのチャネル形成領域がライン状となるように、該領域の両側の第１及び第２の半導体層を選択的にエッチングする工程と、
    前記エッチングによって露出した第１の半導体層の側壁面に第１の酸化膜を形成し、且つ前記チャネル形成領域の第１の半導体層の全体が酸化されるように第１の酸化膜を形成する工程と、
    第１の酸化膜を除去することにより、前記チャネル形成領域の第２の半導体層の下に空洞部を形成する工程と、
    前記チャネル形成領域以外の第１の半導体層の側壁面に第２の酸化膜を形成する工程と、
    前記チャネル形成領域の第２の半導体層を取り囲むようにゲート絶縁膜を介してゲート電極を形成する工程と、
    第２の半導体層下以外の前記ゲート電極をゲートパターンにパターニングする工程と、
    前記ゲートパターンに対応して第２の半導体層にソース・ドレイン領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 第１の半導体層上に第２の半導体層を形成する工程と、
    トランジスタのソース・ドレイン形成領域とこれらの領域間を接続する該領域よりも幅の狭いライン状のチャネル形成領域を残して、第１及び第２の半導体層を選択的に除去する工程と、
    前記ソース・ドレイン形成領域及びチャネル形成領域の第１の半導体層の各側面に酸化膜を形成し、且つ前記チャネル形成領域の第１の半導体層の全体が酸化されるように酸化膜を形成する工程と、
    前記酸化膜を除去することにより、前記チャネル形成領域の第２の半導体層の下に空洞部を形成する工程と、
    前記チャネル形成領域の第２の半導体層を取り囲むようにゲート絶縁膜を介してゲート電極を形成する工程と、
    第２の半導体層下以外の前記ゲート電極をゲートパターンにパターニングする工程と、
    前記ゲートパターンに対応して第２の半導体層にソース・ドレイン領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 第１及び第２の半導体層をエッチングするために、第２の半導体層の表面側から第１の半導体層の途中までエッチングすることを特徴とする請求項６〜９の何れかに記載の半導体装置の製造方法。
  11. 前記第１及び第２の半導体層のエッチングをＲＩＥによる異方性エッチングで行い、前記酸化膜のエッチングをウェットによる等方性エッチングで行うことを特徴とする請求項６〜９の何れかに記載の半導体装置の製造方法。
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