JP6309299B2 - 圧縮歪みチャネル領域を有する半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、より詳しくは、トランジスタのチャネル領域に圧縮歪みがかけられている装置及びその製造方法に関する。

半導体装置の世代進行とともに、トランジスタのゲート長が減少し続けている。新たなトランジスタの構成では、ゲート長が縮小するにつれて、特に対策をしない限り、応答の低下が生じるおそれがあり、このような応答の低下を是正することが求められてきた。そのような構造形態の１つとして、フィンＦＥＴ又はトリゲートトランジスタが様々な形で挙げられており、この構造形態では、各トランジスタのソース、ドレイン、及びチャネル領域が半導体基板に対して高い。この高い部分は、リッジ又はフィンの形状を有しており、下側に位置する基板と一体に形成される場合があり、あるいは、ＳＯＩ型デバイスの場合には絶縁層上に形成される場合がある。ゲートは、突出したフィンの３つの面を覆っている。そのため、利用可能なチャネル領域は、このフィンのうちゲートと接触する上部だけでなく、当該フィンのうちゲートと接触する側壁の分も増加することになる。

ＦｉｎＦＥＴの従来の設計として、例えばシリコンフィンの全体又は一部をシリコンゲルマニウムエピタキシャル層と取り替えることによる歪み格子構造が採用されている。ＳｉＧｅはシリコンよりも大きい格子定数を有しており、シリコン上にエピタキシャル形成されたＳｉＧｅ層に圧縮歪みを与える。これにより、チャネル領域の正孔移動度を向上させ、歪みのないＳｉチャネルに比べてｐＦＥＴの駆動電流を大きいものにすることができる（非特許文献１）。

しかしながら、従来の設計から得られる効果は、オン電流及びスイッチング速度を最大化しながらオフ電流の最小化を図ることに関して、次世代の半導体装置、特にゲート長が１４ｎｍ以下にまで縮小した場合に求められるニーズに応えることができない可能性がある。

Smith et al., "Dual Channel FinFETs as a Single High-k/Metal Gate Solution Beyond 22nm Node"、2009 IEDM、pp. 309-312

一の態様において、本発明は、半導体装置に関する。この半導体装置は、第１半導体材料のコア及び第２半導体材料のエピタキシャル被膜を含む三次元チャネル領域を備えている。第１半導体材料及び第２半導体材料は、それぞれ異なる格子定数を有することにより、エピタキシャル被膜に歪みを生成している。ソース領域が三次元チャネル領域の一端に隣接して位置し、ドレイン領域が三次元チャネル領域の他端に隣接して位置している。ゲート電極が三次元チャネル領域の上に重ねられている。第２半導体材料は、ゲート電極の下部の領域内にのみ存在している。

本発明による半導体装置の好ましい実施形態において、各コア及び各エピタキシャル被膜は、下部基板に対して上向きに突出している。

本発明による半導体装置の好ましい実施形態において、コアは、第１半導体材料の下部基板と一体に形成されている。

本発明による半導体装置の好ましい実施形態において、当該コアは、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の絶縁層上に形成されている。

本発明による半導体装置の好ましい実施形態において、三次元チャネル領域、ソース領域、ドレイン領域、及びゲート電極のそれぞれが、絶縁層により下部基板から分離されることによって、下部基板から完全に分離されたトランジスタが形成されている。

本発明による半導体装置の好ましい実施形態において、第２半導体材料は、第１半導体材料より大きい格子定数を有し、エピタキシャル被膜に圧縮歪みを生成するようにしている。

本発明による半導体装置の好ましい実施形態において、第１半導体材料はシリコンを含んでおり、第２半導体材料はシリコン及びゲルマニウムを含んでいる。

本発明による半導体装置の好ましい実施形態において、第２半導体材料は、第１半導体材料より小さい格子定数を有し、前記エピタキシャル被膜に引張歪みを生成するようにしている。

本発明による半導体装置の好ましい実施形態において、第１半導体材料はシリコン及びゲルマニウムを含んでおり、第２半導体材料はシリコンを含んでいる。

他の態様において、本発明は、半導体装置に関する。この半導体装置は、第１半導体材料のコア及び第２半導体材料のエピタキシャル被膜を含む三次元チャネル領域を備えている。第１半導体材料及び第２半導体材料は、それぞれ異なる格子定数を有することにより、エピタキシャル被膜に歪みを生成している。ソース領域が三次元チャネル領域の一端に隣接して位置し、ドレイン領域が三次元チャネル領域の他端に隣接して位置している。ゲート電極が三次元チャネル領域の上に重ねられている。中空三次元ゲート誘電体層が、ゲート電極と三次元チャネル領域の間に位置している。

本発明による半導体装置の好ましい実施形態において、各コア及び各エピタキシャル被膜は、下部基板に対して上向きに突出している。

本発明による半導体装置の好ましい実施形態において、コアは、第１半導体材料の下部基板と一体に形成されている。

本発明による半導体装置の好ましい実施形態において、コアは、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の絶縁層上に形成されている。

本発明による半導体装置の好ましい実施形態において、三次元チャネル領域、ソース領域、ドレイン領域、及びゲート電極のそれぞれが、絶縁層により下部基板から分離されることによって、下部基板から完全に分離されたトランジスタが形成されている。

本発明による半導体装置の好ましい実施形態において、第２半導体材料は、第１半導体材料より大きい格子定数を有し、エピタキシャル被膜に圧縮歪みを生成するようにしている。

本発明による半導体装置の好ましい実施形態において、第１半導体材料はシリコンを含んでおり、第２半導体材料はシリコン及びゲルマニウムを含んでいる。

本発明による半導体装置の好ましい実施形態において、第２半導体材料は、第１半導体材料より小さい格子定数を有し、エピタキシャル被膜に引張歪みを生成するようにしている。

本発明による半導体装置の好ましい実施形態において、第１半導体材料はシリコン及びゲルマニウムを含んでおり、第２半導体材料はシリコンを含んでいる。

本発明による半導体装置の好ましい実施形態において、中空三次元ゲート誘電体層は、一対のサイドウォーツスペーサのそれぞれとゲート電極との間で、三次元チャネル領域から上向きに延在している。

本発明による半導体装置の好ましい実施形態において、三次元チャネル領域は、一連のチャネル領域として繰り返されており、ゲート電極は、この一連のチャネル領域のうちの複数のチャネル領域の上に横たわっている。

本発明による半導体装置の好ましい実施形態において、中空三次元ゲート誘電体層は、一連のチャネル領域のうちで相互に隣接するチャネル領域の間で、下向きに延在している。

さらに他の態様において、本発明は、半導体装置の製造方法に関する。この方法では、ダミーゲートの下部に位置する第１半導体材料の三次元チャネル領域を含む中間トランジスタ構造からダミーゲートを除去する。ダミーゲートの除去により露出された三次元チャネル領域の一部上に第２半導体材料のエピタキシャル被膜を形成する。第２半導体材料の被膜と接触するゲート構造を形成する。

本発明による方法の好ましい実施形態において、三次元チャネル領域は、下部基板に対して上向きに突出している。

本発明による方法の好ましい実施形態において、三次元チャネル領域は、第１半導体材料の下部基板と一体に形成されている。

本発明による方法の好ましい実施形態において、三次元チャネル領域は、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の絶縁層上に形成されている。

本発明による方法の好ましい実施形態において、上記した方法では、さらに、第１半導体材料が実質的にエッチングされない条件下でエッチングが可能な半導体材料の犠牲層の上に三次元チャネル領域を形成する。さらに三次元チャネル領域にダミーゲートを形成する。さらに犠牲層を除去して三次元チャネル領域の下部に位置する空隙を生成する。さらにダミーゲートの除去の前に空隙を誘電体で充填する。

本発明による方法の好ましい実施形態において、三次元チャネル領域、ソース領域、ドレイン領域、及びゲート電極のそれぞれが、絶縁層により下部基板から分離されることによって、下部基板から完全に分離されたトランジスタが形成されている。

本発明による方法の好ましい実施形態において、第２半導体材料は、第１半導体材料より大きい格子定数を有し、エピタキシャル被膜に圧縮歪みを生成するようにしている。

本発明による方法の好ましい実施形態において、第１半導体材料はシリコンを含んでおり、第２半導体材料はシリコン及びゲルマニウムを含んでいる。

本発明による製造方法の好ましい実施形態において、第２半導体材料は、第１半導体材料より小さい格子定数を有し、エピタキシャル被膜に引張歪みを生成するようにしている。

本発明による方法の好ましい実施形態において、第１半導体材料はシリコン及びゲルマニウムを含んでおり、第２半導体材料はシリコンを含んでいる。

本発明における他の目的、特徴、及び利点については、本発明の好ましい実施形態に関する下記の詳細な説明を、添付図面を参照しつつ読むことで、より明白に理解することができる。
本発明による方法及び装置の第１実施形態に係るＦｉｎＦＥＴの平面図である。 図１のＩＩ−ＩＩ線に沿った断面図である。 図２ａと同様の断面図であり、ＳＯＩ基板用の対応する構造を示す断面図である。 図１のＩＩＩ−ＩＩＩ線に沿った断面図である。 図３ａと同様の断面図であり、ＳＯＩ基板用の対応する構造を示す断面図である。 本発明による方法及び装置のさらなる実施形態に係るＦｉｎＦＥＴの平面図である。 図４のＶ−Ｖ線に沿った断面図である。 図４のＶＩ−ＶＩ線に沿った断面図である。 図１、図２ａ、図３ａの装置の製造過程における中間構造の平面図である。 図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。 図７のＩＸ−ＩＸ線に沿った断面図である。 図７のＸ−Ｘ線に沿った断面図である。 図１、図２ａ、図３ａの装置の製造過程の後続段階における中間構造の平面図である。 図１１のＸＩＩ−ＸＩＩ線に沿った断面図である。 図１１のＸＩＩＩ−ＸＩＩＩ線に沿った断面図である。 図１、図２ａ、図３ａの装置の製造過程の後続段階における中間構造の平面図である。 図１４のＸＶ−ＸＶ線に沿った断面図である。 図１４のＸＶＩ−ＸＶＩ線に沿った断面図である。 図１、図２ａ、図３ａの装置の製造過程の後続段階における中間構造の平面図である。 図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。 図１７のＸＩＸ−ＸＩＸ線に沿った断面図である。 図１、図２ａ、図３ａの装置の製造過程の後続段階における中間構造の平面図である。 図２０のＸＸＩ−ＸＸＩ線に沿った断面図である。 図２０のＸＸＩＩ−ＸＸＩＩ線に沿った断面図である。 図１、図２ａ、図３ａの装置の製造過程の後続段階における中間構造の平面図である。 図２３のＸＸＩＶ−ＸＸＩＶ線に沿った断面図である。 図２３のＸＸＶ−ＸＸＶ線に沿った断面図である。 図４〜図６の装置の製造過程における中間構造の平面図である。 図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿った断面図である。 図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿った断面図である。 図４〜図６の装置の製造過程の後続段階における中間構造の平面図である。 図２９のＸＸＸ−ＸＸＸ線に沿った断面図である。 図２９のＸＸＸＩ−ＸＸＸＩ線に沿った断面図である。 図４〜図６の装置の製造過程の後続段階における中間構造の平面図である。 図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿った断面図である。 図３２のＸＸＸＩＶ−ＸＸＸＩＶ線に沿った断面図である。 図３２のＸＸＸＶ−ＸＸＸＶ線に沿った断面図である。 図４〜図６の装置の製造過程の後続段階における中間構造の平面図である。 図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿った断面図である。 図３６のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿った断面図である。 図３６のＸＸＸＩＸ−ＸＸＸＩＸ線に沿った断面図である。 図４〜図６の装置の製造過程の後続段階における中間構造の平面図である。 図４０のＸＬＩ−ＸＬＩ線に沿った断面図である。 図４０のＸＬＩＩ−ＸＬＩＩ線に沿った断面図である。 図４０のＸＬＩＩＩ−ＸＬＩＩＩ線に沿った断面図である。 図４〜図６の装置の製造過程の後続段階における中間構造の平面図である。 図４４のＸＬＶ−ＸＬＶ線に沿った断面図である。 図４４のＸＬＶＩ−ＸＬＶＩ線に沿った断面図である。 図４４のＸＬＶＩＩ−ＸＬＶＩＩ線に沿った断面図である。 図４〜図６の装置の製造過程の後続段階における中間構造の平面図である。 図４８のＸＬＩＸ−ＸＬＩＸ線に沿った断面図である。 図４８のＬ−Ｌ線に沿った断面図である。 図４８のＬＩ−ＬＩ線に沿った断面図である。 図４〜図６の装置の製造過程の後続段階における中間構造の平面図である。 図５２のＬＩＩＩ−ＬＩＩＩ線に沿った断面図である。 図５２のＬＩＶ−ＬＩＶ線に沿った断面図である。 図５２のＬＶ−ＬＶ線に沿った断面図である。 図４〜図６の装置の製造過程の後続段階における中間構造の平面図である。 図５６のＬＶＩＩ−ＬＶＩＩ線に沿った断面図である。 図５６のＬＶＩＩＩ−ＬＶＩＩＩ線に沿った断面図である。 図４〜図６の装置の製造過程の後続段階における中間構造の平面図である。 図５９のＬＸ−ＬＸ線に沿った断面図である。 図５９のＬＸＩ−ＬＸＩ線に沿った断面図である。 本発明の実施形態による半導体装置を用いて得られる動作上の利点を図式化したものである。 従来の半導体装置を用いて得られる動作上の利点の欠陥を図式化したものである。 本発明の実施形態による半導体装置のエネルギーバンドプロファイルを図式化したものである。 図１、図２ａ、図３ａの実施形態に関連する使用時の現象を図式化したものである。 図４〜図６の実施形態に関連する使用時の現象を図式化したものである。

図１、図２ａ、及び図３ａにおいて、本発明の第１実施形態は、一連のシリコンフィン２４が下部バルクシリコン基板１０と一体に形成されているＦｉｎＦＥＴである。図１に示すように、ゲート２２が、複数のトランジスタを横切って延在し、ゲート誘電体膜２０で被覆されている。なお、各トランジスタのソース領域及びドレイン領域には、それぞれ符号１２及び１４を付している。

図２ａに示すように、ゲート誘電体膜２０は、ゲート２２とサイドウォールスペーサ１８の間に位置している。また、図２ａ及び図３ａに示すように、ゲート誘電体膜２０は、ゲート電極２２とチャネル領域２６の間、及びゲート電極２２と誘電体１６の間にも位置している。このようにして、ゲート誘電体膜２０は、中空の三次元構造を有している。

図２ａ及び図３ａにおいて最もよく見えるように、シリコンフィン２４の上部は、エピタキシャルシリコン−ゲルマニウム層２６で被覆されている。ＳｉＧｅの格子定数はＳｉより大きいので、このＦｉｎＦＥＴのチャネル領域には圧縮歪みがかけられることになる。なお、本発明に係る装置には圧縮歪みが好ましいが、コア用の材料と、このコアより小さい格子定数を有するフィンの被覆材とによって、チャネル領域に対して引張歪みを生じさせることも、本発明の範囲に含まれる。

ＳｉＧｅエピタキシャル層は、ゲート電極２２の下方にある領域に閉じ込められている。すなわち、ＳｉＧｅエピタキシャル層は、ゲート電極２２それ自体と、周囲のゲート誘電体膜２０とを含む領域に閉じ込められている。

図２ｂ及び図３ｂには、上記した図面と類似する構造を示している。ただし、図２ｂ及び図３ｂにおいては、バルク基板が、絶縁層１１を含むＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板に取り替えられている。

図４〜図６において、本発明のさらなる実施形態は、一連のシリコンフィン４４が補充誘電体層４８により下部バルクシリコン基板３０と分離されているＦｉｎＦＥＴである。後述するように、本実施形態に係る装置はＳＯＮ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｎｏｔｈｉｎｇ）型である。図４に示すように、ゲート４２が、複数のトランジスタを横切って延在し、ゲート誘電体膜４０で被覆されている。なお、各トランジスタのソース領域及びドレイン領域には、それぞれ符号３２及び３４を付している。

図５に示すように、ゲート誘電体膜４０は、ゲート４２とサイドウォールスペーサ３８の間に位置している。また、図５及び図６に示すように、ゲート誘電体膜４０は、ゲート電極４２とチャネル領域４６の間、及びゲート電極４２と誘電体３６の間にも位置している。このようにして、ゲート誘電体膜４０は、中空の三次元構造を有している。

図５及び図６において最もよく見えるように、シリコンフィン４４は、エピタキシャルシリコン−ゲルマニウム層４６で被覆されている。上述したように、ＳｉＧｅの格子定数はＳｉより大きいので、このＦｉｎＦＥＴのチャネル領域には圧縮歪みがかけられることになる。ただし、上述したように、コア用の材料と、このコアより小さい格子定数を有するフィンの被覆材とによって、チャネル領域に対して引張歪みを生じさせることも、本発明の範囲内に含まれる。

上述したように、ＳｉＧｅエピタキシャル層４６は、ゲート電極４２の下方にある領域に閉じ込められている。すなわち、ＳｉＧｅエピタキシャル層４６は、ゲート電極４２それ自体と、周囲のゲート誘電体膜４０とを含む領域に閉じ込められている。

上記の実施形態は両方とも、チャネル領域における正孔移動度を向上させるためには、既に知られているように、圧縮歪みを必要とする。しかしながら、正孔移動度の増大を目的に歪みチャネルを用いる従来の装置では、格子歪みは、この歪みが生成した後に行う高温処理によって、ほぼ緩和されてしまう。本発明の装置及び方法は、このような問題を避けるためのものであり、詳細については、上記の実施形態に用いられた好ましい製造技術の関する下記の説明によって、より良く理解することができる。

図７〜図１０に示すように、図１、図２ａ、図３ａに関連する装置は、ゲートラストプロセス（ｇａｔｅ−ｌａｓｔ ｐｒｏｃｅｓｓ）より有利に製造される。このプロセスにおいて、ダミーＦｉｎＦＥＴは、当初はＳｉのみからなるフィン２４と、未形成の実際のゲートに代わるダミーゲート６２と、を有している。ダミーゲート６２は、例えばポリシリコンとすることができ、サイドウォールスペーサ１８は、例えば窒化ケイ素とすることができる。ただし、当業者の知識に基づいて選択した他の物質であってもよい。

なお、図７〜図１０に示す工程段階は、典型的には、ソース領域及びドレイン領域を覆う層間絶縁膜の形成と、この層間絶縁膜の平坦化と、をさらに含んでいる。ただし、この工程については、理解の簡略化のため、図示していない。

またここでは、図１、図２ａ、図３ａに係る装置の製造に焦点を当てているが、図２ｂ及び図３ｂに示すようにＳＯＩ基板上に形成される装置も、バルクシリコン基板をＳＯＩ基板に取り替える点を除いて、同様の方式で製造することが可能である。

次に、図１１〜図１３に示すように、ダミーゲート６２をウェットエッチングなどの従来の技術で除去して、サイドウォールスペーサ１８の間のシリコンフィン２４を露出させる。図１３に示すように、一連のフィン２４は誘電体層１６により互いに分離されている。ただし、誘電体層１６は、フィン２４の頂上に達するまで上向きに延在していない。

図１１〜図１３の構造にはその後、さらにＲＩＥ（反応性イオンエッチング）などのエッチングを施し、フィン２４を多少凹ませる。このようにして、図１４及び図１６に示すように、フィン２４は、ソース−ドレイン方向と直交する水平方向に狭くなる。また、図１５に示すように、フィン２４は、短くもなる。なお、このようなフィンの凹ませを行う方が好ましくはあるが、この工程は必須ではなく、省略してもよい。また、このような凹ませにより、サイドウォール１８の下にあるフィン構造の一部が加えて除去されることがある。

次に、図１７〜図１９に示すように、エピタキシャルシリコン−ゲルマニウム層２６を、フィン２４に形成する。ゲートラストプロセスにより既に形成されたサイドウォール１８がマスクの機能を果たすため、ＳｉＧｅ膜２６は、ゲート誘電体層及びゲートそのものに最終的には覆われることになる領域にのみ形成される。さらに、図１４〜図１６の通り、フィン２４が凹まされている場合、ＳｉＧｅ膜２６は、サイドウォール１８に覆われる領域まで若干延在する場合がある。なお、ＳｉＧｅ膜２６を形成するときは、この膜のＧｅ含有量が少なくとも２０％になるように形成条件を選択することが好ましい。

次に、図２０〜図２２に示すように、ゲート誘電体層２０を形成し、ゲートをはめ込むことになる空間を区画する。なお、サイドウォール１８は、ゲート誘電体層２０の堆積に用いられるマスクとしての機能も果たす。ゲート誘電体層２０は、好ましくはｈｉｇｈ−ｋ材料である。図２０〜図２２の通り、ゲート誘電体層２０は、フィン２４からサイドウォール１８に沿って上向きに延在し（図２１）、隣接するフィンの間では下向きに延在している（図２２）。従って、ゲート誘電体層２０は、ゲートラストプロセスの結果として、中空の三次元形状を有するようになる。

次に、図２３〜図２５に示すように、ゲート２２を形成する。

上述したように、ＳｉＧｅの格子定数は本来、Ｓｉより大きい。しかしながら、ＳｉＧｅのエピタキシャル層の場合、結晶格子は、鋳型となるＳｉの結晶格子を引き継ぐことになる。それによって、シリコンフィン２４の上のＳｉＧｅ層２６には、圧縮歪みがかけられる。圧縮歪みＳｉＧｅチャネルの正孔移動度がニュートラルなシリコンの正孔移動度より高いことは既に知られている。しかしながら、従来の装置では、ＳｉＧｅチャネルの歪みは高温処理中に緩和され、正孔移動度の利点が大幅に減殺され、又はすべてなくなってしまっていた。

それに比べ、上述した装置及び方法では、高温処理（絶縁層分離緻密化アニール及びソース／ドレイン活性化アニール）をＳｉＧｅエピタキシャル層の形成前に終わらせておくため、ＳｉＧｅチャネルにおける好適な圧縮歪を保つことができる。

図４〜図６に関連する装置の製造方法は、図２６〜図２８に示された基板から始める。この基板は、後続工程で除去されるＳｉＧｅの犠牲層３３により、上部薄膜シリコン層３５から分離されているバルクシリコン基板３０を含む。

図２９〜図３１に示すように、上述の実施形態と同様の方法でダミーＦｉｎＦＥＴを形成する。この場合、サイドウォールスペーサ３８の間に、例えばポリシリコンのダミーゲート８２を形成する。これらの実施形態にて、フィン構造４４は、ＳｉＧｅ犠牲層３３によりバルクシリコン基板３０から完全に分離（ｆｕｌｌｙ−ｉｓｏｌａｔｅｄ）されている。このように完全に分離されたフィン４４は、既に知られているように、ＳｉＧｅ犠牲層３３の選択性エッチングに基づくＳＯＮ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｎｏｔｈｉｎｇ）プロセスを施して形成することができる。なお、このプロセスは、例えばJurczak et. al., "Silicon-on-Nothing (SON) - an Innovative Process for Advanced CMOS", IEEE Trans. Elec. Dev., vol. 47, no. 25 11 (November 2000)に記載されている。

具体的には、ＳｉＧｅ層３３及びＳｉ層３５をバルクシリコン基板３０上に順次に成長し、図２６〜図２８に示した構造を生成する。次に、図２９〜図３１に示すように、Ｓｉ／ＳｉＧｅ／Ｓｉ積層フィン構造３０，３３，４４を形成する。次にダミーゲート８２を形成し、その後、ＳｉＧｅ犠牲層３３を選択性エッチング（例えば、ＨＣｌガスエッチング）により除去し、図３２〜図３５に示す構造を生成する。この段階でのフィン４４は下からの支持は持たないものの、図３３及び図３４に示すように、ダミーゲート８２及び側壁スペーサ３８によって上方から支持されている。フィン４４の下部にある空隙は、フィン４４をバルクシリコン基板３０から完全に分離する役割を果たしている。

次に、図３６〜図３９に示すように、上記した空洞を誘電体４８で充填する。次に、図４０〜図４３に示すようにソース領域３２及びドレイン領域３４を形成し、その後、図４４〜図４７に示すように、上述の実施形態で説明した工程と同様の方式で、ダミーゲート８２を除去する。なお、図４８〜図５１では、上述の実施形態における説明通り、シリコンフィン４４の任意の凹ませを図解している。

図５２〜図５５及び上述の実施形態に示すように、歪みＳｉＧｅチャネル４６を形成する。次に、図５６〜図５８及び上述の実施形態に示すように、好ましくはｈｉｇｈ−ｋ材料からなる層４０を、ゲート誘電体層として堆積する。最後に、図５９〜図６１及び上述の実施形態に示すように、実際のデバイスゲート６２を堆積させ、平坦化する。

狭いフィン本体の両側がゲート電極で覆われているフィン構造を用いることで、フィン本体の電位プロファイルを、ゲート電極を介して良好に制御することができる。その結果、プレーナデバイス（ｐｌａｎａｒ ｄｅｖｉｃｅ）に比べ、オフ状態のリーク電流を抑えることが可能となる。さらに、本発明の好適な実施形態による装置において、フィン本体は、Ｓｉコア及びＳｉＧｅ被覆材を含んでいる。図６２〜図６４に示すように、Ｓｉコア２４とＳｉＧｅ被覆材２６の間では、価電子帯のエネルギーのオフセットが生じ（図６４）、オン状態の特性は被覆領域によって決定され、オフ状態のリーク電流はコア領域によって決定されることになる。このような価電子帯のオフセットにより、コア領域の正孔密度は、全体がＳｉＧｅで形成されたフィンより低い（図６２及び図６３）。このようにして、オフ状態のリーク電流が抑制される。

ゲルマニウムがコア領域に拡散されている場合、圧縮歪みが緩和され、同時に被覆材とコア間のバンドのオフセットが小さくなる。この現象により、オフ状態のリーク電流に対する抑制効果が低減してしまう。しかしながら、本発明の好ましい実施形態では、高温処理をＳｉＧｅチャネルの形成より前に行うので、相対的に急激なゲルマニウムプロファイルを維持するとともに、Ｓｉコアへのゲルマニウム拡散を最小化する。

さらに、図６５に示すように、ＦｉｎＦＥＴをバルクシリコン基板に直接形成した場合、図６５の実線矢印に示すように、オフ状態漏れ電流の経路が複数出来上がる。具体的には、フィン領域の下方でソース／ドレインのパンチスルー電流があり、ドレイン／基板接続におけるリーク電流もある。

一方、ＳＯＮ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｎｏｔｈｉｎｇ）プロセスは、フィン構造を基板から完全に分離する。図６６に示すように、リーク経路が完全に無くなり、オフ状態のリーク電流は著しく低減される。しかしながら、フィン構造を基板から完全に分離するために、シリコンフィンに覆われるＳｉＧｅ犠牲層３３を選択的にエッチングするので、ＳｉＧｅ犠牲層３３の選択性エッチングの前にＳｉＧｅチャネル４６をフィン構造上に形成する場合、ＳｉＧｅチャネル領域４６までエッチングされることがある。

以上のように、バルクシリコン基板上では、フィン構造の完全分離と、歪みＳｉＧｅチャネルの使用を同時に成し遂げることはできない。しかしながら、本発明の好ましい実施形態では、ＳｉＧｅチャネルは、フィンが完全に分離された後にのみ形成される。その結果、圧縮歪みＳｉＧｅチャネルによるｐＦＥＴの高性能と、完全分離フィンによるリーク電流の抑制を、バルクシリコン基板で同時に得ることができる。

以上、好ましい実施形態を幾つか挙げて本発明を説明したが、上記の実施形態は単に本発明に対する理解を深めるために用意したものであり、添付の特許請求の範囲の本来の範囲及び精神によって与えられる保護範囲を制限する手段として用いられてはならない。

Claims (23)

1. その表面に凹部が形成され、第１半導体材料から構成されているコア、及び前記凹部内に配置され、第２半導体材料から構成されているエピタキシャル被膜を含む三次元チャネル領域と、
   前記三次元チャネル領域の一端に隣接して位置するソース領域と、
   前記三次元チャネル領域の他端に隣接して位置するドレイン領域と、
   前記三次元チャネル領域の上に重ねられたゲート電極と、
   を備え、
   前記第１半導体材料の格子定数と、前記第２半導体材料の格子定数とは、互いに異なり、
   前記エピタキシャル被膜は、
   前記ソース領域、前記ドレイン領域および前記ゲート電極を通る第１断面において、ソース領域とドレイン領域の間に位置しており、かつ
   前記第１断面に垂直であり、かつ前記ゲート電極を通る第２断面において、前記コアを取り囲むように配置されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記コア及び前記エピタキシャル被膜は、それぞれ、下部基板に対して上向きに突出している半導体装置。
3. 請求項１に記載の半導体装置において、
   前記コアは前記第１半導体材料の下部基板と一体に形成されている半導体装置。
4. 請求項１に記載の半導体装置において、
   前記コアはＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の絶縁層上に形成されている半導体装置。
5. 請求項４に記載の半導体装置において、
   前記三次元チャネル領域、前記ソース領域、前記ドレイン領域、及び前記ゲート電極のそれぞれが、前記絶縁層により下部基板から電気的に分離されている半導体装置。
6. 請求項１に記載の半導体装置において、
   前記第２半導体材料は、前記第１半導体材料より大きい格子定数を有する半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１半導体材料はシリコンを含んでおり、
   前記第２半導体材料はシリコン及びゲルマニウムを含んでいる半導体装置。
8. 請求項１に記載の半導体装置において、
   前記第２半導体材料は、前記第１半導体材料より小さい格子定数を有する半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第１半導体材料はシリコン及びゲルマニウムを含んでおり、
   前記第２半導体材料はシリコンを含んでいる半導体装置。
10. 請求項１に記載の半導体装置において、
    前記ゲート電極と前記三次元チャネル領域の間に位置する三次元ゲート誘電体層をさらに備える半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記三次元ゲート誘電体層は、一対のサイドウォールスペーサのそれぞれと前記ゲート電極との間で、前記三次元チャネル領域から上向きに延在している半導体装置。
12. 請求項１０に記載の半導体装置において、
    前記三次元チャネル領域は、一連の前記チャネル領域として繰り返されており、
    前記ゲート電極は、前記一連のチャネル領域のうちの複数のチャネル領域の上に横たわっている半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記三次元ゲート誘電体層は、前記一連のチャネル領域のうちで相互に隣接するチャネル領域の間で、下向きに延在している半導体装置。
14. 第１半導体材料から構成されているコア領域と、前記コア領域の一端に隣接して位置するソース領域と、前記コア領域の他端に隣接して位置するドレイン領域と、前記コア領域の上に重ねられたダミーゲートと、を有する中間トランジスタを形成する工程と、
    前記中間トランジスタから前記ダミーゲートを除去して、前記コア領域の一部を露出させる工程と、
    前記コア領域の一部上に第２半導体材料から構成されているエピタキシャル被膜を形成する工程と、
    前記エピタキシャル被膜と接触するゲート構造を形成する工程と、
    を含む半導体装置の製造方法。
15. 請求項１４に記載の半導体装置の製造方法において、
    前記コア領域は、下部基板に対して上向きに突出している、半導体装置の製造方法。
16. 請求項１４に記載の半導体装置の製造方法において、
    前記コア領域は、前記第１半導体材料により構成されている下部基板と一体に形成されている、半導体装置の製造方法。
17. 請求項１４に記載の半導体装置の製造方法において、
    前記コア領域は、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の絶縁層上に形成されている、半導体装置の製造方法。
18. 請求項１４に記載の半導体装置の製造方法において、
    前記第１半導体材料から構成されている前記コア領域が実質的にエッチングされない条件下でエッチングが可能な半導体材料から構成されている犠牲層の上に前記コア領域を形成する工程と、
    前記コア領域の上に前記ダミーゲートを形成する工程と、
    前記犠牲層を除去して前記コア領域の下部に位置する空隙を生成する工程と、
    前記ダミーゲートの除去の前に前記空隙を誘電体で充填する工程と、
    をさらに含む、半導体装置の製造方法。
19. 請求項１７に記載の半導体装置の製造方法において、
    前記コア領域、前記ソース領域、前記ドレイン領域、及び前記ゲート構造のそれぞれが、前記絶縁層により下部基板から電気的に分離されている、半導体装置の製造方法。
20. 請求項１４に記載の半導体装置の製造方法において、
    前記第２半導体材料は、前記第１半導体材料より大きい格子定数を有する、半導体装置の製造方法。
21. 請求項２０に記載の半導体装置の製造方法において、
    前記第１半導体材料はシリコンを含んでおり、
    前記第２半導体材料はシリコン及びゲルマニウムを含んでいる、半導体装置の製造方法。
22. 請求項１４に記載の半導体装置の製造方法において、
    前記第２半導体材料は、前記第１半導体材料より小さい格子定数を有する、半導体装置の製造方法。
23. 請求項２２に記載の半導体装置の製造方法において、
    前記第１半導体材料はシリコン及びゲルマニウムを含んでおり、
    前記第２半導体材料はシリコンを含んでいる、半導体装置の製造方法。

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