JP6309299B2 - 圧縮歪みチャネル領域を有する半導体装置及びその製造方法 - Google Patents
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Description
Claims (23)
- その表面に凹部が形成され、第1半導体材料から構成されているコア、及び前記凹部内に配置され、第2半導体材料から構成されているエピタキシャル被膜を含む三次元チャネル領域と、
前記三次元チャネル領域の一端に隣接して位置するソース領域と、
前記三次元チャネル領域の他端に隣接して位置するドレイン領域と、
前記三次元チャネル領域の上に重ねられたゲート電極と、
を備え、
前記第1半導体材料の格子定数と、前記第2半導体材料の格子定数とは、互いに異なり、
前記エピタキシャル被膜は、
前記ソース領域、前記ドレイン領域および前記ゲート電極を通る第1断面において、ソース領域とドレイン領域の間に位置しており、かつ
前記第1断面に垂直であり、かつ前記ゲート電極を通る第2断面において、前記コアを取り囲むように配置されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記コア及び前記エピタキシャル被膜は、それぞれ、下部基板に対して上向きに突出している半導体装置。 - 請求項1に記載の半導体装置において、
前記コアは前記第1半導体材料の下部基板と一体に形成されている半導体装置。 - 請求項1に記載の半導体装置において、
前記コアはSOI(Semiconductor−on−Insulator)基板の絶縁層上に形成されている半導体装置。 - 請求項4に記載の半導体装置において、
前記三次元チャネル領域、前記ソース領域、前記ドレイン領域、及び前記ゲート電極のそれぞれが、前記絶縁層により下部基板から電気的に分離されている半導体装置。 - 請求項1に記載の半導体装置において、
前記第2半導体材料は、前記第1半導体材料より大きい格子定数を有する半導体装置。 - 請求項6に記載の半導体装置において、
前記第1半導体材料はシリコンを含んでおり、
前記第2半導体材料はシリコン及びゲルマニウムを含んでいる半導体装置。 - 請求項1に記載の半導体装置において、
前記第2半導体材料は、前記第1半導体材料より小さい格子定数を有する半導体装置。 - 請求項8に記載の半導体装置において、
前記第1半導体材料はシリコン及びゲルマニウムを含んでおり、
前記第2半導体材料はシリコンを含んでいる半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート電極と前記三次元チャネル領域の間に位置する三次元ゲート誘電体層をさらに備える半導体装置。 - 請求項10に記載の半導体装置において、
前記三次元ゲート誘電体層は、一対のサイドウォールスペーサのそれぞれと前記ゲート電極との間で、前記三次元チャネル領域から上向きに延在している半導体装置。 - 請求項10に記載の半導体装置において、
前記三次元チャネル領域は、一連の前記チャネル領域として繰り返されており、
前記ゲート電極は、前記一連のチャネル領域のうちの複数のチャネル領域の上に横たわっている半導体装置。 - 請求項12に記載の半導体装置において、
前記三次元ゲート誘電体層は、前記一連のチャネル領域のうちで相互に隣接するチャネル領域の間で、下向きに延在している半導体装置。 - 第1半導体材料から構成されているコア領域と、前記コア領域の一端に隣接して位置するソース領域と、前記コア領域の他端に隣接して位置するドレイン領域と、前記コア領域の上に重ねられたダミーゲートと、を有する中間トランジスタを形成する工程と、
前記中間トランジスタから前記ダミーゲートを除去して、前記コア領域の一部を露出させる工程と、
前記コア領域の一部上に第2半導体材料から構成されているエピタキシャル被膜を形成する工程と、
前記エピタキシャル被膜と接触するゲート構造を形成する工程と、
を含む半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記コア領域は、下部基板に対して上向きに突出している、半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記コア領域は、前記第1半導体材料により構成されている下部基板と一体に形成されている、半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記コア領域は、SOI(Semiconductor−on−Insulator)基板の絶縁層上に形成されている、半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記第1半導体材料から構成されている前記コア領域が実質的にエッチングされない条件下でエッチングが可能な半導体材料から構成されている犠牲層の上に前記コア領域を形成する工程と、
前記コア領域の上に前記ダミーゲートを形成する工程と、
前記犠牲層を除去して前記コア領域の下部に位置する空隙を生成する工程と、
前記ダミーゲートの除去の前に前記空隙を誘電体で充填する工程と、
をさらに含む、半導体装置の製造方法。 - 請求項17に記載の半導体装置の製造方法において、
前記コア領域、前記ソース領域、前記ドレイン領域、及び前記ゲート構造のそれぞれが、前記絶縁層により下部基板から電気的に分離されている、半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記第2半導体材料は、前記第1半導体材料より大きい格子定数を有する、半導体装置の製造方法。 - 請求項20に記載の半導体装置の製造方法において、
前記第1半導体材料はシリコンを含んでおり、
前記第2半導体材料はシリコン及びゲルマニウムを含んでいる、半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記第2半導体材料は、前記第1半導体材料より小さい格子定数を有する、半導体装置の製造方法。 - 請求項22に記載の半導体装置の製造方法において、
前記第1半導体材料はシリコン及びゲルマニウムを含んでおり、
前記第2半導体材料はシリコンを含んでいる、半導体装置の製造方法。
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