JP6309299B2 - 圧縮歪みチャネル領域を有する半導体装置及びその製造方法 - Google Patents

圧縮歪みチャネル領域を有する半導体装置及びその製造方法 Download PDF

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Description

本発明は、半導体装置及びその製造方法に関し、より詳しくは、トランジスタのチャネル領域に圧縮歪みがかけられている装置及びその製造方法に関する。
半導体装置の世代進行とともに、トランジスタのゲート長が減少し続けている。新たなトランジスタの構成では、ゲート長が縮小するにつれて、特に対策をしない限り、応答の低下が生じるおそれがあり、このような応答の低下を是正することが求められてきた。そのような構造形態の1つとして、フィンFET又はトリゲートトランジスタが様々な形で挙げられており、この構造形態では、各トランジスタのソース、ドレイン、及びチャネル領域が半導体基板に対して高い。この高い部分は、リッジ又はフィンの形状を有しており、下側に位置する基板と一体に形成される場合があり、あるいは、SOI型デバイスの場合には絶縁層上に形成される場合がある。ゲートは、突出したフィンの3つの面を覆っている。そのため、利用可能なチャネル領域は、このフィンのうちゲートと接触する上部だけでなく、当該フィンのうちゲートと接触する側壁の分も増加することになる。
FinFETの従来の設計として、例えばシリコンフィンの全体又は一部をシリコンゲルマニウムエピタキシャル層と取り替えることによる歪み格子構造が採用されている。SiGeはシリコンよりも大きい格子定数を有しており、シリコン上にエピタキシャル形成されたSiGe層に圧縮歪みを与える。これにより、チャネル領域の正孔移動度を向上させ、歪みのないSiチャネルに比べてpFETの駆動電流を大きいものにすることができる(非特許文献1)。
しかしながら、従来の設計から得られる効果は、オン電流及びスイッチング速度を最大化しながらオフ電流の最小化を図ることに関して、次世代の半導体装置、特にゲート長が14nm以下にまで縮小した場合に求められるニーズに応えることができない可能性がある。
一の態様において、本発明は、半導体装置に関する。この半導体装置は、第1半導体材料のコア及び第2半導体材料のエピタキシャル被膜を含む三次元チャネル領域を備えている。第1半導体材料及び第2半導体材料は、それぞれ異なる格子定数を有することにより、エピタキシャル被膜に歪みを生成している。ソース領域が三次元チャネル領域の一端に隣接して位置し、ドレイン領域が三次元チャネル領域の他端に隣接して位置している。ゲート電極が三次元チャネル領域の上に重ねられている。第2半導体材料は、ゲート電極の下部の領域内にのみ存在している。
本発明による半導体装置の好ましい実施形態において、各コア及び各エピタキシャル被膜は、下部基板に対して上向きに突出している。
本発明による半導体装置の好ましい実施形態において、コアは、第1半導体材料の下部基板と一体に形成されている。
本発明による半導体装置の好ましい実施形態において、当該コアは、SOI(Semiconductor−on−Insulator)基板の絶縁層上に形成されている。
本発明による半導体装置の好ましい実施形態において、三次元チャネル領域、ソース領域、ドレイン領域、及びゲート電極のそれぞれが、絶縁層により下部基板から分離されることによって、下部基板から完全に分離されたトランジスタが形成されている。
本発明による半導体装置の好ましい実施形態において、第2半導体材料は、第1半導体材料より大きい格子定数を有し、エピタキシャル被膜に圧縮歪みを生成するようにしている。
本発明による半導体装置の好ましい実施形態において、第1半導体材料はシリコンを含んでおり、第2半導体材料はシリコン及びゲルマニウムを含んでいる。
本発明による半導体装置の好ましい実施形態において、第2半導体材料は、第1半導体材料より小さい格子定数を有し、前記エピタキシャル被膜に引張歪みを生成するようにしている。
本発明による半導体装置の好ましい実施形態において、第1半導体材料はシリコン及びゲルマニウムを含んでおり、第2半導体材料はシリコンを含んでいる。
他の態様において、本発明は、半導体装置に関する。この半導体装置は、第1半導体材料のコア及び第2半導体材料のエピタキシャル被膜を含む三次元チャネル領域を備えている。第1半導体材料及び第2半導体材料は、それぞれ異なる格子定数を有することにより、エピタキシャル被膜に歪みを生成している。ソース領域が三次元チャネル領域の一端に隣接して位置し、ドレイン領域が三次元チャネル領域の他端に隣接して位置している。ゲート電極が三次元チャネル領域の上に重ねられている。中空三次元ゲート誘電体層が、ゲート電極と三次元チャネル領域の間に位置している。
本発明による半導体装置の好ましい実施形態において、各コア及び各エピタキシャル被膜は、下部基板に対して上向きに突出している。
本発明による半導体装置の好ましい実施形態において、コアは、第1半導体材料の下部基板と一体に形成されている。
本発明による半導体装置の好ましい実施形態において、コアは、SOI(Semiconductor−on−Insulator)基板の絶縁層上に形成されている。
本発明による半導体装置の好ましい実施形態において、三次元チャネル領域、ソース領域、ドレイン領域、及びゲート電極のそれぞれが、絶縁層により下部基板から分離されることによって、下部基板から完全に分離されたトランジスタが形成されている。
本発明による半導体装置の好ましい実施形態において、第2半導体材料は、第1半導体材料より大きい格子定数を有し、エピタキシャル被膜に圧縮歪みを生成するようにしている。
本発明による半導体装置の好ましい実施形態において、第1半導体材料はシリコンを含んでおり、第2半導体材料はシリコン及びゲルマニウムを含んでいる。
本発明による半導体装置の好ましい実施形態において、第2半導体材料は、第1半導体材料より小さい格子定数を有し、エピタキシャル被膜に引張歪みを生成するようにしている。
本発明による半導体装置の好ましい実施形態において、第1半導体材料はシリコン及びゲルマニウムを含んでおり、第2半導体材料はシリコンを含んでいる。
本発明による半導体装置の好ましい実施形態において、中空三次元ゲート誘電体層は、一対のサイドウォーツスペーサのそれぞれとゲート電極との間で、三次元チャネル領域から上向きに延在している。
本発明による半導体装置の好ましい実施形態において、三次元チャネル領域は、一連のチャネル領域として繰り返されており、ゲート電極は、この一連のチャネル領域のうちの複数のチャネル領域の上に横たわっている。
本発明による半導体装置の好ましい実施形態において、中空三次元ゲート誘電体層は、一連のチャネル領域のうちで相互に隣接するチャネル領域の間で、下向きに延在している。
さらに他の態様において、本発明は、半導体装置の製造方法に関する。この方法では、ダミーゲートの下部に位置する第1半導体材料の三次元チャネル領域を含む中間トランジスタ構造からダミーゲートを除去する。ダミーゲートの除去により露出された三次元チャネル領域の一部上に第2半導体材料のエピタキシャル被膜を形成する。第2半導体材料の被膜と接触するゲート構造を形成する。
本発明による方法の好ましい実施形態において、三次元チャネル領域は、下部基板に対して上向きに突出している。
本発明による方法の好ましい実施形態において、三次元チャネル領域は、第1半導体材料の下部基板と一体に形成されている。
本発明による方法の好ましい実施形態において、三次元チャネル領域は、SOI(Semiconductor−on−Insulator)基板の絶縁層上に形成されている。
本発明による方法の好ましい実施形態において、上記した方法では、さらに、第1半導体材料が実質的にエッチングされない条件下でエッチングが可能な半導体材料の犠牲層の上に三次元チャネル領域を形成する。さらに三次元チャネル領域にダミーゲートを形成する。さらに犠牲層を除去して三次元チャネル領域の下部に位置する空隙を生成する。さらにダミーゲートの除去の前に空隙を誘電体で充填する。
本発明による方法の好ましい実施形態において、三次元チャネル領域、ソース領域、ドレイン領域、及びゲート電極のそれぞれが、絶縁層により下部基板から分離されることによって、下部基板から完全に分離されたトランジスタが形成されている。
本発明による方法の好ましい実施形態において、第2半導体材料は、第1半導体材料より大きい格子定数を有し、エピタキシャル被膜に圧縮歪みを生成するようにしている。
本発明による方法の好ましい実施形態において、第1半導体材料はシリコンを含んでおり、第2半導体材料はシリコン及びゲルマニウムを含んでいる。
本発明による製造方法の好ましい実施形態において、第2半導体材料は、第1半導体材料より小さい格子定数を有し、エピタキシャル被膜に引張歪みを生成するようにしている。
本発明による方法の好ましい実施形態において、第1半導体材料はシリコン及びゲルマニウムを含んでおり、第2半導体材料はシリコンを含んでいる。
本発明における他の目的、特徴、及び利点については、本発明の好ましい実施形態に関する下記の詳細な説明を、添付図面を参照しつつ読むことで、より明白に理解することができる。
本発明による方法及び装置の第1実施形態に係るFinFETの平面図である。 図1のII−II線に沿った断面図である。 図2aと同様の断面図であり、SOI基板用の対応する構造を示す断面図である。 図1のIII−III線に沿った断面図である。 図3aと同様の断面図であり、SOI基板用の対応する構造を示す断面図である。 本発明による方法及び装置のさらなる実施形態に係るFinFETの平面図である。 図4のV−V線に沿った断面図である。 図4のVI−VI線に沿った断面図である。 図1、図2a、図3aの装置の製造過程における中間構造の平面図である。 図7のVIII−VIII線に沿った断面図である。 図7のIX−IX線に沿った断面図である。 図7のX−X線に沿った断面図である。 図1、図2a、図3aの装置の製造過程の後続段階における中間構造の平面図である。 図11のXII−XII線に沿った断面図である。 図11のXIII−XIII線に沿った断面図である。 図1、図2a、図3aの装置の製造過程の後続段階における中間構造の平面図である。 図14のXV−XV線に沿った断面図である。 図14のXVI−XVI線に沿った断面図である。 図1、図2a、図3aの装置の製造過程の後続段階における中間構造の平面図である。 図17のXVIII−XVIII線に沿った断面図である。 図17のXIX−XIX線に沿った断面図である。 図1、図2a、図3aの装置の製造過程の後続段階における中間構造の平面図である。 図20のXXI−XXI線に沿った断面図である。 図20のXXII−XXII線に沿った断面図である。 図1、図2a、図3aの装置の製造過程の後続段階における中間構造の平面図である。 図23のXXIV−XXIV線に沿った断面図である。 図23のXXV−XXV線に沿った断面図である。 図4〜図6の装置の製造過程における中間構造の平面図である。 図26のXXVII−XXVII線に沿った断面図である。 図26のXXVIII−XXVIII線に沿った断面図である。 図4〜図6の装置の製造過程の後続段階における中間構造の平面図である。 図29のXXX−XXX線に沿った断面図である。 図29のXXXI−XXXI線に沿った断面図である。 図4〜図6の装置の製造過程の後続段階における中間構造の平面図である。 図32のXXXIII−XXXIII線に沿った断面図である。 図32のXXXIV−XXXIV線に沿った断面図である。 図32のXXXV−XXXV線に沿った断面図である。 図4〜図6の装置の製造過程の後続段階における中間構造の平面図である。 図36のXXXVII−XXXVII線に沿った断面図である。 図36のXXXVIII−XXXVIII線に沿った断面図である。 図36のXXXIX−XXXIX線に沿った断面図である。 図4〜図6の装置の製造過程の後続段階における中間構造の平面図である。 図40のXLI−XLI線に沿った断面図である。 図40のXLII−XLII線に沿った断面図である。 図40のXLIII−XLIII線に沿った断面図である。 図4〜図6の装置の製造過程の後続段階における中間構造の平面図である。 図44のXLV−XLV線に沿った断面図である。 図44のXLVI−XLVI線に沿った断面図である。 図44のXLVII−XLVII線に沿った断面図である。 図4〜図6の装置の製造過程の後続段階における中間構造の平面図である。 図48のXLIX−XLIX線に沿った断面図である。 図48のL−L線に沿った断面図である。 図48のLI−LI線に沿った断面図である。 図4〜図6の装置の製造過程の後続段階における中間構造の平面図である。 図52のLIII−LIII線に沿った断面図である。 図52のLIV−LIV線に沿った断面図である。 図52のLV−LV線に沿った断面図である。 図4〜図6の装置の製造過程の後続段階における中間構造の平面図である。 図56のLVII−LVII線に沿った断面図である。 図56のLVIII−LVIII線に沿った断面図である。 図4〜図6の装置の製造過程の後続段階における中間構造の平面図である。 図59のLX−LX線に沿った断面図である。 図59のLXI−LXI線に沿った断面図である。 本発明の実施形態による半導体装置を用いて得られる動作上の利点を図式化したものである。 従来の半導体装置を用いて得られる動作上の利点の欠陥を図式化したものである。 本発明の実施形態による半導体装置のエネルギーバンドプロファイルを図式化したものである。 図1、図2a、図3aの実施形態に関連する使用時の現象を図式化したものである。 図4〜図6の実施形態に関連する使用時の現象を図式化したものである。
図1、図2a、及び図3aにおいて、本発明の第1実施形態は、一連のシリコンフィン24が下部バルクシリコン基板10と一体に形成されているFinFETである。図1に示すように、ゲート22が、複数のトランジスタを横切って延在し、ゲート誘電体膜20で被覆されている。なお、各トランジスタのソース領域及びドレイン領域には、それぞれ符号12及び14を付している。
図2aに示すように、ゲート誘電体膜20は、ゲート22とサイドウォールスペーサ18の間に位置している。また、図2a及び図3aに示すように、ゲート誘電体膜20は、ゲート電極22とチャネル領域26の間、及びゲート電極22と誘電体16の間にも位置している。このようにして、ゲート誘電体膜20は、中空の三次元構造を有している。
図2a及び図3aにおいて最もよく見えるように、シリコンフィン24の上部は、エピタキシャルシリコン−ゲルマニウム層26で被覆されている。SiGeの格子定数はSiより大きいので、このFinFETのチャネル領域には圧縮歪みがかけられることになる。なお、本発明に係る装置には圧縮歪みが好ましいが、コア用の材料と、このコアより小さい格子定数を有するフィンの被覆材とによって、チャネル領域に対して引張歪みを生じさせることも、本発明の範囲に含まれる。
SiGeエピタキシャル層は、ゲート電極22の下方にある領域に閉じ込められている。すなわち、SiGeエピタキシャル層は、ゲート電極22それ自体と、周囲のゲート誘電体膜20とを含む領域に閉じ込められている。
図2b及び図3bには、上記した図面と類似する構造を示している。ただし、図2b及び図3bにおいては、バルク基板が、絶縁層11を含むSOI(Silicon−on−Insulator)基板に取り替えられている。
図4〜図6において、本発明のさらなる実施形態は、一連のシリコンフィン44が補充誘電体層48により下部バルクシリコン基板30と分離されているFinFETである。後述するように、本実施形態に係る装置はSON(Silicon−on−Nothing)型である。図4に示すように、ゲート42が、複数のトランジスタを横切って延在し、ゲート誘電体膜40で被覆されている。なお、各トランジスタのソース領域及びドレイン領域には、それぞれ符号32及び34を付している。
図5に示すように、ゲート誘電体膜40は、ゲート42とサイドウォールスペーサ38の間に位置している。また、図5及び図6に示すように、ゲート誘電体膜40は、ゲート電極42とチャネル領域46の間、及びゲート電極42と誘電体36の間にも位置している。このようにして、ゲート誘電体膜40は、中空の三次元構造を有している。
図5及び図6において最もよく見えるように、シリコンフィン44は、エピタキシャルシリコン−ゲルマニウム層46で被覆されている。上述したように、SiGeの格子定数はSiより大きいので、このFinFETのチャネル領域には圧縮歪みがかけられることになる。ただし、上述したように、コア用の材料と、このコアより小さい格子定数を有するフィンの被覆材とによって、チャネル領域に対して引張歪みを生じさせることも、本発明の範囲内に含まれる。
上述したように、SiGeエピタキシャル層46は、ゲート電極42の下方にある領域に閉じ込められている。すなわち、SiGeエピタキシャル層46は、ゲート電極42それ自体と、周囲のゲート誘電体膜40とを含む領域に閉じ込められている。
上記の実施形態は両方とも、チャネル領域における正孔移動度を向上させるためには、既に知られているように、圧縮歪みを必要とする。しかしながら、正孔移動度の増大を目的に歪みチャネルを用いる従来の装置では、格子歪みは、この歪みが生成した後に行う高温処理によって、ほぼ緩和されてしまう。本発明の装置及び方法は、このような問題を避けるためのものであり、詳細については、上記の実施形態に用いられた好ましい製造技術の関する下記の説明によって、より良く理解することができる。
図7〜図10に示すように、図1、図2a、図3aに関連する装置は、ゲートラストプロセス(gate−last process)より有利に製造される。このプロセスにおいて、ダミーFinFETは、当初はSiのみからなるフィン24と、未形成の実際のゲートに代わるダミーゲート62と、を有している。ダミーゲート62は、例えばポリシリコンとすることができ、サイドウォールスペーサ18は、例えば窒化ケイ素とすることができる。ただし、当業者の知識に基づいて選択した他の物質であってもよい。
なお、図7〜図10に示す工程段階は、典型的には、ソース領域及びドレイン領域を覆う層間絶縁膜の形成と、この層間絶縁膜の平坦化と、をさらに含んでいる。ただし、この工程については、理解の簡略化のため、図示していない。
またここでは、図1、図2a、図3aに係る装置の製造に焦点を当てているが、図2b及び図3bに示すようにSOI基板上に形成される装置も、バルクシリコン基板をSOI基板に取り替える点を除いて、同様の方式で製造することが可能である。
次に、図11〜図13に示すように、ダミーゲート62をウェットエッチングなどの従来の技術で除去して、サイドウォールスペーサ18の間のシリコンフィン24を露出させる。図13に示すように、一連のフィン24は誘電体層16により互いに分離されている。ただし、誘電体層16は、フィン24の頂上に達するまで上向きに延在していない。
図11〜図13の構造にはその後、さらにRIE(反応性イオンエッチング)などのエッチングを施し、フィン24を多少凹ませる。このようにして、図14及び図16に示すように、フィン24は、ソース−ドレイン方向と直交する水平方向に狭くなる。また、図15に示すように、フィン24は、短くもなる。なお、このようなフィンの凹ませを行う方が好ましくはあるが、この工程は必須ではなく、省略してもよい。また、このような凹ませにより、サイドウォール18の下にあるフィン構造の一部が加えて除去されることがある。
次に、図17〜図19に示すように、エピタキシャルシリコン−ゲルマニウム層26を、フィン24に形成する。ゲートラストプロセスにより既に形成されたサイドウォール18がマスクの機能を果たすため、SiGe膜26は、ゲート誘電体層及びゲートそのものに最終的には覆われることになる領域にのみ形成される。さらに、図14〜図16の通り、フィン24が凹まされている場合、SiGe膜26は、サイドウォール18に覆われる領域まで若干延在する場合がある。なお、SiGe膜26を形成するときは、この膜のGe含有量が少なくとも20%になるように形成条件を選択することが好ましい。
次に、図20〜図22に示すように、ゲート誘電体層20を形成し、ゲートをはめ込むことになる空間を区画する。なお、サイドウォール18は、ゲート誘電体層20の堆積に用いられるマスクとしての機能も果たす。ゲート誘電体層20は、好ましくはhigh−k材料である。図20〜図22の通り、ゲート誘電体層20は、フィン24からサイドウォール18に沿って上向きに延在し(図21)、隣接するフィンの間では下向きに延在している(図22)。従って、ゲート誘電体層20は、ゲートラストプロセスの結果として、中空の三次元形状を有するようになる。
次に、図23〜図25に示すように、ゲート22を形成する。
上述したように、SiGeの格子定数は本来、Siより大きい。しかしながら、SiGeのエピタキシャル層の場合、結晶格子は、鋳型となるSiの結晶格子を引き継ぐことになる。それによって、シリコンフィン24の上のSiGe層26には、圧縮歪みがかけられる。圧縮歪みSiGeチャネルの正孔移動度がニュートラルなシリコンの正孔移動度より高いことは既に知られている。しかしながら、従来の装置では、SiGeチャネルの歪みは高温処理中に緩和され、正孔移動度の利点が大幅に減殺され、又はすべてなくなってしまっていた。
それに比べ、上述した装置及び方法では、高温処理(絶縁層分離緻密化アニール及びソース/ドレイン活性化アニール)をSiGeエピタキシャル層の形成前に終わらせておくため、SiGeチャネルにおける好適な圧縮歪を保つことができる。
図4〜図6に関連する装置の製造方法は、図26〜図28に示された基板から始める。この基板は、後続工程で除去されるSiGeの犠牲層33により、上部薄膜シリコン層35から分離されているバルクシリコン基板30を含む。
図29〜図31に示すように、上述の実施形態と同様の方法でダミーFinFETを形成する。この場合、サイドウォールスペーサ38の間に、例えばポリシリコンのダミーゲート82を形成する。これらの実施形態にて、フィン構造44は、SiGe犠牲層33によりバルクシリコン基板30から完全に分離(fully−isolated)されている。このように完全に分離されたフィン44は、既に知られているように、SiGe犠牲層33の選択性エッチングに基づくSON(Silicon−on−Nothing)プロセスを施して形成することができる。なお、このプロセスは、例えばJurczak et. al., "Silicon-on-Nothing (SON) - an Innovative Process for Advanced CMOS", IEEE Trans. Elec. Dev., vol. 47, no. 25 11 (November 2000)に記載されている。
具体的には、SiGe層33及びSi層35をバルクシリコン基板30上に順次に成長し、図26〜図28に示した構造を生成する。次に、図29〜図31に示すように、Si/SiGe/Si積層フィン構造30,33,44を形成する。次にダミーゲート82を形成し、その後、SiGe犠牲層33を選択性エッチング(例えば、HClガスエッチング)により除去し、図32〜図35に示す構造を生成する。この段階でのフィン44は下からの支持は持たないものの、図33及び図34に示すように、ダミーゲート82及び側壁スペーサ38によって上方から支持されている。フィン44の下部にある空隙は、フィン44をバルクシリコン基板30から完全に分離する役割を果たしている。
次に、図36〜図39に示すように、上記した空洞を誘電体48で充填する。次に、図40〜図43に示すようにソース領域32及びドレイン領域34を形成し、その後、図44〜図47に示すように、上述の実施形態で説明した工程と同様の方式で、ダミーゲート82を除去する。なお、図48〜図51では、上述の実施形態における説明通り、シリコンフィン44の任意の凹ませを図解している。
図52〜図55及び上述の実施形態に示すように、歪みSiGeチャネル46を形成する。次に、図56〜図58及び上述の実施形態に示すように、好ましくはhigh−k材料からなる層40を、ゲート誘電体層として堆積する。最後に、図59〜図61及び上述の実施形態に示すように、実際のデバイスゲート62を堆積させ、平坦化する。
狭いフィン本体の両側がゲート電極で覆われているフィン構造を用いることで、フィン本体の電位プロファイルを、ゲート電極を介して良好に制御することができる。その結果、プレーナデバイス(planar device)に比べ、オフ状態のリーク電流を抑えることが可能となる。さらに、本発明の好適な実施形態による装置において、フィン本体は、Siコア及びSiGe被覆材を含んでいる。図62〜図64に示すように、Siコア24とSiGe被覆材26の間では、価電子帯のエネルギーのオフセットが生じ(図64)、オン状態の特性は被覆領域によって決定され、オフ状態のリーク電流はコア領域によって決定されることになる。このような価電子帯のオフセットにより、コア領域の正孔密度は、全体がSiGeで形成されたフィンより低い(図62及び図63)。このようにして、オフ状態のリーク電流が抑制される。
ゲルマニウムがコア領域に拡散されている場合、圧縮歪みが緩和され、同時に被覆材とコア間のバンドのオフセットが小さくなる。この現象により、オフ状態のリーク電流に対する抑制効果が低減してしまう。しかしながら、本発明の好ましい実施形態では、高温処理をSiGeチャネルの形成より前に行うので、相対的に急激なゲルマニウムプロファイルを維持するとともに、Siコアへのゲルマニウム拡散を最小化する。
さらに、図65に示すように、FinFETをバルクシリコン基板に直接形成した場合、図65の実線矢印に示すように、オフ状態漏れ電流の経路が複数出来上がる。具体的には、フィン領域の下方でソース/ドレインのパンチスルー電流があり、ドレイン/基板接続におけるリーク電流もある。
一方、SON(Silicon−on−Nothing)プロセスは、フィン構造を基板から完全に分離する。図66に示すように、リーク経路が完全に無くなり、オフ状態のリーク電流は著しく低減される。しかしながら、フィン構造を基板から完全に分離するために、シリコンフィンに覆われるSiGe犠牲層33を選択的にエッチングするので、SiGe犠牲層33の選択性エッチングの前にSiGeチャネル46をフィン構造上に形成する場合、SiGeチャネル領域46までエッチングされることがある。
以上のように、バルクシリコン基板上では、フィン構造の完全分離と、歪みSiGeチャネルの使用を同時に成し遂げることはできない。しかしながら、本発明の好ましい実施形態では、SiGeチャネルは、フィンが完全に分離された後にのみ形成される。その結果、圧縮歪みSiGeチャネルによるpFETの高性能と、完全分離フィンによるリーク電流の抑制を、バルクシリコン基板で同時に得ることができる。
以上、好ましい実施形態を幾つか挙げて本発明を説明したが、上記の実施形態は単に本発明に対する理解を深めるために用意したものであり、添付の特許請求の範囲の本来の範囲及び精神によって与えられる保護範囲を制限する手段として用いられてはならない。

Claims (23)

  1. その表面に凹部が形成され、第1半導体材料から構成されているコア及び前記凹部内に配置され、第2半導体材料から構成されているエピタキシャル被膜を含三次元チャネル領域と、
    前記三次元チャネル領域の一端に隣接して位置するソース領域
    記三次元チャネル領域の他端に隣接して位置するドレイン領域と、
    前記三次元チャネル領域の上に重ねられたゲート電極と、
    を備え、
    前記第1半導体材料の格子定数と、前記第2半導体材料の格子定数とは、互いに異なり、
    前記エピタキシャル被膜は、
    前記ソース領域、前記ドレイン領域および前記ゲート電極を通る第1断面において、ソース領域とドレイン領域の間に位置しており、かつ
    前記第1断面に垂直であり、かつ前記ゲート電極を通る第2断面において、前記コアを取り囲むように配置されている、半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記コア及び前記エピタキシャル被膜は、それぞれ、下部基板に対して上向きに突出している半導体装置。
  3. 請求項1に記載の半導体装置において、
    前記コアは前記第1半導体材料の下部基板と一体に形成されている半導体装置。
  4. 請求項1に記載の半導体装置において、
    前記コアはSOI(Semiconductor−on−Insulator)基板の絶縁層上に形成されている半導体装置。
  5. 請求項4に記載の半導体装置において、
    前記三次元チャネル領域、前記ソース領域、前記ドレイン領域、及び前記ゲート電極のそれぞれが、前記絶縁層により下部基板から電気的に分離されている半導体装置。
  6. 請求項1に記載の半導体装置において、
    前記第2半導体材料は、前記第1半導体材料より大きい格子定数を有る半導体装置。
  7. 請求項6に記載の半導体装置において、
    前記第1半導体材料はシリコンを含んでおり、
    前記第2半導体材料はシリコン及びゲルマニウムを含んでいる半導体装置。
  8. 請求項1に記載の半導体装置において、
    前記第2半導体材料は、前記第1半導体材料より小さい格子定数を有る半導体装置。
  9. 請求項8に記載の半導体装置において、
    前記第1半導体材料はシリコン及びゲルマニウムを含んでおり、
    前記第2半導体材料はシリコンを含んでいる半導体装置。
  10. 請求項1に記載の半導体装置において、
    前記ゲート電極と前記三次元チャネル領域の間に位置する三次元ゲート誘電体層をさらに備える半導体装置。
  11. 請求項10に記載の半導体装置において、
    記三次元ゲート誘電体層は、一対のサイドウォールスペーサのそれぞれと前記ゲート電極との間で、前記三次元チャネル領域から上向きに延在している半導体装置。
  12. 請求項10に記載の半導体装置において、
    前記三次元チャネル領域は、一連の前記チャネル領域として繰り返されており、
    前記ゲート電極は、前記一連のチャネル領域のうちの複数のチャネル領域の上に横たわっている半導体装置。
  13. 請求項12に記載の半導体装置において、
    記三次元ゲート誘電体層は、前記一連のチャネル領域のうちで相互に隣接するチャネル領域の間で、下向きに延在している半導体装置。
  14. 第1半導体材料から構成されているコア領域と、前記コア領域の一端に隣接して位置するソース領域と、前記コア領域の他端に隣接して位置するドレイン領域と、前記コア領域の上に重ねられたダミーゲートと、を有する中間トランジスタを形成する工程と、
    前記中間トランジスタから前記ダミーゲートを除去して、前記コア領域の一部を露出させる工程と、
    前記コア領域の一部上に第2半導体材料から構成されているエピタキシャル被膜を形成する工程と、
    エピタキシャル被膜と接触するゲート構造を形成する工程と、
    を含む半導体装置の製造方法。
  15. 請求項14に記載の半導体装置の製造方法において、
    前記コア領域は、下部基板に対して上向きに突出している、半導体装置の製造方法。
  16. 請求項14に記載の半導体装置の製造方法において、
    前記コア領域は、前記第1半導体材料により構成されている下部基板と一体に形成されている、半導体装置の製造方法。
  17. 請求項14に記載の半導体装置の製造方法において、
    前記コア領域は、SOI(Semiconductor−on−Insulator)基板の絶縁層上に形成されている、半導体装置の製造方法。
  18. 請求項14に記載の半導体装置の製造方法において、
    前記第1半導体材料から構成されている前記コア領域が実質的にエッチングされない条件下でエッチングが可能な半導体材料から構成されている犠牲層の上に前記コア領域を形成する工程と、
    前記コア領域の上に前記ダミーゲートを形成する工程と、
    前記犠牲層を除去して前記コア領域の下部に位置する空隙を生成する工程と、
    前記ダミーゲートの除去の前に前記空隙を誘電体で充填する工程と、
    をさらに含む、半導体装置の製造方法。
  19. 請求項17に記載の半導体装置の製造方法において、
    前記コア領域、前記ソース領域、前記ドレイン領域、及び前記ゲート構造のそれぞれが、前記絶縁層により下部基板から電気的に分離されている、半導体装置の製造方法。
  20. 請求項14に記載の半導体装置の製造方法において、
    前記第2半導体材料は、前記第1半導体材料より大きい格子定数を有、半導体装置の製造方法。
  21. 請求項2に記載の半導体装置の製造方法において、
    前記第1半導体材料はシリコンを含んでおり、
    前記第2半導体材料はシリコン及びゲルマニウムを含んでいる、半導体装置の製造方法。
  22. 請求項14に記載の半導体装置の製造方法において、
    前記第2半導体材料は、前記第1半導体材料より小さい格子定数を有、半導体装置の製造方法。
  23. 請求項22に記載の半導体装置の製造方法において、
    前記第1半導体材料はシリコン及びゲルマニウムを含んでおり、
    前記第2半導体材料はシリコンを含んでいる、半導体装置の製造方法。
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