CN102983079B - 半导体工艺 - Google Patents
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Abstract
本发明公开了一种半导体工艺，包含有下述步骤。首先，提供一基底。接着，形成至少一鳍状结构于基底上。接续，形成一氧化层于鳍状结构以外的基底上。之后，形成一栅极覆盖部分氧化层及部分鳍状结构。而后，进行一蚀刻工艺，蚀刻栅极侧边的部分鳍状结构，而于鳍状结构中形成至少一凹槽。然后，进行一外延工艺，以于凹槽中形成一外延层，其中外延层具有一六角形的剖面结构。
Description
技术领域
本发明涉及一种半导体工艺，特别涉及一种在栅极结构侧边的鳍状结构中，蚀刻出至少一凹槽以形成具有六角形剖面结构的外延层的半导体工艺。
背景技术
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种鳍状场效晶体管元件(Fin-shapedfield effect transistor，FinFET)。鳍状场效晶体管元件包含以下几项优点。首先，鳍状场效晶体管元件的工艺能与传统的逻辑元件工艺整合，因此具有相当的工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering，DIBL)效应以及短通道效应(short channel effect)；此外，由于同样长度的栅极具有更大的通道宽度，因此亦可增加源极与漏极间的电流量。
现今的鳍状场效晶体管(FinFET)工艺是先形成一栅极结构(例如包含一栅极介电层、一栅极电极位于栅极介电层上、一盖层位于栅极电极上及一间隙壁位于栅极介电层、栅极电极及盖层侧边)于一具有鳍状结构的基底上。然后，在栅极结构侧边的鳍状结构上形成外延层。当然，之后可能再包含移除栅极结构中的间隙壁等其他后续工艺。
就此阶段的鳍状场效晶体管(FinFET)工艺而言，所形成的外延层将会造成后续间隙壁难以清除干净，并且位于栅极结构两侧的外延层的距离较远，造成施加于栅极结构下方的栅极通道应力不足，而限制外延层提升栅极通道的载流子迁移率的能力。
因此，现今产业上亟需一种半导体工艺，特别是指形成鳍状场效晶体管(FinFET)的工艺，其可改善上述外延层的效能。
发明内容
本发明提出一种半导体工艺，可于栅极结构侧边的鳍状结构上蚀刻出至少一凹槽，并在此凹槽中形成一具有六角形剖面结构的外延层，进而可形成一鳍状场效晶体管或三栅极场效晶体管(Tri-gate MOSFET)等的多栅极场效晶体管(Multi-gate MOSFET)的半导体工艺。
本发明提供一种半导体工艺，包含有下述步骤。首先，提供一基底。接着，形成至少一鳍状结构于基底上。接续，形成一氧化层于鳍状结构以外的基底上。之后，形成一栅极覆盖部分氧化层及部分鳍状结构。而后，进行一蚀刻工艺，蚀刻栅极侧边的部分鳍状结构，而于鳍状结构中形成至少一凹槽。然后，进行一外延工艺，以于凹槽中形成一外延层，其中外延层具有一六角形的剖面结构。
基于上述，本发明提供一种半导体工艺，其在栅极结构侧边的鳍状结构中蚀刻出具有特定剖面结构的凹槽。如此，以在凹槽中形成的一具有六角形剖面结构的外延层，因此可改善半导体结构的电性品质。例如，本发明所形成的外延层，可使间隙壁较容易清除；再者，本发明所形成的外延层更易对栅极结构下方的栅极通道施加应力，而能提升栅极通道的载流子迁移率。
附图说明
图1-8绘示本发明一实施例的半导体工艺的立体示意图。
图9绘示图7的半导体工艺沿着AA’方向在平面S以上的剖面示意图。
图10绘示图8的半导体工艺沿着AA’方向在平面S以上的剖面示意图。
附图标记说明
110、212：基底
120、220：鳍状结构
122：垫氧化层
124：氮化层
130：氧化层
140：栅极
142：栅极介电层
144：栅极电极层
146：盖层
148：间隙壁
150：外延层
210：硅覆绝缘基底
214：底氧化层
216：硅层
E1：蚀刻光刻工艺
E2、E4：外延工艺
E3：蚀刻工艺
R：凹槽
S：平面
S1、S2：上表面
具体实施方式
图1-8绘示本发明一实施例的半导体工艺的剖面示意图。图9绘示图7的半导体工艺沿着AA’方向在平面S以上的剖面示意图。图10绘示图8的半导体工艺沿着AA’方向在平面S以上的剖面示意图。本发明可包含适用于硅基底或硅覆绝缘的基底中。
首先，以硅基底为例，请参阅图1-3。如图1所示，提供一基底110。形成一掩模层(未绘示)于基底上，其中掩模层包含一垫氧化层(未绘示)以及一氮化层(未绘示)位于垫氧化层上。进行一蚀刻光刻工艺E1，图案化掩模层，以形成一图案化的垫氧化层122及一图案化的氮化层124，并暴露出部分的基底110。接着，如图2所示，进行一外延工艺E2，以在暴露出的基底110上形成一鳍状结构120，并突出于垫氧化层122及氮化层124的外。此外，亦可以利用图案化掩模层当作蚀刻掩模，直接对基底110进行一蚀刻光刻工艺，使得未被蚀刻的部分基底相对突出而形成所需的鳍状结构。而后，如图3所示，移除图案化的垫氧化层122及图案化的氮化层124。形成一氧化层130于鳍状结构120以外的基底110上，其中氧化层130可例如以沉积与回蚀刻等工艺形成，用以当作浅沟隔离结构而设置于鳍状结构120以外的基底110表面。当然，在其他实施例中，氧化层130亦可为一绝缘结构。如此，则可形成一鳍状结构120于基底110上以及形成一氧化层130于鳍状结构120以外的基底110上。
或者，以硅覆绝缘基底为例，请参阅图4-5，图4-5为本实施例的另一实施态样。首先，如图4所示，提供一硅覆绝缘基底210，其包含一硅基底212、一底氧化层214位于硅基底212上以及一硅层216位于底氧化层214上。接着，如图5所示，图案化硅层216以形成鳍状结构220，并暴露出部分底氧化层214，于鳍状结构220以外的硅基底212上。如此一来，亦可形成鳍状结构220于硅基底212上以及形成一氧化层(如底氧化层214)于鳍状结构220以外的硅基底212上。惟，如图3所示，以硅基底110所形成的氧化层130仅位于鳍状结构120以外的基底110上，而如图5所示，在硅覆绝缘基底210中，鳍状结构220则会位于底氧化层214之上。然而，此二者的不同之处，并不影响本发明后续的半导体工艺。此外，本实施例仅绘示单一鳍状结构120或220说明本发明的半导体工艺，但当然本发明的半导体工艺亦可应用于具有多个鳍状结构的基底上。
如图6所示，形成一栅极140覆盖部分氧化层130及鳍状结构120。形成栅极140的工艺可包含形成一栅极介电层142覆盖部分氧化层130及部分鳍状结构120。形成一栅极电极层144覆盖栅极介电层142。形成一盖层146覆盖栅极电极层144。图案化盖层146、栅极电极层144、栅极介电层142。以及，形成一间隙壁148于图案化的栅极介电层142、栅极电极层144及盖层146的侧边。在一实施例中，栅极介电层142可为二氧化硅、氮化硅、氮氧化硅、金属氧化物等高介电系数材料。栅极电极层144可为重掺杂多晶硅、金属硅氧化物，或是包含一以前栅极(Gate-first)工艺所形成的金属硅氧化物、钛、钽、氮化钛、氮化钽或钨等金属合金的金属栅极。在一实施例中，如本发明的栅极结构140中的栅极电极层144为一多晶硅电极层，则可再进行一替换性金属栅极工艺(replacement metal gate，RMG)，例如一后栅极(Gate-last)工艺，以将多晶硅电极层取代为金属电极层。盖层146例如为氮化硅等。间隙壁148则例如为氮化硅层，且间隙壁148可包含内层侧壁子及外层侧壁子等多层结构(未绘示)。栅极140的详细形成方法为本领域所熟知，故不再赘述。
如图7所示，进行一蚀刻工艺E3，蚀刻栅极140两侧边的部分鳍状结构120，而于栅极140两侧的鳍状结构120中分别蚀刻出一凹槽R。在本发明中，蚀刻工艺E3可包含一干蚀刻工艺或一湿蚀刻工艺。在一优选实施态样中，蚀刻工艺E3可包含一干蚀刻工艺及一湿蚀刻工艺或者仅进行湿蚀刻工艺。在一实施例中，湿蚀刻工艺包含以含氨气、过氧化氢及水的蚀刻液蚀刻，其是利用鳍状结构120内各结晶面不同蚀刻速率的特性，进行至少一蚀刻工艺以形成凹槽R。更进一步而言，可通过调整含氨气、过氧化氢及水的蚀刻液的氨气、过氧化氢及水的比例，以达到更精确的所需的凹槽R的形状。在其他实施例中，亦可通过选择蚀刻剂的成分来进行一次或者多次的湿蚀刻工艺以蚀刻出凹槽R的形状，其中蚀刻剂可包括氨水类蚀刻剂、甲基氢氧化铵类蚀刻剂、氢氧化类蚀刻剂或者乙烯二胺邻苯二酚类蚀刻剂等。如此一来，本发明可形成具有一六角形的剖面结构的凹槽R。
在本实施例中，蚀刻工艺所形成的凹槽R，会将鳍状结构120的短轴x方向吃穿，但不会吃穿鳍状结构120的长轴y。如此，以在凹槽R中形成源/漏极区。图9绘示图7的半导体工艺沿着AA’方向在基底110平面S以上的剖面示意图。由图9所示，蚀刻工艺E3在栅极140侧边的部分鳍状结构120中形成凹槽R，而此凹槽R具有一六角形的剖面结构。在本实施例中，会在凹槽R的下方保留部分的鳍状结构120，以便后续于凹槽R中进行外延工艺以形成外延层。
如图8所示，进行一外延工艺E4，以于凹槽R中形成一具有六角形剖面结构的外延层150。视多栅极场效晶体管(Multi-gate MOSFET)的电性而定，外延层150可包含一硅锗外延层，而适用于一PMOS晶体管，或者外延层150可包含一硅碳外延层，而适用于一NMOS晶体管。图10绘示图8的半导体工艺沿着AA’方向在平面S以上的剖面示意图。外延层150形成于凹槽R中，且顺应着凹槽R的形状成长，而形成一具有一六角形的剖面结构。在一优选的实施例中，外延层150的上表面S1的水平高度高于原鳍状结构120的上表面S2的水平高度。
接着再进行一离子注入工艺以注入适当的掺质，或者于进行外延工艺E4时，同时掺杂适当的掺质，如此，外延层150便可用以作为一源/漏极区。在形成外延层150之后，可再进行一金属硅化物工艺(未绘示)，以在源/漏极中形成金属硅化物，其中金属硅化物工艺可包含前清洗工艺、金属沉积工艺、退火工艺、选择性蚀刻工艺及测试工艺等。当然，在进行金属硅化物工艺之后，可再进行其他后续工艺。
综上所述，本发明提供一种半导体工艺，其在栅极结构侧边的鳍状结构中蚀刻出具有特定剖面结构的凹槽，其蚀刻方法可包含一干蚀刻工艺或一湿蚀刻工艺，优选以一含氨气、过氧化氢及水的蚀刻液的湿蚀刻工艺做蚀刻。在凹槽中形成的外延层具有一六角形剖面结构，可改善半导体结构的电性品质。例如，本发明在形成外延层之后，可使间隙壁较容易清除；再者，本发明所形成的外延层更易对栅极结构下方的栅极通道施加应力，而能提升栅极通道的载流子迁移率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (11)
1.一种半导体工艺，包含有：
提供一基底；
形成至少一鳍状结构于该基底上；
形成一氧化层于该鳍状结构以外的该基底上；
形成一栅极覆盖部分该氧化层及部分该鳍状结构；
进行一蚀刻工艺，蚀刻该栅极侧边的部分该鳍状结构，而于该鳍状结构中形成至少一凹槽，其中该蚀刻工艺包含以含氨气、过氧化氢及水的蚀刻液蚀刻，该凹槽具有一六角形的剖面结构，且该六角形的剖面结构垂直该栅极的延伸方向，该凹槽在该栅极下方有一尖角；以及
进行一外延工艺，以于该凹槽中形成一外延层，其中该外延层具有一六角形的剖面结构。
2.如权利要求1所述的半导体工艺，其中该基底包含一块状硅基底或一硅覆绝缘基底。
3.如权利要求2所述的半导体工艺，其中形成该鳍状结构的步骤，包含：
形成一掩模层于该块状硅基底上；
进行一蚀刻光刻工艺，以图案化该掩模层并暴露出部分该块状硅基底；以及
进行一外延工艺，以在暴露出的该块状硅基底上形成该鳍状结构。
4.如权利要求3所述的半导体工艺，其中该掩模层包含一垫氧化层以及一氮化层。
5.如权利要求2所述的半导体工艺，其中该硅覆绝缘基底，包含：
一硅基底；
一底氧化层位于该硅基底上；以及
一硅层位于该底氧化层上。
6.如权利要求5所述的半导体工艺，其中形成该鳍状结构于该硅覆绝缘基底上以及形成该氧化层于该鳍状结构以外的该基底上的步骤，包含：
图案化该硅层以形成该鳍状结构，并暴露出部分该底氧化层，于该鳍状结构以外的该基底上。
7.如权利要求1所述的半导体工艺，其中形成该栅极，包含：
形成一栅极介电层覆盖该氧化层及该鳍状结构；
形成一栅极电极层覆盖该栅极介电层；
形成一盖层覆盖该栅极电极层；
图案化该盖层、该栅极电极层、该栅极介电层；以及
形成一间隙壁于图案化的该栅极介电层、该栅极电极层及该盖层侧边。
8.如权利要求7所述的半导体工艺，其中该栅极电极层包含一多晶硅电极层。
9.如权利要求8所述的半导体工艺，还包含：
进行一替换性金属栅极工艺，以使该多晶硅电极层由金属电极层取代。
10.如权利要求1所述的半导体工艺，其中该蚀刻工艺包含一干蚀刻工艺及一湿蚀刻工艺。
11.如权利要求1所述的半导体工艺，其中该外延工艺包含一硅锗外延层或一硅碳外延层。
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