CN105470295B - 鳍状结构及其制造方法 - Google Patents

鳍状结构及其制造方法 Download PDF

Info

Publication number
CN105470295B
CN105470295B CN201410454915.XA CN201410454915A CN105470295B CN 105470295 B CN105470295 B CN 105470295B CN 201410454915 A CN201410454915 A CN 201410454915A CN 105470295 B CN105470295 B CN 105470295B
Authority
CN
China
Prior art keywords
fin
region
fin structure
dielectric layer
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410454915.XA
Other languages
English (en)
Other versions
CN105470295A (zh
Inventor
沈文骏
傅思逸
吴彦良
刘家荣
洪裕祥
张仲甫
吕曼绫
陈意维
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201410454915.XA priority Critical patent/CN105470295B/zh
Priority to CN202010493391.0A priority patent/CN111564371B/zh
Priority to US14/512,475 priority patent/US9786510B2/en
Publication of CN105470295A publication Critical patent/CN105470295A/zh
Priority to US15/688,885 priority patent/US10418251B2/en
Priority to US16/532,477 priority patent/US10930517B2/en
Application granted granted Critical
Publication of CN105470295B publication Critical patent/CN105470295B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开一种鳍状结构及其制造方法，该鳍状结构包含有一基底，具有一第一鳍状结构位于一第一区，以及一第二鳍状结构位于一第二区，其中第二鳍状结构包含一阶梯状的剖面结构部分。本发明也提供二种形成此鳍状结构的方法。例如，提供一基底，具有一第一鳍状结构以及一第二鳍状结构。接着，进行一处理制作工艺，将第二鳍状结构的顶部的一外表面改质，而形成一改质部。其后，进行一移除制作工艺，经由对于第一鳍状结构以及第二鳍状结构与对于改质部的高移除选择比，而移除改质部，因而形成具有一阶梯状的剖面结构部分的第二鳍状结构。

Description

鳍状结构及其制造方法
技术领域
本发明涉及一种鳍状结构及其制造方法，且特别是涉及一种具有一阶梯状的剖面结构的鳍状结构及其制造方法。
背景技术
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种多栅极场效晶体管元件(multi-gate MOSFET)。多栅极场效晶体管元件包含以下几项优点。首先，多栅极场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering，DIBL)效应以及短通道效应(short channel effect)；此外，由于同样长度的栅极具有更大的通道宽度，因此也可增加源极与漏极间的电流量。
更进一步而言，由于位于不同区域，例如逻辑电路区以及输出/输入高压电路区，的晶体管用途不同，其所需的立体结构应当不相同，才能达到个别所需的电性要求。因此，如何在各别区域分别形成能符合该区域的电性要求的立体结构，已为当今产业的一重要议题。
发明内容
本发明的目的在于提出一种鳍状结构及其方法，其选择性地在部分区域形成具有阶梯状的剖面结构的鳍状结构，以能分别在各区域形成具有不同高度以及临界尺寸(critical dimension,CD)的鳍状结构，因而能形成符合各区域的电性要求的晶体管。
为达上述目的，本发明提供一种鳍状结构，包含有一基底，具有一第一鳍状结构位于一第一区，以及一第二鳍状结构位于一第二区，其中第二鳍状结构包含一阶梯状的剖面结构部分。
本发明提供一种形成鳍状结构的方法，包含有下述步骤。首先，提供一基底，具有一第一鳍状结构位于一第一区，以及一第二鳍状结构位于一第二区。接着，填入一绝缘结构分别于第一区的第一鳍状结构侧边以及第二区的第二鳍状结构侧边。接续，形成一图案化掩模，覆盖第一区但暴露出第二区。续之，移除第二区的绝缘结构的一顶部，因而暴露出第二鳍状结构的一第一顶部。继之，进行一处理制作工艺，将第二鳍状结构的第一顶部的一外表面改质，因而形成一改质部，覆盖第二鳍状结构的第一顶部。而后，移除图案化掩模。其后，进行一移除制作工艺，经由对于第一鳍状结构以及第二鳍状结构与对于改质部以及绝缘结构的高移除选择比，而移除绝缘结构的一部分以及改质部，因而暴露出第一鳍状结构的一顶部以及第二鳍状结构的一第二顶部。
本发明提供一种形成鳍状结构的方法，包含有下述步骤。首先，提供一基底，具有一第一鳍状结构位于一第一区，以及一第二鳍状结构位于一第二区。接续，形成一第一栅极跨设第一鳍状结构，以及一第二栅极跨设第二鳍状结构，其中第一栅极依序包含一第一介电层以及一第一牺牲栅极覆盖第一鳍状结构，且第二栅极依序包含一第二介电层以及一第二牺牲栅极覆盖第二鳍状结构。续之，移除第一牺牲栅极以及第二牺牲栅极，因而暴露出第一介电层以及第二介电层。继之，覆盖一掩模于第一区但暴露出第二区。而后，进行一移除制作工艺，移除第二鳍状结构的一顶部的一外表面。之后，移除掩模。
基于上述，本发明提出一种鳍状结构及其方法，其先以掩模覆盖第一区，再移除第二区的第二鳍状结构的顶部的外表面，因而能仅在第二区形成具有阶梯状的剖面结构的第二鳍状结构，进而能分别在不同区域形成具有不同高度以及临界尺寸的鳍状结构，使能形成符合各区域的电性要求的晶体管。再者，移除第二区的第二鳍状结构顶部的外表面的方法可包含：直接进行移除制作工艺移除部分的第二区的第二鳍状结构的顶部的外表面；或者，先进行处理制作工艺将第二区的第二鳍状结构的顶部的外表面改质，再进行移除制作工艺移除改质的部分。
附图说明
图1-图5为本发明一第一实施例的形成鳍状结构的方法的剖面示意图；
图6-图10为本发明一第二实施例的形成鳍状结构的方法的剖面示意图。
主要元件符号说明
10a、10b、10b1、30a、30b、30b1：绝缘结构
10bt、112a1、212b1、30bt：顶部
20、K2：掩模
20a：图案化掩模
110：基底
112a、212a：第一鳍状结构
112b、212b、212b’：第二鳍状结构
112b1：第一顶部
112b2：第二顶部
120：改质部
220a：第一栅极
220b：第二栅极
222a：第一介电层
222b：第二介电层
224a：第一牺牲栅极
224b：第二牺牲栅极
230a、230b：间隙壁
240a、240b：层间介电层
250a、250b：介电层
A：第一区
B：第二区
C1、C2：阶梯状的剖面结构部分
K1：图案化光致抗蚀剂
Q1、Q3、Q4：移除制作工艺
Q2：处理制作工艺
R1、R2：凹槽
S1：外表面
T1：外表面
T2、T3、T4、T5、T6：顶面
h1、h2、h3、h4、h5：高度
p1、p2、p3：顶部间距
w1、w2、w3：顶部宽度
θ1、θ2：弯曲角度
具体实施方式
图1-图5绘示本发明一第一实施例的形成鳍状结构的方法的剖面示意图。如图1所示，形成一基底110，可分为一第一区A以及一第二区B。在本实施例中，第一区A为一高临界电压(high voltage threshold,HVT)区，而第二区B为一低临界电压(low voltagethreshold,LVT)区；例如第一区A为一输出/输入高压区，而第二区B为一逻辑电路区，但本发明不以此为限。此外，为能清晰揭示本发明，本实施例仅绘示二区域，但本发明也可同时应用于三个或三个以上的区域，视实际需要而定。
基底110具有二第一鳍状结构112a于第一区A，二第二鳍状结构112b于第二区B。本实施例于第一区A中形成二个第一鳍状结构112a，以及于第二区B中形成二个第二鳍状结构112b，但所形成的第一鳍状结构112a或者第二鳍状结构112b的个数非限于此。在本实施例中，第一鳍状结构112a与第二鳍状结构112b为相同的结构；意即，第一鳍状结构112a的一高度h1与第二鳍状结构112b的一高度h2相同，第一鳍状结构112a的一顶部宽度w1与第二鳍状结构112b的一顶部宽度w2相同，各第一鳍状结构112a之间的一顶部间距p1与各第二鳍状结构112b之间的一顶部间距p2相同，如此一来，对称的结构可方便后续制作工艺对于单一区域或者同时对于多个区域进行选择性的处理制作工艺时，能于各区域产生相同的效果，而形成均匀的结构，但本发明不以此为限，例如各第一鳍状结构112a之间的一顶部间距p1与各第二鳍状结构112b之间的一顶部间距p2可不相同。
详细而言，形成第一鳍状结构112a于第一区A，以及形成第二鳍状结构112b于第二区B的方法，可包含但不限于下述步骤。首先，提供一块状底材(未绘示)，利用例如SIT(sidewall image transfer)制作工艺，在其上形成硬掩模层(未绘示)，并将其图案化以先定义出其下的块状底材中欲对应形成的第一鳍状结构112a以及第二鳍状结构112b的位置。接着，进行一蚀刻制作工艺，在块状底材(未绘示)中同时形成第一鳍状结构112a以及第二鳍状结构112b。如此，完成第一鳍状结构112a以及第二鳍状结构112b于基底110中的制作。在一实施例中，形成第一鳍状结构112a以及第二鳍状结构112b后即移除硬掩模层(未绘示)，可于后续制作工艺中形成三栅极场效晶体管(tri-gate MOSFET)。如此一来，由于第一鳍状结构112a以及第二鳍状结构112b与后续形成的介电层之间具有三直接接触面(包含二接触侧面及一接触顶面)，因此被称作三栅极场效晶体管(tri-gate MOSFET)。相较于平面场效晶体管，三栅极场效晶体管可通过将上述三直接接触面作为载流子流通的通道，而在同样的栅极长度下具有较宽的载流子通道宽度，使在相同的驱动电压下可获得加倍的漏极驱动电流。而在另一实施例中，也可保留硬掩模层(未绘示)，而于后续制作工艺中形成另一具有鳍状结构的多栅极场效晶体管(multi-gate MOSFET)－鳍式场效晶体管(fin fieldeffect transistor,Fin FET)。鳍式场效晶体管中，由于保留了硬掩模层(未绘示)，第一鳍状结构112a以及第二鳍状结构112b与后续将形成的介电层之间仅有两接触侧面。
此外，如前所述，本发明也可应用于其他种类的半导体基底，例如在另一实施态样中，提供一硅覆绝缘基底(未绘示)，并以蚀刻暨光刻的方法蚀刻硅覆绝缘基底(未绘示)上的单晶硅层而停止于氧化层，即可完成鳍状结构于硅覆绝缘基底上的制作。
接着，分别填入一绝缘结构10a及10b于第一区A的第一鳍状结构112a侧边以及第二区B的第二鳍状结构112b侧边。
绝缘结构10a及10b可例如为一浅沟槽绝缘(shallow trench isolation,STI)结构，但本发明不以此为限。绝缘结构10a及10b可包含氧化物，但本发明不以此为限。在本实施例中，绝缘结构10a及10b同时填入第一区A的第一鳍状结构112a侧边以及第二区B的第二鳍状结构112b侧边，而于第一区A以及第二区B中形成等高的绝缘结构10a及10b，如此于第一区A以及第二区B中的对称结构，可方便对于单一区域或者同时对于多个区域进行选择性的处理制作工艺时，能于各区域产生相同的效果，而形成均匀的结构，但本发明不以此为限。在其他实施例中，绝缘结构10a及10b可不等高，且分别由独立的制作工艺形成，视实际需要而定。
此外，在形成第一鳍状结构112a以及第二鳍状结构112b之后，可选择性进行一掺杂制作工艺等，以分别于第一区A以及第二区B中形成井(Well)或者改变二区的临界电压。
接着，如图1-图2所示，形成一图案化掩模20a，覆盖第一区A但暴露出第二区B。详细而言，如图1所示，可先全面覆盖一掩模20于第一区A以及第二区B。接着，沉积并图案化一光致抗蚀剂(未绘示)而形成一图案化光致抗蚀剂K1于掩模20上，且图案化光致抗蚀剂K1覆盖第一区A但暴露出第二区B。然后，例如以蚀刻等制作工艺移除位于第二区B的暴露出的掩模20，而仅于第一区A形成一图案化掩模20a。随即，移除图案化光致抗蚀剂K1，如图2所示。在本实施例中，图案化掩模20a为一氮化硅层，但本发明不以此为限。
接着，进行一移除制作工艺Q1，移除第二区B的绝缘结构10b的一顶部10bt，因而形成一绝缘结构10b1并暴露出第二鳍状结构112b的一第一顶部112b1，如图3所示。在此强调，由于图案化掩模20a全面覆盖第一区A，故第一区A的绝缘结构10a及第一鳍状结构112a都未被移除而完全保留。在本实施例中，移除制作工艺P1可例如为一含氨及三氟化氮的蚀刻制作工艺，其对于绝缘结构10b以及第二鳍状结构112b具有高蚀刻选择比，意即对于绝缘结构10b的蚀刻率远大于对于第二鳍状结构112b的蚀刻率，因此仅移除绝缘结构10b但实质上不移除第二鳍状结构112b，但本发明不以此为限。在其他实施例中，移除制作工艺P1也可为其他制作工艺，但此制作工艺必须对于绝缘结构10b以及第二鳍状结构112b具有高移除选择比，以移除部分的绝缘结构10b并暴露出部分的第二鳍状结构112b。
如图4所示，进行一处理制作工艺Q2，将第二鳍状结构112b的第一顶部112b1的一外表面T1改质，因而形成一改质部120，覆盖第二鳍状结构112b的第一顶部112b1。在本实施例中，由于绝缘结构10a及10b由氧化物组成，改质部120优选也由氧化物组成，如此于后续制作工艺中可一并移除。因此，处理制作工艺P2搭配优选为一氧化制作工艺，例如一含氧气的制作工艺或一原位蒸汽产生(in situ steam generation,ISSG)制作工艺，但本发明不以此为限。
之后，在形成改质部120之后，移除图案化掩模20a，如图5所示。其后，全面性进行一移除制作工艺Q3，同时移除绝缘结构10a及10b1的一部分以及改质部120，因而暴露出第一鳍状结构112a的一顶部112a1以及第二鳍状结构112b的一第二顶部112b2。在本实施例中经由移除制作工艺P3对于第一鳍状结构112a以及第二鳍状结构112b与对于改质部120以及绝缘结构10a及10b1的高移除选择比，因而能仅移除绝缘结构10a及10b1的一部分以及完全移除改质部120，而实质上不移除第一鳍状结构112a以及第二鳍状结构112b。
如此一来，即可形成具有一阶梯状的剖面结构部分C1的第二鳍状结构112b，但保留原来的第一鳍状结构112a，其中阶梯状的剖面结构部分C1有明显的一弯曲角度θ1，而此弯曲角度θ1优选大于或等于90°。在此强调，以本发明的形成鳍状结构的方法，形成下述独特的结构特征。第一鳍状结构112a的顶部宽度w1大于第二鳍状结构112b的一顶部宽度w3。各第一鳍状结构112a顶部之间的顶部间距p1小于各第二鳍状结构112b顶部之间的一顶部间距p3。第二鳍状结构112b的阶梯状的剖面结构部分C1高于绝缘结构10b1的一顶面T2。位于第一区A的绝缘结构10a的一顶面T3高于位于第二区B的绝缘结构10b1的顶面T2。第一鳍状结构112a突出于绝缘结构10a的一高度h3小于第二鳍状结构112b突出于绝缘结构10b1的一高度h4。第一鳍状结构112a突出于基底110的高度h1，大于第二鳍状结构112b突出于基底110的一高度h5。
之后，可再进行后续的形成栅极或晶体管等制作工艺。例如，分别形成一栅极跨设于第一区A的第一鳍状结构112a以及第二区B的第二鳍状结构112b；分别形成源/漏极于栅极侧边的第一鳍状结构112a以及第二鳍状结构112b上；形成层间介电层覆盖栅极、第一鳍状结构112a以及第二鳍状结构112b等。
承上，第一实施例是先形成第一鳍状结构112a以及具有阶梯状的剖面结构部分C1的第二鳍状结构112b，才形成栅极等结构于第一鳍状结构112a以及第二鳍状结构112b上，故在第二区B的一整条的第二鳍状结构112b都会具有阶梯状的剖面结构部分C1，但本发明不限用于此。以下，再提出第二实施例，先形成相同的第一鳍状结构以及第二鳍状结构，以及栅极分别跨设于第一鳍状结构以及第二鳍状结构之后，才再暴露出部分的第一鳍状结构以及第二鳍状结构并进行本发明的形成鳍状结构的方法，而形成具有阶梯状的剖面结构部分的第二鳍状结构，其中第二鳍状结构的阶梯状的剖面结构部分仅会形成于栅极下方。
图6-图10绘示本发明一第二实施例的形成鳍状结构的方法的剖面示意图。如图6所示，形成一基底110，可分为一第一区A以及一第二区B。基底110具有二第一鳍状结构212a于第一区A，二第二鳍状结构212b于第二区B。本实施例于第一区A中形成二个第一鳍状结构212a，以及于第二区B中形成二个第二鳍状结构212b，但所形成的第一鳍状结构212a或者第二鳍状结构212b的个数非限于此。类似于第一实施例，本实施例的第一鳍状结构212a与第二鳍状结构212b为相同的结构。如此一来，对称的结构可方便后续制作工艺对于单一区域或者同时对于多个区域进行选择性的处理制作工艺时，能于各区域产生相同的效果，而形成均匀的结构，但本发明不以此为限。形成第一鳍状结构212a以及第二鳍状结构212b的方法与第一实施例相同，故不再赘述。
接着，分别填入一绝缘结构30a及30b于第一区A的第一鳍状结构212a侧边以及第二区B的第二鳍状结构212b侧边。
绝缘结构30a及30b可例如为一浅沟槽绝缘(shallow trench isolation,STI)结构，其例如以一浅沟槽绝缘制作工艺形成，但本发明不以此为限。绝缘结构30a及30b可例如为氧化物，但本发明不以此为限。在本实施例中，绝缘结构30a及30b同时填入第一区A的第一鳍状结构212a侧边以及第二区B的第二鳍状结构212b侧边，而于第一区A以及第二区B中形成等高的绝缘结构30a及30b，如此于第一区A以及第二区B中的对称结构，可方便对于单一区域或者同时对于多个区域进行选择性的处理制作工艺时，能于各区域产生相同的效果，而形成均匀的结构，但本发明不以此为限。在其他实施例中，绝缘结构30a及30b可不等高，且分别由独立的制作工艺形成，视实际需要而定。另外，在形成第一鳍状结构212a以及第二鳍状结构212b之后，可选择性进行一掺杂制作工艺等，以分别于第一区A以及第二区B中形成井(Well)或者改变二区的临界电压。
之后，形成一第一栅极220a跨设位于第一区A的第一鳍状结构212a，以及一第二栅极220b跨设位于第二区B的第二鳍状结构212b。详细而言，第一栅极220a由下至上依序包含一第一介电层222a以及一第一牺牲栅极224a覆盖第一鳍状结构212a，第二栅极220b由下至上依序包含一第二介电层222b以及一第二牺牲栅极224b覆盖第二鳍状结构220b。接续，分别形成一间隙壁230a及230b分别于第一栅极220a以及第二栅极220b侧边的绝缘结构30a及30b上。分别形成一层间介电层240a及240b全面覆盖第一栅极220a及第二栅极220b侧边的基底110。在本实施例中，第一介电层222a以及第二介电层222b为氧化层，第一牺牲栅极224a以及第二牺牲栅极224b为多晶硅栅极，间隙壁230a及230b可由氮化硅所组成，层间介电层240a及240b为氧化层，但本发明不以此为限。详细而言，形成第一栅极220a以及一第二栅极220b，形成间隙壁230a及230b，形成层间介电层240a及240b的方法为本领域所熟知，故不再赘述。
接着，可例如以蚀刻等制作工艺移除第一牺牲栅极224a以及第二牺牲栅极224b，并暴露出第一介电层222a以及第二介电层222b，而分别于第一区A及第二区B中形成凹槽R1及R2，如图7所示。
如图8所示，仅覆盖一掩模K2于第一区A但暴露出第二区B。在本实施例中，掩模K2则全面填满第一区A的凹槽R1，但本发明不以此为限。然后，请同时参阅图7-图8，进行一移除制作工艺Q4，移除第二鳍状结构212b(如图7所示)的一顶部212b1的一外表面S1，而形成一第二鳍状结构212b’，其具有一阶梯状的剖面结构部分C2，其中阶梯状的剖面结构部分C2有一明显的弯曲角度θ2，而此弯曲角度θ2优选大于或等于90°。在本实施例中，在进行移除制作工艺Q4移除第二鳍状结构212b的外表面S1时，可一并完全移除第二区B中暴露出的第二介电层222b以及位于第二介电层222b下方的绝缘结构30b的一顶部30bt，如此，会形成一绝缘结构30b1，其在凹槽R2的底端的一顶面T4会低于凹槽R2外的一顶面T5，甚至是第一区A中的绝缘结构30a的一顶面T6，但本发明不以此为限，视移除制作工艺Q4的蚀刻剂等参数以及所需结构而定。例如，在其他实施例中，也可改以第一实施例的于第二鳍状结构212b的顶部形成改质部，再以移除选择比移除改质部的方法。
在此强调，由于本实施例的移除制作工艺Q4必须同时移除第二介电层222b以及位于第二介电层222b下方的部分的第二鳍状结构212b，故移除制作工艺Q4对于第二介电层222b以及第二鳍状结构212b无移除选择比。意即，本实施例的移除制作工艺Q4对于第二介电层222b的移除率与对于第二鳍状结构212b的移除率实质上相等。在一例中，移除制作工艺Q4可例如为一含氟的蚀刻制作工艺，但本发明不以此为限。再者，由于第二介电层222b为一氧化层，且绝缘结构30b也由氧化物组成，故进行可移除第二介电层222b的移除制作工艺Q4时，也会移除部分的凹槽R2中的绝缘结构30b。
其后，在形成具有一阶梯状的剖面结构部分C2的第二鳍状结构212b’之后，移除掩模K2以及位于第一区A的第一介电层222a，如图9所示。在本实施例中，掩模K2可由例如一氧脱离(O2 stripping)制作工艺移除，而第一介电层222a可例如由一含氨及三氟化氮的蚀刻制作工艺移除，但本发明不以此为限。接着，如图10所示，分别形成一介电层250a及250b覆盖第一鳍状结构212a以及第二鳍状结构212b’。介电层250a及250b可例如由同一制作工艺形成，而具有相同的厚度，或者分别于不同制作工艺形成，而具有不同的厚度或不同的材质。例如，由于第一区A为一高临界电压区，而第二区B包含一低临界电压区，故第一区A中的介电层250a的厚度优选大于第二区B的介电层250b，或者二者由不同材质组成，使介电层250a可抵挡较高的电压，而介电层250b具有较低的等效氧化层厚度(Equivalent OxideThickness，EOT)，但本发明不以此为限。
另外，本实施例是先移除第一介电层222a，在重新形成介电层250a及250b，但在其他实施例中可不移除第一介电层222a而在另外形成介电层250a于第一介电层222a上，或者仅于第二区B中形成介电层250b。再者，如图8-图9所示，本实施例是先形成掩模K2，再完全移除第一介电层222a；在其他实施例中，也可在形成掩模K2之前，先完全移除第一介电层222a及第二介电层222b，然后再形成掩模K2。
综上所述，本发明提出一种鳍状结构及其方法，其先以掩模覆盖第一区，再移除第二区的第二鳍状结构的顶部的外表面，因而能仅在全部或部分的第二区形成具有阶梯状的剖面结构的第二鳍状结构，进而能分别在不同区域形成具有不同高度以及临界尺寸的鳍状结构，以能形成符合各区域的电性要求的晶体管。
覆盖掩模于第一区之后，移除第二区的第二鳍状结构顶部的外表面的方法可包含：直接进行移除制作工艺移除部分的第二区的第二鳍状结构的顶部的外表面，其中此移除制作工艺对于第二鳍状结构以及第二鳍状结构以外或之上的材料层，例如介电层或者绝缘结构无移除选择比，以便一并移除之；或者，先进行处理制作工艺将第二区的第二鳍状结构的顶部的外表面改质，再进行移除制作工艺移除改质的部分，其中此移除制作工艺则对于改质部分以及原来的第二鳍状结构具有高移除选择比，以能仅移除改质部分但实质上不移除第二鳍状结构。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都都应属本发明的涵盖范围。

Claims (5)

1.一种形成鳍状结构的方法，包含有：
提供一基底，具有第一鳍状结构，位于一第一区；以及第二鳍状结构位于一第二区；
分别填入一绝缘结构于该第一区的该第一鳍状结构侧边以及该第二区的该第二鳍状结构侧边；
形成一图案化掩模，覆盖该第一区但暴露出该第二区；
移除该第二区的该绝缘结构的一顶部，因而暴露出该第二鳍状结构的一第一顶部；
进行一处理制作工艺，将该第二鳍状结构的该第一顶部的一外表面改质，因而形成一改质部，覆盖该第二鳍状结构的该第一顶部；
移除该图案化掩模；以及
进行一移除制作工艺，经由对于该第一鳍状结构以及该第二鳍状结构与对于该改质部以及该绝缘结构的高移除选择比，而移除该绝缘结构的一部分以及该改质部，因而暴露出该第一鳍状结构的一顶部以及该第二鳍状结构的一第二顶部。
2.如权利要求1所述的形成鳍状结构的方法，其中该绝缘结构包含氧化物，且该改质部包含氧化物。
3.如权利要求1所述的形成鳍状结构的方法，其中该处理制作工艺包含一氧化制作工艺。
4.如权利要求3所述的形成鳍状结构的方法，其中该处理制作工艺包含一含氧气的制作工艺或一原位蒸汽产生制作工艺。
5.如权利要求1所述的形成鳍状结构的方法，其中该移除制作工艺包含一含氨及三氟化氮的蚀刻制作工艺。
CN201410454915.XA 2014-09-09 2014-09-09 鳍状结构及其制造方法 Active CN105470295B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201410454915.XA CN105470295B (zh) 2014-09-09 2014-09-09 鳍状结构及其制造方法
CN202010493391.0A CN111564371B (zh) 2014-09-09 2014-09-09 鳍状结构及其制造方法
US14/512,475 US9786510B2 (en) 2014-09-09 2014-10-13 Fin-shaped structure and manufacturing method thereof
US15/688,885 US10418251B2 (en) 2014-09-09 2017-08-29 Method of forming fin-shaped structure having ladder-shaped cross-sectional profile
US16/532,477 US10930517B2 (en) 2014-09-09 2019-08-06 Method of forming fin-shaped structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410454915.XA CN105470295B (zh) 2014-09-09 2014-09-09 鳍状结构及其制造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010493391.0A Division CN111564371B (zh) 2014-09-09 2014-09-09 鳍状结构及其制造方法

Publications (2)

Publication Number Publication Date
CN105470295A CN105470295A (zh) 2016-04-06
CN105470295B true CN105470295B (zh) 2020-06-30

Family

ID=55438222

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010493391.0A Active CN111564371B (zh) 2014-09-09 2014-09-09 鳍状结构及其制造方法
CN201410454915.XA Active CN105470295B (zh) 2014-09-09 2014-09-09 鳍状结构及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202010493391.0A Active CN111564371B (zh) 2014-09-09 2014-09-09 鳍状结构及其制造方法

Country Status (2)

Country Link
US (3) US9786510B2 (zh)
CN (2) CN111564371B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559181B2 (en) * 2013-11-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device with buried sige oxide
US9397099B1 (en) * 2015-01-29 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a plurality of fins and method for fabricating the same
CN106158628B (zh) * 2015-03-23 2020-10-16 联华电子股份有限公司 半导体结构及其制作工艺
CN108666310B (zh) 2017-03-28 2021-04-13 联华电子股份有限公司 半导体存储装置及其形成方法
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
KR102360410B1 (ko) * 2017-08-30 2022-02-08 삼성전자주식회사 반도체 장치
US10276720B2 (en) * 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming fin field effect transistor (FINFET) device structure
US10971493B2 (en) * 2017-11-27 2021-04-06 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit device with high mobility and system of forming the integrated circuit
US10700183B2 (en) * 2018-10-19 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10892348B2 (en) 2019-04-29 2021-01-12 United Microelectronics Corp. Method of rounding fin-shaped structure
CN114068330A (zh) * 2020-08-03 2022-02-18 中芯国际集成电路制造(上海)有限公司 一种半导体结构及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101675513A (zh) * 2007-05-01 2010-03-17 国际商业机器公司 高k栅极介电质互补金属氧化物半导体结构的阈值调整
CN102214579A (zh) * 2010-04-08 2011-10-12 台湾积体电路制造股份有限公司 半导体元件的制作方法及半导体元件
CN102956702A (zh) * 2011-08-31 2013-03-06 中国科学院微电子研究所 半导体器件及其制造方法
CN103050533A (zh) * 2011-10-14 2013-04-17 台湾积体电路制造股份有限公司 用于三维晶体管应用的采用等离子体掺杂和蚀刻的选择性鳍成形工艺
CN103107196A (zh) * 2011-11-10 2013-05-15 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其制造方法
CN104022116A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7678648B2 (en) * 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
US20080157225A1 (en) 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US8373238B2 (en) * 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8460984B2 (en) * 2011-06-09 2013-06-11 GlobalFoundries, Inc. FIN-FET device and method and integrated circuits using such
CN102983079B (zh) * 2011-09-06 2017-12-19 联华电子股份有限公司 半导体工艺
US8871575B2 (en) * 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
TWI518794B (zh) * 2012-04-13 2016-01-21 聯華電子股份有限公司 一種非平面電晶體以及其形成方法
US8691652B2 (en) * 2012-05-03 2014-04-08 United Microelectronics Corp. Semiconductor process
CN103579335A (zh) * 2012-07-25 2014-02-12 联华电子股份有限公司 多栅极场效晶体管及其制作工艺
US8669167B1 (en) * 2012-08-28 2014-03-11 International Business Machines Corporation Techniques for metal gate workfunction engineering to enable multiple threshold voltage FINFET devices
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
US9276087B2 (en) * 2013-05-10 2016-03-01 Samsung Electronics Co., Ltd. Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
US9590104B2 (en) * 2013-10-25 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate device over strained fin structure
US9356046B2 (en) * 2013-11-22 2016-05-31 Globalfoundries Inc. Structure and method for forming CMOS with NFET and PFET having different channel materials
TWI552232B (zh) * 2013-11-25 2016-10-01 Nat Applied Res Laboratories The Method and Structure of Fin - type Field Effect Transistor
US20150145042A1 (en) * 2013-11-25 2015-05-28 International Business Machines Corporation Transistors having multiple lateral channel dimensions
US9190496B2 (en) * 2014-01-23 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9954104B2 (en) * 2014-01-24 2018-04-24 Globalfoundries Inc. Multiwidth finFET with channel cladding
US9236269B2 (en) * 2014-04-23 2016-01-12 Globalfoundries Inc. Field effect transistor (FinFET) device with a planar block area to enable variable Fin pitch and width
US9536900B2 (en) * 2014-05-22 2017-01-03 Globalfoundries Inc. Forming fins of different semiconductor materials on the same substrate
US9368493B2 (en) * 2014-07-08 2016-06-14 Globalfoundries Inc. Method and structure to suppress FinFET heating

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101675513A (zh) * 2007-05-01 2010-03-17 国际商业机器公司 高k栅极介电质互补金属氧化物半导体结构的阈值调整
CN102214579A (zh) * 2010-04-08 2011-10-12 台湾积体电路制造股份有限公司 半导体元件的制作方法及半导体元件
CN102956702A (zh) * 2011-08-31 2013-03-06 中国科学院微电子研究所 半导体器件及其制造方法
CN103050533A (zh) * 2011-10-14 2013-04-17 台湾积体电路制造股份有限公司 用于三维晶体管应用的采用等离子体掺杂和蚀刻的选择性鳍成形工艺
CN103107196A (zh) * 2011-11-10 2013-05-15 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其制造方法
CN104022116A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法

Also Published As

Publication number Publication date
US10930517B2 (en) 2021-02-23
CN111564371A (zh) 2020-08-21
CN105470295A (zh) 2016-04-06
CN111564371B (zh) 2023-03-24
US20170358455A1 (en) 2017-12-14
US20160071844A1 (en) 2016-03-10
US20190362981A1 (en) 2019-11-28
US9786510B2 (en) 2017-10-10
US10418251B2 (en) 2019-09-17

Similar Documents

Publication Publication Date Title
CN105470295B (zh) 鳍状结构及其制造方法
US11121213B2 (en) Fin recess last process for FinFET fabrication
US9318342B2 (en) Methods of removing fins for finfet semiconductor devices
US9219153B2 (en) Methods of forming gate structures for FinFET devices and the resulting semiconductor products
US8703557B1 (en) Methods of removing dummy fin structures when forming finFET devices
US9859148B2 (en) Semiconductor device and method for fabricating the same
CN106711213B (zh) 半导体元件及其制作方法
US8741701B2 (en) Fin structure formation including partial spacer removal
US10319597B2 (en) Semiconductor device with particular fin-shaped structures and fabrication method thereof
US9378973B1 (en) Method of using sidewall image transfer process to form fin-shaped structures
US9076870B2 (en) Method for forming fin-shaped structure
CN112201692A (zh) 全包围栅极鳍式场效应晶体管及其制造方法
CN103165428B (zh) 制作半导体器件的方法
US10043675B2 (en) Semiconductor device and method for fabricating the same
EP3244444A1 (en) Fin-fet devices and fabrication methods thereof
CN106409748B (zh) 半导体元件及其制作方法
CN106328705B (zh) 具有栅极结构的鳍状半导体元件及其制作方法
CN108807179B (zh) 半导体结构及其形成方法
CN109390338B (zh) 互补式金属氧化物半导体元件及其制作方法
KR100663363B1 (ko) 소자 분리막의 측벽 상에 반도체 기판의 펜스를 제거시킨리세스드 트랜지스터들 및 그 형성방법들
CN117476463A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant