CN103579335A - 多栅极场效晶体管及其制作工艺 - Google Patents
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Abstract
本发明公开一种多栅极场效晶体管及其制作工艺，包含有一基底、一介电层以及至少一鳍状结构。基底具有一第一区以及一第二区。介电层仅位于第一区中的基底中。至少一鳍状结构位于介电层上。此外，本发明也提供一种多栅极场效晶体管制作工艺用以形成前述的多栅极场效晶体管。
Description
技术领域
本发明涉及一种多栅极场效晶体管及其制作工艺，且特别是涉及一种形成衬垫层于部分鳍状结构的侧壁，再将未被衬垫层覆盖的鳍状结构及各鳍状结构之间的基底氧化的多栅极场效晶体管及其制作工艺。
背景技术
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种多栅极场效晶体管元件（multi-gate MOSFET）。多栅极场效晶体管元件包含以下几项优点。首先，多栅极场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering，DIBL)效应以及短通道效应(short channel effect)；此外，由于同样长度的栅极具有更大的通道宽度，因此也可增加源极与漏极间的电流量。
在目前半导体制作工艺中，一般采用区域氧化法(localized oxidationisolation,LOCOS)或是浅沟隔离(shallow trench isolation,STI)方法来进行元件之间的隔离，以避免元件间相互干扰而产生短路现象。随着半导体芯片的设计与制造线宽变得越来越细时，LOCOS制作工艺中所产生的凹坑(pits)、晶体缺陷(crystal defect)以及鸟喙(bird’s beak)长度过长等缺点，便将大幅地影响半导体芯片的特性，且LOCOS方法所产生的场氧化层占据较大的体积而会影响整个半导体芯片的集成度(integration)。因此在次微米(submicron)的多栅极场效晶体管制作工艺中，尺寸较小、可提高半导体芯片的集成度浅沟隔离(shallow trench isolation，简称STI)制作工艺遂成为近来被广泛使用的隔离技术，用以隔离各多栅极场效晶体管元件，尤其是在各鳍状结构之间形成浅沟隔离来将彼此电性绝缘。
此外，在现今多栅极场效晶体管元件的制作工艺中，又会直接在各鳍状结构的下方以及各鳍状结构之间的基底中进行离子注入制作工艺及退火制作工艺，以在各鳍状结构的下方以及各鳍状结构之间的基底中形成相反电性的通道阻绝层(Channel Stop)，用以电性隔离各鳍状结构上的晶体管。然而，此隔离技术常因离子注入时的掺杂量不足，而导致各鳍状结构上的晶体管无法完全电性绝缘而漏电。
发明内容
本发明的目的在于提供一种多栅极场效晶体管及其制作工艺，其先形成衬垫层于部分鳍状结构的侧壁，再将未被衬垫层覆盖的鳍状结构及各鳍状结构之间的基底氧化，而可解决上述的问题。
为达上述目的，本发明提供一种多栅极场效晶体管，包含有一基底、一介电层以及至少一鳍状结构。基底具有一第一区以及一第二区。介电层仅位于第一区中的基底中。至少一鳍状结构位于介电层上。
本发明提供一种多栅极场效晶体管制作工艺，包含有下述步骤。首先，形成至少一鳍状结构于一基底中以及一衬垫层于鳍状结构的一上半部的侧壁并暴露出鳍状结构的一下半部。接着，进行一氧化制作工艺，氧化暴露出的下半部。
基于上述，本发明提出一种多栅极场效晶体管及其制作工艺，其先形成衬垫层于部分鳍状结构的侧壁，再将未被衬垫层覆盖的鳍状结构及各鳍状结构之间的基底氧化，以在各鳍状结构的下方或者下半部，以及各鳍状结构之间的基底形成氧化层。因此，可通过局部完全氧化各鳍状结构的下方或者下半部，以及各鳍状结构之间的基底，而达到将各鳍状结构彼此电性绝缘以及将各鳍状结构与基底电性绝缘的目的，进而使形成于各鳍状结构上的晶体管彼此电性绝缘，以及防止各晶体管向下漏电至基底。
附图说明
图1-图7为本发明第一实施例的多栅极场效晶体管制作工艺的剖面示意图；
图8为本发明第二实施例的多栅极场效晶体管制作工艺的剖面示意图；
图9为本发明第三实施例的多栅极场效晶体管制作工艺的剖面示意图；
图10-图11为本发明第四实施例的多栅极场效晶体管制作工艺的剖面示意图；
图12-图14为本发明另一实施例的多栅极场效晶体管制作工艺的剖面示意图。
主要元件符号说明
10：填充材料
20：硬掩模层
22：垫氧化层
24：垫氮化层
110：基底
112：鳍状结构
112a：上半部
112b：下半部
120、120a：衬垫层
120b：图案化的衬垫层材料
120’：衬垫层材料
130、230、330：介电层
140：绝缘结构
150：栅极结构
160：源极与漏极
A：第一区
B：第二区
C：界面
D：凹陷
d1：预定深度
d2：深度
P1：蚀刻制作工艺
P2、P3、P4：氧化制作工艺
S1：底面
S2、S3：顶面
S4：侧面
具体实施方式
图1-图7绘示本发明第一实施例的多栅极场效晶体管制作工艺的剖面示意图。首先如图1所示，提供一基底110包含一第一区A以及至少一第二区B。在一较佳实例中，基底110可包含一块状基底，第一区A可包含一非平面场效晶体管区，而第二区B可包含一平面场效晶体管区或用来形成其他半导体元件的周边电路区，但本发明不以此为限。接着，形成至少一鳍状结构112的一上半部112a于第一区A中的基底110中。详细而言，可先提供一块状底材（未绘示）当作基底110，再于其上形成图案化的一硬掩模层20，以定义出其下的块状底材中欲对应形成的鳍状结构112的位置。硬掩模层20可包含堆叠的一垫氧化层22以及一垫氮化层24，但本发明不以此为限。接着，进行一蚀刻制作工艺，以于块状底材（未绘示）中形成鳍状结构112的上半部112a。如此，完成鳍状结构112的上半部112a于基底110中的制作。
如图2-图3所示，形成一衬垫层120于鳍状结构112的上半部112a的侧壁，并暴露出鳍状结构112的一下半部112b。详细而言，如图2所示，先全面覆盖一衬垫层材料120’于鳍状结构112的上半部112a、基底110以及硬掩模层20。在本实施例中，衬垫层材料120’可为一氮化层，但在其他实施例中，衬垫层材料120’也可为一其他抗氧化的单一材料层或复合层，使其在后续氧化制作工艺中可防止其所覆盖的鳍状结构112遭氧化。抗氧化的单一材料层或复合层的材料可以是氮氧化硅、非晶碳或碳化硅。如图3所示，进行一蚀刻制作工艺P1，移除部分的衬垫层材料120’，以形成一衬垫层120于鳍状结构112的上半部112a的侧壁，并暴露出鳍状结构112的一下半部112b。在本实施例中，蚀刻制作工艺P1为一干蚀刻制作工艺，其可进行一非各向同性蚀刻，因而能蚀刻出具有垂直侧壁的鳍状结构112，但本发明不以此为限。在另一实施例中，也可先进行干蚀刻制作工艺，再进行湿蚀刻制作工艺等。在本实施例中，仅进行一次蚀刻制作工艺P1，即可同时形成衬垫层120以及鳍状结构112的下半部112b。但在其他实施例中，可进行多次蚀刻制作工艺，例如先仅蚀刻衬垫层材料120’以于上半部112a的侧壁形成衬垫层120，然后再仅蚀刻各上半部112a之间被曝露的基底110以形成鳍状结构112的下半部112b。在本实施例中，衬垫层120的材质与垫氮化层24相同，但垫氮化层24的厚度大于衬垫层120的厚度，使后续移除衬垫层120时不会完全消耗掉垫氮化层24而过蚀刻伤到垫氮化层24下方的鳍状结构112，但本发明不以此为限。在其他实施例中，衬垫层120的材质可与垫氮化层24不同，故相对于一特定的蚀刻气体/气体组合，二者可具有不同的蚀刻率。如此搭配设计二者的相对厚度，也可达到上述在完全衬垫层120后，仍有垫氮化层24残留，且其足够以避免鳍状结构112受损。
如图4所示，进行一氧化制作工艺P2，氧化暴露出的鳍状结构112的下半部112b以及各鳍状结构112之间的基底110，以于鳍状结构112的下半部112b以及各鳍状结构112之间的基底110中形成一介电层130。在本实施例中，为进行氧化制作工艺P2而形成介电层130，因此介电层130为一氧化层，且氧化制作工艺P2可例如为一通入水蒸气的热制作工艺或干式氧化热制作工艺，但本发明不以此为限；在其他实施例中，可进行例如氮化制作工艺等其他隔离制作工艺，以形成例如氮化层等具有其他绝缘材料的介电层130。
更进一步而言，在本发明的块状基底的非平面场效晶体管区(第一区A)中，鳍状结构112（或当鳍状结构112的下半部112b也氧化为介电层130则为鳍状结构112的上半部112a）与基底110分别自上下夹置介电层130，而且非平面场效晶体管区(第一区A)之外仍为整个块状基底，其中没有介电层，也没有鳍状结构。在本实施例中，氧化制作工艺P2不仅氧化鳍状结构112之间的基底110，其还氧化鳍状结构112的下半部112b。如此一来，鳍状结构112的上半部112a则为一硅质结构，而下半部112b为一介电结构，其为介电层130的一部分。再者，多个鳍状结构112的上半部112a都位于介电层130上，且介电层130位于各鳍状结构112的上半部112a的正下方以及各鳍状结构112的上半部112a之间的基底110上。因此，本发明可使各鳍状结构112与基底110电性绝缘，并使各鳍状结构112彼此电性绝缘，而且还可将后续各鳍状结构112上形成的晶体管结构电性绝缘。再者，介电层130仅位于第一区A中，而基底110围绕介电层130。是以，本发明的介电层130仅局部形成于第一区A中作为第一区A中的元件彼此电性绝缘之用，但不影响第二区B等其他区域的元件。
另外，衬垫层120位于鳍状结构112的部分侧壁。在本实施例中，衬垫层120位于鳍状结构112的上半部112a，使鳍状结构112下半部112b能氧化形成介电层130的一部分而使鳍状结构112上所形成的晶体管与下方的基底110绝缘，进而防止向下漏电，但本发明不以此为限。本发明视实际需要将鳍状结构112不需氧化的部分遮盖并暴露出需氧化的部分，再搭配进行氧化制作工艺P2即可达到局部氧化的作用。再者，由于未被衬垫层120覆盖的部分的鳍状结构112（在本实施例中为鳍状结构112的下半部112b）会被氧化，故衬垫层120的底面S 1实质上会与介电层130的顶面S2切齐，但本发明不以此为限。
随后如图5所示，形成一绝缘结构140于鳍状结构112之间（或者周围）的氧化层130上。在本实施例中，绝缘结构140为一浅沟槽隔离（shallowtrench isolation,STI）结构，其可例如由浅沟槽隔离（shallow trench isolation,STI）制作工艺形成，但本发明不以此为限。详细而言，可于基底110上先形成一绝缘材料（未绘示）并全面覆盖各鳍状结构112与氧化层130。然后，先平坦化绝缘材料（未绘示），使之与硬掩模层20切齐。之后，再以例如湿蚀刻或干蚀刻制作工艺，回蚀刻绝缘材料（未绘示）至一预定深度d1，即可形成绝缘结构140。此预定深度d1的设定由欲突出于绝缘结构140的鳍状结构112的深度d2而定。鳍状结构112的深度d2为使后续栅极结构跨设于其上，而其一顶面S3与二侧面S4将作为栅极通道。在此一提，虽然本实施例的介电层130为一氧化层，且绝缘结构140为一浅沟槽隔离（shallow trenchisolation,STI）结构而也为一氧化层，但二者的形成方法不同，是以二者之间具有一界面C。
接着，移除暴露出的衬垫层120及硬掩模20中的垫氮化层24，而如图6所示，留下绝缘结构140中部分的衬垫层120a。接着，移除垫氧化层22后，如图7所示，形成一栅极结构150跨设鳍状结构112，并再形成一源极与漏极160（朝向纸面的方向）位于栅极结构150两侧的鳍状结构112中。当然，可选择性先形成外延结构（未绘示）于鳍状结构112上，然后再将源极与漏极160形成于外延结构（未绘示）等。
栅极结构150包含一堆叠结构（未绘示），其具有一栅极介电层与一栅极导电层。以后金属栅极制作工艺为例，其可包含一缓冲层、一介电层、一牺牲栅极层以及一盖层，以及一间隙壁位于堆叠结构侧边的鳍状结构112以及基底110上。之后，再进行后续的多栅极场效晶体管制作工艺。例如，进行金属硅化物制作工艺，以于源极与漏极160上形成金属硅化物（未绘示）；全面覆盖接触洞蚀刻停止层（contact etch stop layer,CESL）；全面覆盖并平坦化层间介电层（未绘示）；应用一前置高介电常数介电层后栅极（Gate-Lastfor High-K First）制作工艺，或一后置高介电常数介电层后栅极（Gate-Last forHigh-K Last）制作工艺，进行一金属栅极取代（metal gate replacement）制作工艺，将牺牲栅极层置换为一金属栅极；于层间介电层（未绘示）中形成金属插塞等。此些多栅极场效晶体管制作工艺为本领域所熟知，故不再赘述，
在本实施例中，为完全移除硬掩模层120，因而可在后续制作工艺中形成三栅极场效晶体管(tri-gate MOSFET)。详细而言，由于鳍状结构112与后续形成的栅极介电层之间具有三直接接触面（包含两个接触侧面及一接触顶面），因此被称作三栅极场效晶体管(tri-gate MOSFET)。相较于平面场效晶体管，三栅极场效晶体管可通过将上述三直接接触面作为载流子流通的通道，而在同样的栅极长度下具有较宽的载流子通道宽度，使在相同的驱动电压下可获得加倍的漏极驱动电流。
然而，在另一实施例中，也可保留硬掩模层120，而在后续制作工艺中形成另一具有鳍状结构的多栅极场效晶体管(multi-gate MOSFET)－鳍式场效晶体管(fin field effect transistor,Fin FET)。鳍式场效晶体管中，由于保留了硬掩模层120，鳍状结构112与后续将形成的栅极介电层之间仅有两接触侧面。
图8绘示本发明第二实施例的多栅极场效晶体管制作工艺的剖面示意图。第二实施例之前制作工艺与第一实施例的图1-图4相同。换言之，第二实施例至形成介电层130的方法都与第一实施例相同。然后，第二实施例完全移除衬垫层120，如图8所示，直接暴露出鳍状结构112。而后，可再选择性地形成浅沟槽隔离（STI）等的绝缘结构（未绘示）。因为介电层130已完全将各鳍状结构112电性绝缘，因此可应实际的欲跨设于鳍状结构112上的栅极结构的厚度而决定是否需形成此等绝缘结构（未绘示）于各鳍状结构112之间的介电层130上，以及所需形成的绝缘结构（未绘示）的深度。之后，再进行例如形成栅极结构等其他多栅极场效晶体管制作工艺，其与第一实施例类似，故不再赘述。
图9绘示本发明第三实施例的多栅极场效晶体管制作工艺的剖面示意图。第三实施例之前制作工艺与第一实施例的图1-图3相同。换言之，第三实施例至形成衬垫层120以及向下蚀刻至暴露出鳍状结构112的下半部112b的方法皆与第一实施例相同。然后，如图9所示，进行氧化制作工艺P3，而于鳍状结构112的下半部112b以及各鳍状结构112之间的基底110中形成介电层230。在此强调，本实施例的位于鳍状结构112的下半部112b的介电层230以及位于各鳍状结构112之间的基底110中的介电层230已合并在一起，而形成了一块状介电层。当鳍状结构112的下半部112b的深度较短、衬垫层120的厚度（如图3所示）较厚或氧化制作工艺P3所通入的含氧量较多等，皆可将位于鳍状结构112的下半部112b的介电层230以及位于各鳍状结构112之间的基底110中的介电层230合并在一起而形成块状介电层而较第一实施例更突出于各鳍状结构112之间的基底110上。此时，块状介电层在各鳍状结构112之间可能会产生凹陷D的现象。
然后，可完全移除衬垫层120，以直接暴露出鳍状结构112；而后，再选择性地形成绝缘结构（未绘示）。或者，先形成绝缘结构（未绘示）再移除暴露出绝缘结构（未绘示）的衬垫层120。更或者，可毋需形成额外的绝缘结构，而是以介电层230来作为鳍状结构112与基板间的绝缘以及鳍状结构112与鳍状结构112间的绝缘。因为介电层230已完全将各鳍状结构112电性绝缘，因此可视实际的欲跨设于鳍状结构112上的栅极结构的深度而决定是否需形成绝缘结构（未绘示）于各鳍状结构112之间的介电层230上，以及所需形成的绝缘结构（未绘示）的深度。之后，再进行例如形成栅极结构等其他多栅极场效晶体管制作工艺，其与第一实施例类似，故不再赘述。
图10-图11绘示本发明第四实施例的多栅极场效晶体管制作工艺的剖面示意图。第四实施例之前制作工艺与第一实施例的图1-图2相同。换言之，第四实施例至形成衬垫层材料120’全面覆盖鳍状结构112的上半部112a、基底110以及硬掩模层20的方法皆与第一实施例相同。接着，以例如蚀刻等方法，移除衬垫层材料120’的位于硬掩模层20上的部分以及各鳍状结构112之间的基底110上的部分，如图10所示，形成一图案化的衬垫层材料120b。然后，如图11所示，进行一氧化制作工艺P4，形成介电层330于鳍状结构112的下方以及各鳍状结构112之间的基底110中。虽然，此实施例的图案化的衬垫层材料120b仅覆盖鳍状结构112的侧壁，但氧化作用可自暴露出的基底110横向延伸至鳍状结构112的下方。如此一来，也可达到绝缘各鳍状结构112的功能。
然后，可完全移除图案化的衬垫层材料120b，直接暴露出鳍状结构112；而后，选择性地形成绝缘结构（未绘示）。或者，先形成绝缘结构（未绘示）再移除暴露出绝缘结构（未绘示）的图案化的衬垫层材料120b。因为介电层330已完全将各鳍状结构112电性绝缘，因此可应实际的欲跨设于鳍状结构112上的栅极结构的深度而决定是否需形成绝缘结构（未绘示）于各鳍状结构112之间的介电层330上，以及所需形成的绝缘结构（未绘示）的深度。之后，再进行例如形成栅极结构等其他多栅极场效晶体管制作工艺，其与第一实施例类似，故不再赘述。
另外，在第一实施例、第二实施例及第三实施例中，都需两次蚀刻制作工艺，以形成衬垫层120并暴露出鳍状结构112的下半部112b。亦即在上述的方法，为先进行一蚀刻制作工艺形成鳍状结构112的上半部112a（如图1）；全面覆盖衬垫层材料120’（如图2）；进行一蚀刻制作工艺P1，以于各鳍状结构112上半部112a的侧壁形成衬垫层120并同时暴露出鳍状结构112的下半部112b（如图3）。以下再提出另一实施例，用以形成衬垫层120并暴露出鳍状结构112的下半部112b。
图12-图14绘示本发明另一实施例的多栅极场效晶体管制作工艺的剖面示意图。首先，如图12所示，一次蚀刻至形成鳍状结构112，其包含一上半部112a及一下半部112b。然后，如图13所示，填入紫外光吸收氧化物（ultraviolet light absorbing oxide,DUO）材料、进阶图案化膜层（AdvancedPatterning Film,APF）或光致抗蚀剂等的一填充材料10并暴露出鳍状结构112的上半部112a。而后，如图14所示，形成衬垫层120覆盖鳍状结构112的上半部112a。在一较佳的实施例中，以一化学气相沉积（Chemical VaporDeposition,CVD）制作工艺形成衬垫层120，且此化学气相沉积制作工艺的制作工艺温度在300℃以下，以避免紫外光吸收氧化物（ultraviolet lightabsorbing oxide,DUO）材料、进阶图案化膜层（Advanced Patterning Film,APF）或光致抗蚀剂等有机物污染制作工艺机台。然后，再移除填充材料10，即可得到如图3的结构，而后可再接续本发明后续的制作工艺步骤。
综上所述，本发明提出一种多栅极场效晶体管及其制作工艺，其先形成衬垫层于部分鳍状结构的侧壁，再将未被衬垫层覆盖的鳍状结构及各鳍状结构之间的基底氧化，以在各鳍状结构的下方或者下半部，以及各鳍状结构之间的基底形成氧化层。本发明提出四实施例，可分别形成具有些微差异的氧化层，或块状氧化层等，但本发明不以此为限，可搭配实际需要应用。如此一来，可通过局部完全氧化各鳍状结构的下方或者下半部，以及各鳍状结构之间的基底，而达到将各鳍状结构彼此电性绝缘以及将各鳍状结构与基底电性绝缘的目的，进而使形成于各鳍状结构上的晶体管彼此电性绝缘，以及防止各晶体管向下漏电至基底。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (20)
1.一种多栅极场效晶体管，包含有：
基底，具有第一区以及第二区；
介电层，仅位于该第一区中的该基底中；以及
至少一鳍状结构，位于该介电层上。
2.如权利要求1所述的多栅极场效晶体管，其中该介电层位于该鳍状结构与该基底之间，且该鳍状结构与该基底分别自上下夹置该介电层。
3.如权利要求1所述的多栅极场效晶体管，其中该鳍状结构具有上半部与下半部，该上半部包含硅质结构，该下半部包含介电结构。
4.如权利要求1所述的多栅极场效晶体管，还包含多个该鳍状结构皆位于该介电层上，其中该介电层位于该鳍状结构的正下方以及该鳍状结构之间的该基底中。
5.如权利要求1所述的多栅极场效晶体管，其中该基底围绕该介电层。
6.如权利要求1所述的多栅极场效晶体管，还包含衬垫层，位于该鳍状结构的部分侧壁。
7.如权利要求6所述的多栅极场效晶体管，其中该衬垫层的底面实质上与该介电层的顶面切齐。
8.如权利要求1所述的多栅极场效晶体管，还包含绝缘结构，位于该鳍状结构周围的该介电层上。
9.如权利要求8所述的多栅极场效晶体管，其中该绝缘结构与该氧化层之间具有一界面。
10.如权利要求1所述的多栅极场效晶体管，还包含栅极结构，跨设于该鳍状结构上，并将该鳍状结构分成源极与漏极，位于该栅极结构的两侧。
11.一种多栅极场效晶体管制作工艺，包含有：
形成至少一鳍状结构于一基底中以及一衬垫层于该鳍状结构的一上半部的侧壁并暴露出该鳍状结构的一下半部；以及
进行一氧化制作工艺，氧化暴露出的该下半部。
12.如权利要求11所述的多栅极场效晶体管制作工艺，其中形成该鳍状结构以及形成该衬垫层的步骤，包含：
形成一图案化的硬掩模层于该基底上；
进行一蚀刻制作工艺以形成该鳍状结构的该上半部；
全面覆盖一衬垫层材料于该鳍状结构的该上半部以及该基底；以及
进行至少一蚀刻制作工艺，移除部分该衬垫层材料与部分该基底以形成该衬垫层以及形成该鳍状结构的该下半部。
13.如权利要求12所述的多栅极场效晶体管制作工艺，其中该衬垫层以及该图案化的硬掩模层都包含氮化层，且该图案化的硬掩模的氮化层的厚度大于该衬垫层的厚度。
14.如权利要求11所述的多栅极场效晶体管制作工艺，其中在进行该氧化制作工艺之后，还包含：
移除至少部分该衬垫层。
15.如权利要求11所述的多栅极场效晶体管制作工艺，其中该氧化制作工艺包含一通入水蒸气的热制作工艺。
16.如权利要求11所述的多栅极场效晶体管制作工艺，其中进行该氧化制作工艺会同时氧化暴露出的该下半部以及该鳍状结构周围的部分该基底，以形成一介电层。
17.如权利要求16所述的多栅极场效晶体管制作工艺，其中进行该氧化制作工艺包含氧化暴露出的该下半部至各该鳍状结构的该下半部合并在一起而与氧化的该鳍状结构之间的该基底形成一块状介电层。
18.如权利要求11所述的多栅极场效晶体管制作工艺，在形成该氧化层之后，还包含：
形成一绝缘结构于该鳍状结构周围的该氧化层上。
19.如权利要求18所述的多栅极场效晶体管制作工艺，其中形成该绝缘结构的步骤包含：
形成一绝缘材料覆盖于该鳍状结构与该氧化层上；
平坦化该绝缘材料；以及
回蚀刻该绝缘材料。
20.如权利要求11所述的多栅极场效晶体管制作工艺，其中在进行该氧化制作工艺之后，还包含：
形成一栅极结构，跨设该鳍状结构；以及
形成一源极与一漏极，位于该栅极结构两侧的该鳍状结构中。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105810585A (zh) * | 2014-12-31 | 2016-07-27 | 联华电子股份有限公司 | 半导体结构的制作方法 |
| CN111564371A (zh) * | 2014-09-09 | 2020-08-21 | 联华电子股份有限公司 | 鳍状结构及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3998677B2 (ja) * | 2004-10-19 | 2007-10-31 | 株式会社東芝 | 半導体ウェハの製造方法 |
| CN100555601C (zh) * | 2006-05-18 | 2009-10-28 | 旺宏电子股份有限公司 | 绝缘体上有硅的结构及其制造方法 |
| US20100144121A1 (en) * | 2008-12-05 | 2010-06-10 | Cheng-Hung Chang | Germanium FinFETs Having Dielectric Punch-Through Stoppers |
| CN101577278B (zh) * | 2008-05-06 | 2010-11-10 | 台湾积体电路制造股份有限公司 | 半导体结构及其形成方法 |
-
2012
- 2012-07-25 CN CN201210260669.5A patent/CN103579335A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3998677B2 (ja) * | 2004-10-19 | 2007-10-31 | 株式会社東芝 | 半導体ウェハの製造方法 |
| CN100555601C (zh) * | 2006-05-18 | 2009-10-28 | 旺宏电子股份有限公司 | 绝缘体上有硅的结构及其制造方法 |
| CN101577278B (zh) * | 2008-05-06 | 2010-11-10 | 台湾积体电路制造股份有限公司 | 半导体结构及其形成方法 |
| US20100144121A1 (en) * | 2008-12-05 | 2010-06-10 | Cheng-Hung Chang | Germanium FinFETs Having Dielectric Punch-Through Stoppers |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111564371A (zh) * | 2014-09-09 | 2020-08-21 | 联华电子股份有限公司 | 鳍状结构及其制造方法 |
| CN111564371B (zh) * | 2014-09-09 | 2023-03-24 | 蓝枪半导体有限责任公司 | 鳍状结构及其制造方法 |
| CN105810585A (zh) * | 2014-12-31 | 2016-07-27 | 联华电子股份有限公司 | 半导体结构的制作方法 |
| CN105810585B (zh) * | 2014-12-31 | 2020-04-07 | 联华电子股份有限公司 | 半导体结构的制作方法 |
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