CN105810585A - 半导体结构的制作方法 - Google Patents

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Abstract

本发明公开一种半导体结构的制作方法，至少包含以下步骤：首先，提供一基底，基底上具有一鳍状结构，以及一栅极结构跨越该鳍状结构，且该栅极结构顶端包含有一第一掩模层，然后形成一介电层，覆盖该基底、该鳍状结构以及该栅极结构，接着形成一第二掩模层于该第一掩模层顶端，其中该第二掩模层的宽度大于该第一掩模层的宽度，且该第二掩模层的一底面与该第一掩模层的一顶面，以及该介电层的一顶面切齐，以及进行一蚀刻步骤，移除部分该介电层以及部分该鳍状结构。

Description

半导体结构的制作方法
技术领域
本发明涉及半导体制作工艺领域，尤其是涉及一种提高鳍状场效晶体管元件(FinFET)的良率的制作流程。
背景技术
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种鳍状场效晶体管元件(Fin-shapedfieldeffecttransistor,FinFET)。鳍状场效晶体管元件包含以下几项优点。首先，鳍状场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(DrainInducedBarrierLowering，DIBL)效应以及短通道效应(shortchanneleffect)；此外，由于同样长度的栅极具有更大的通道宽度，因此也可增加源极与漏极间的电流量。
就此阶段的鳍状场效晶体管(FinFET)制作工艺而言，为了避免伤害栅极结构，因此当以蚀刻步骤蚀刻介电层，以形成栅极结构两旁的间隙壁时，在基底上容易残留剩余的介电层材质，将造成外延层施加于栅极结构下方的栅极通道应力不足，而限制外延层提升栅极通道的载流子迁移率的能力。
美国专利US7435683提出一种半导体结构的制作方法，主要特征如图1～图3所示，首先请参考图1，提供一基底10，基底10上有形成有一鳍状结构12，接着形成一栅极结构14于鳍状结构12上，还包含一掩模层16位于栅极结构14的顶端。然后全面性形成一介电层18，覆盖鳍状结构12、栅极结构14以及掩模层16。
接下来，如图2所示，进行一回蚀刻步骤，部分移除介电层18，并至少曝露出掩模层16的顶部以及部分侧壁。接着再次共形地(conformally)形成一掩模层20，覆盖于介电层18的表面以及掩模层16的顶部以及侧壁。
之后，如图3所示，进行一蚀刻步骤，例如为一各向异性干蚀刻，将掩模层20部分移除，以形成一帆状(sailshaped)的间隙壁22于介电层18上，间隙壁22可达到保护底下元件的作用，尤其是避免栅极结构14在接下来的蚀刻步骤中受到破坏。接下来，以间隙壁22作为掩模层，再次进行另外一蚀刻步骤，以移除部分介电层18，至少在栅极结构14两侧形成间隙壁24，值得注意的是，间隙壁24通常也具有一截角的帆状(truncated-sailshaped)，后续则在栅极结构两旁进行外延层的制作，在此不另外赘述。
上述方法虽然可以有效将外延层旁残留的介电层材质清除干净，但是栅极结构两旁的间隙壁24厚度主要受到掩模层两旁的间隙壁22厚度影响，而无法精准控制。因此上述方法仍有改善空间。
发明内容
为解决上述问题，本发明提供一种半导体结构的制作方法，至少包含以下步骤：首先，提供一基底，基底上具有一鳍状结构，以及一栅极结构跨越该鳍状结构，且该栅极结构顶端包含有一第一掩模层，然后形成一介电层，覆盖该基底、该鳍状结构以及该栅极结构，接着形成一第二掩模层于该第一掩模层顶端，其中该第二掩模层的宽度大于该第一掩模层的宽度，以及进行一蚀刻步骤，移除部分该介电层以及部分该鳍状结构。
本发明的重要特征在于，在栅极结构顶端除了现有的掩模层之外，还额外制作一宽度较大的第二掩模层。第二掩模层除了可以有效保护底下的栅极结构，并确保后续的蚀刻步骤可有效清除残留于基底上的介电层材质，同时还可通过改变第二掩模层的宽度，来控制位于栅极结构两侧的间隙壁的厚度。
附图说明
图1～图3为美国专利US7435683所述的半导体结构制作流程的剖面示意图；
图4～图9为制作本发明的半导体结构制作流程的剖面示意图。
主要元件符号说明
10基底
12鳍状结构
14栅极结构
16掩模层
18介电层
20掩模层
22间隙壁
24间隙壁
100半导体结构
110基底
112鳍状结构
114栅极结构
114A栅极介电层
114B导电层
116第一掩模层
118介电层
120第二掩模层
122外延层
H1、H2高度
W1、W2宽度
E1、E2蚀刻步骤
E3外延制作工艺
R凹槽
S间隙壁
T1、T2顶面
B1底面
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域之人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
图4～图9为制作本发明的半导体结构的剖面示意图。如图4所示，本发明的半导体结构100制作流程至少包含：首先，提供一基底110，基底110上有至少形成有一鳍状结构112，接着形成一栅极结构114跨越鳍状结构112上，且一第一掩模层116位于栅极结构114的顶端，其中栅极结构114主要包含有一导电层114B，以及还包含一栅极介电层114A。然后全面性形成一介电层118，覆盖鳍状结构112、栅极结构114以及第一掩模层116。其中，上述基材110材质可包含一硅基底、含硅基底、或硅覆绝缘(silicon-on-insulator，SOI)基底，而鳍状结构112的材质主要包含硅。栅极结构114的导电层114B例如为一掺杂或是未掺杂的多晶硅、或是金属，例如为钨、钽、钛/氮化物以及其合金，或是同时在其他实施例中，可能同时包含有多晶硅以及金属材质。而栅极介电层114A材质则包含有一氧化层或是一高介电常数层(high-klayer)，其中高介电常数层可以是一层或多层的结构，其介电常数大致大于20，例如是氧化铪(hafniumoxide,HfO2)、硅酸铪氧化合物(hafniumsiliconoxide,HfSiO)、硅酸铪氮氧化合物(hafniumsiliconoxynitride,HfSiON)、氧化铝(aluminumoxide,AlO)、氧化镧(lanthanumoxide,La2O3)、铝酸镧(lanthanumaluminumoxide,LaAlO)、氧化钽(tantalumoxide,Ta2O3)、氧化锆(zirconiumoxide,ZrO2)、硅酸锆氧化合物(zirconiumsiliconoxide,ZrSiO)或锆酸铪(hafniumzirconiumoxide,HfZrO)等，第一掩模层116可能包含有氧化硅或是氮化硅，在本优选实施例中，第一掩模层116为氧化硅。介电层118材质可能包含有氧化硅、氮化硅、氧氮化硅、氧化铪或氧化钛等，本优选实施例中，介电层118为氮化硅。此外，介电层118可通过数种本领域的技术人员所熟知的方法形成，例如等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition,PECVD)、高密度化学气相沉积(highdensitychemicalvapordeposition,HDCVD)或溅射(sputtering)等。
另外，本发明中，第一掩模层的高度与栅极结构的高度的比值优选小于一特定数值，以本实施例为例，如图4所示，第一掩模层116的高度H1优选介于100～300埃，而栅极结构114的高度H2优选介于300～900埃，因此本实施例中，第一掩模层116的高度H1与栅极结构114的高度H2的比值优选小于/等于0.3，但不限于此，也可依照实际需求而调整。
接着，如图5所示，对介电层118进行一平坦化步骤，例如一化学机械研磨(chemicalmechanicalplanarization,CMP)，以部分移除介电层118，并至少曝露第一掩模层116的顶端，值得注意的是，此时介电层118的表面与第一掩模层116的顶面切齐。
如图6所示，在平坦化后的第一掩模层116以及介电层118上形成一第二掩模层120，因此，第二掩模层120的一底面B1与第一掩模层116的一顶面T1，以及介电层118的一顶面T2切齐。其中第二掩模层120的形成方法可能包括：先全面性覆盖一第二掩模材料层(图未示)于第一掩模层116以及介电层118表面，接着通过一曝光显影与蚀刻步骤，移除部分的第二掩模材料层，以形成第二掩模层120。值得注意的是，如图6所示，第二掩模层120的宽度W2需大于第一掩模层116宽度W1，此外第二掩模层120的面积也需大于第一掩模层116的面积。此外，第二掩模层120与第一掩模层116为不同的材质，并具有不同的蚀刻选择速率，优选地，当后续蚀刻步骤进行时，第二掩模层120较第一掩模层116的被蚀刻速率慢。以本实施例来说，第二掩模层120优选为氮碳化硅(SiCN)，且第一掩模层116的材质(例如为氧化硅)与第二掩模层120的材质(例如为氮碳化硅)的蚀刻选择比优选大于5，如此可确保后续的蚀刻步骤中，第二掩模层120不会被过度蚀刻，而具有保护位于其正下方其他元件的功能。
接着如图7所示，以第二掩模层120为保护层，进行一蚀刻步骤E1，以部分移除介电层118，并且曝露栅极结构114两侧的鳍状结构112表面。值得注意的是，蚀刻步骤E1进行之后，未被移除的剩余介电层定义为一间隙壁S(如图7所示)，其中间隙壁S位于第二掩模层120正下方，且直接接触栅极结构114两侧壁，且间隙壁S优选具有一与鳍状结构112的表面垂直的侧壁。除了间隙壁S之外，其余的介电层118被完全移除，包括残留于基材110上鳍状结构112两侧的介电层也将被完全移除。另外，上述蚀刻步骤E1选用的蚀刻剂，对介电层118蚀刻速率较高，但对第二掩模层120的蚀刻速率较低，因此蚀刻步骤E1进行后，并不会破坏第二掩模层120，也因此第二掩模层120仍覆盖于第一掩模层116的顶端。
如图8所示，进行一蚀刻步骤E2，蚀刻栅极结构114两侧边的部分鳍状结构112，而于栅极结构114两侧的鳍状结构112中分别蚀刻出一凹槽R。在本发明中，蚀刻步骤E2可包含一干蚀刻步骤及/或一湿蚀刻步骤。在一优选实施态样中，蚀刻步骤E2可包含一干蚀刻步骤及一湿蚀刻步骤或者仅进行湿蚀刻步骤。在一实施例中，湿蚀刻步骤包含以含氨气、过氧化氢及水的蚀刻液蚀刻，其是利用鳍状结构112内各结晶面不同蚀刻速率的特性，进行至少一蚀刻步骤以形成凹槽R。更进一步而言，可通过调整含氨气、过氧化氢及水的蚀刻液的氨气、过氧化氢及水的比例，以达到更精确的所需的凹槽R的形状。在本发明的一实施例中，可形成具有一六角形的剖面结构的凹槽R。
最后，如图9所示，进行一外延制作工艺E3，以于凹槽R中形成一具有六角形剖面结构的外延层122。视多栅极场效晶体管(Multi-gateMOSFET)的电性而定，外延层122可包含一硅锗外延层(Silicongermanium,SiGe)，而适用于一PMOS晶体管，或者外延层122可包含一硅碳(SiliconCarbide,SiC)外延层，而适用于一NMOS晶体管。接着再进行一离子注入制作工艺以注入适当的掺杂，或者于进行外延制作工艺E3时，同时掺杂适当的掺杂，如此，外延层122便可用以作为一源/漏极区。在形成外延层122之后，可再进行一金属硅化物制作工艺(未绘示)，以在源/漏极中形成金属硅化物，其中金属硅化物制作工艺可包含前清洗制作工艺、金属沉积制作工艺、退火制作工艺、选择性蚀刻步骤及测试制作工艺等。当然，在进行金属硅化物制作工艺之后，可再进行其他后续制作工艺，例如形成介电层之后，再形成接触结构等。
现有技术中，形成栅极结构两旁的间隙壁时，过度蚀刻容易伤害栅极结构，但若是减少蚀刻时间，又可能造成基底上残留剩余的介电层材质。为了解决上述问题，常用的解决方法之一是增加位于栅极结构顶端的掩模层厚度，如此一来就可增加蚀刻的时间，虽然可更有效地清除残留的介电层材质，但是也同时增加了制作工艺上的难度并降低良率。本发明的重要特征在于，在栅极结构顶端除了现有的掩模层之外，还额外制作一宽度较大的第二掩模层。第二掩模层除了可以有效保护底下的栅极结构，确保后续的蚀刻步骤可有效清除残留于基底上的介电层材质，同时还可通过改变第二掩模层的宽度，来控制位于栅极结构两侧的间隙壁的厚度。如此一来，与现有技术相比，即使不需要增加掩模层的厚度，也可以有效清除基底上的残留介电层材质。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (14)

1.一种半导体结构的制作方法，至少包含以下步骤：
提供一基底，基底上具有一鳍状结构，以及一栅极结构跨越该鳍状结构，且该栅极结构顶端包含有一第一掩模层；
形成一介电层，覆盖该基底、该鳍状结构以及该栅极结构；
形成一第二掩模层于该第一掩模层顶端，其中该第二掩模层的宽度大于该第一掩模层的宽度，且该第二掩模层的一底面与该第一掩模层的一顶面，以及该介电层的一顶面切齐；以及
进行一蚀刻步骤，移除部分该介电层以及部分该鳍状结构。
2.如权利要求1所述的制作方法，其中该蚀刻步骤进行之后，除了位于该第二掩模层正下方，且位于该栅极结构两侧的该介电层之外，其余的该介电层被完全移除。
3.如权利要求2所述的制作方法，其中该蚀刻步骤进行之后，未被移除的部分介电层定义为至少一间隙壁。
4.如权利要求3所述的制作方法，其中该间隙壁具有一垂直侧壁。
5.如权利要求1所述的制作方法，其中移除部分该鳍状结构之后，在该栅极结构两侧的鳍状结构中分别形成至少一凹槽。
6.如权利要求5所述的制作方法，还包括进行一外延步骤，以形成至少一外延层于各该凹槽中。
7.如权利要求6所述的制作方法，其中该外延层材质包括SiGe或是SiC。
8.如权利要求1所述的制作方法，其中该蚀刻步骤进行之后，该第二掩模层仍位于该第一掩模层的顶端。
9.如权利要求1所述的制作方法，其中该介电层形成后，覆盖该第一掩模层的顶端。
10.如权利要求9所述的制作方法，还包括进行一平坦化步骤，以移除部分该介电层，并曝露出该第一掩模层的顶端，之后该第二掩模层形成于该第一掩模层的顶端。
11.如权利要求1所述的制作方法，其中该第一掩模层的材质与该第二掩模层的材质的蚀刻选择比大于5。
12.如权利要求1所述的制作方法，其中该第一掩模层的材质包括氧化硅。
13.如权利要求1所述的制作方法，其中该第二掩模层的材质包括氮碳化硅。
14.如权利要求1所述的制作方法，其中该第一掩模层具有一第一高度，该栅极结构具有一第二高度，且该第一高度与该第二高度的比值优选小于/等于0.3。
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