CN109309054B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供衬底，所述衬底包括第一区域和第二区域；在所述第一区域和第二区域衬底上形成第一初始功函数层；对所述第二区域第一初始功函数层进行保护处理，形成第一功函数层；去除所述第一区域的第一初始功函数层，去除所述第一区域的第一初始功函数层的过程中，所述第一功函数层的去除速率小于所述第一初始功函数层的去除速率。对第二区域第一初始功函数层进行保护处理，形成第一功函数层。所述第一功函数层的去除速率小于所述第一初始功函数层的去除速率，使去除所述第一区域的第一初始功函数层的过程对第一功函数层的损耗较小，从而能够改善所形成半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的集成度不断提高，这就要求在一块芯片上能够形成更多的晶体管。
阈值电压是晶体管的重要参数，对晶体管的性能具有重要影响。不同功能的晶体管往往对阈值电压具有不同的要求，在形成不同晶体管的过程中，需要对不同晶体管的阈值电压进行调节。为了对不同晶体管的阈值电压进行调节，往往在晶体管的栅介质层上形成功函数层。通过对功函数层的厚度和材料的选择能够使晶体管具有不同的阈值电压。
然而，现有的半导体结构的形成方法形成的半导体结构的功函数层的形貌不良，半导体结构性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以改善半导体结构性能。
为解决上述问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的第一区域和第二区域；在所述第一区域和第二区域衬底上形成介质层，所述介质层中具有从第一区域贯穿至所述第二区域的开口，所述开口暴露出第一区域和第二区域衬底；在所述第一区域和第二区域开口底部形成第一初始功函数层；对所述第二区域第一初始功函数层进行保护处理，形成第一功函数层；去除所述第一区域的第一初始功函数层，去除所述第一区域的第一初始功函数层的过程中，所述第一功函数层的去除速率小于所述第一初始功函数层的去除速率。
可选的，所述保护处理的步骤包括：在所述第二区域的第一初始功函数层上形成牺牲层；形成所述牺牲层之后，进行退火处理，部分所述牺牲层与所述第二区域的第一初始功函数层反应形成第一功函数层；所述退火处理之后，去除剩余的牺牲层。
可选的，去除所述第一区域的第一初始功函数层之后，去除剩余的牺牲层；或者，去除所述第一区域的第一初始功函数层之前，去除剩余的牺牲层。
可选的，所述牺牲层的材料包括非晶硅、非晶锗、非晶硅锗、多晶硅、多晶锗或多晶硅锗。
可选的，形成所述牺牲层的步骤包括：在所述第一区域和第二区域的第一初始功函数层上形成初始牺牲层；去除所述第一区域的初始牺牲层，形成牺牲层。
可选的，形成所述初始牺牲层的工艺包括化学气相沉积工艺；去除所述第一区域的初始牺牲层的工艺包括湿法刻蚀工艺或干法刻蚀工艺。
可选的，所述牺牲层的厚度为30埃～100埃。
可选的，去除剩余的牺牲层的工艺包括湿法刻蚀工艺；去除剩余的牺牲层的工艺参数包括：刻蚀液包括：NH4OH溶液，NH4OH与水的体积比为：1:10～20:1；刻蚀温度为25℃～80℃，刻蚀时间为2min～100min。
可选的，所述退火处理的工艺包括尖峰退火，退火温度为800℃～1050℃。
可选的，所述保护处理的步骤包括：对所述第二区域第一初始功函数层进行离子注入；所述离子注入之后，对所述第二区域的第一初始功函数层进行退火处理，形成第一功函数层。
可选的，所述离子注入注入的离子包括硅离子、锗离子或碳离子中的一种或多种组合。
可选的，所述第一功函数层的材料包括氮化钛、氮化钽、氧化钛、氧化钽、氮氧化钛或氮氧化钽。
可选的，去除所述第一区域第一初始功函数层的工艺包括湿法刻蚀工艺。
可选的，去除所述第一区域的第一初始功函数层的工艺参数包括：刻蚀液为NH4OH与H2O2的混合溶液，NH4OH的体积浓度为0.35％～0.45％，H2O2的体积浓度为14％～18％；刻蚀温度为20℃～80℃；或者，所述刻蚀液为H2O2和HCl的混合溶液，HCl的体积浓度为0.9％～1.1％，H2O2的体积浓度为1.3％～1.6％，刻蚀温度为25℃～90℃。
可选的，形成所述第一功函数层之前，还包括：在所述第一区域和第二区域开口底部形成栅介质层；在所述栅介质层上形成覆盖层。
可选的，所述栅介质层的材料包括高k介质材料；所述覆盖层的材料为氮化钽或氮化钛。
可选的，所述衬底包括：基底，以及分别位于所述第一区域和第二区域基底上的鳍部；所述介质层覆盖所述第一区域和第二区域鳍部顶部和侧壁，所述开口底部暴露出所述第一区域和第二区域鳍部部分顶部和侧壁表面。
可选的，形成所述介质层和所述开口的步骤包括：形成横跨所述第一区域和第二区域鳍部的伪栅极结构，所述伪栅极结构覆盖所述第一区域和第二区域鳍部部分侧壁和顶部表面；在所述基底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；去除所述伪栅极结构，在所述介质层中形成开口。
可选的，还包括：在所述第一区域衬底和第一功函数层上形成第二功函数层；在所述第二功函数层上形成栅极。
相应的，本发明技术方案还提供一种半导体结构，包括：衬底，所述衬底包括第一区域和第二区域；位于所述第一区域和第二区域衬底上的介质层，所述介质层中具有自所述第一区域贯穿至第二区域的开口，所述开口暴露出所述第一区域和第二区域衬底；位于所述第一区域开口底部的第一初始功函数层；位于所述第二区域开口底部的第一功函数层，所述第一功函数层的材料与所述第一初始功函数层的材料不相同。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法中，去除所述第一区域的第一初始功函数层之前，对所述第二区域的第一初始功函层进行保护处理，形成第一功函数层。在去除所述第一区域的第一初始功函数层的过程中，所述第一功函数层的去除速率小于所述第一区域的第一初始功函数层的去除速率，则去除所述第一区域的第一初始功函数层的过程对第一功函数层的损耗较小，从而不容易影响所述第一功函数层的功函数。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，所述保护处理的步骤包括：在所述第二区域的第一初始功函数层上形成牺牲层；形成所述牺牲层之后，进行退火处理。所述退火处理能够使所述牺牲层中的原子扩散至所述第二区域的第一初始功函数层中，并与所述第一初始功函数层原子成键，形成所述第一功函数层；所述保护处理的步骤对第一初始功函数层的损伤小，从而能够保证形成的第一功函数层的性能。
进一步，所述保护处理的步骤包括：对所述第二区域第一初始功函数层进行离子注入；所述离子注入之后，对所述第二区域的第一初始功函数层进行退火处理，形成第一功函数层。该保护处理的步骤能够简化工艺流程，能降低工艺成本。
进一步，去除所述第一区域的第一初始功函数层的工艺为湿法刻蚀工艺。湿法刻蚀工艺不需要使用等离子体，不容易损伤所述第一区域衬底，进而能够改善所形成半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图13是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所述形成的半导体结构的性能较差。
现结合一种半导体结构的形成方法，分析所述半导体结构的形成方法形成的半导体结构的性能较差的原因：
图1和图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100，所述衬底100包括相邻的第一区域A和第二区域B，所述第一区域A和第二区域B衬底100上分别具有鳍部101，所述第一区域A和第二区域B衬底100上具有介质层(图中未示出)，所述介质层覆盖所述鳍部101顶部和侧壁，所述介质层中具有自所述第一区域A贯穿至第二区域B的开口，所述开口在垂直于衬底100表面方向上贯穿所述介质层；在所述第一区域A和第二区域B开口底部形成栅介质层110。
继续参考图1，在所述第一区域A和第二区域B的栅介质层110上形成初始功函数层120。
请参考图2，去除所述第一区域A的初始功函数层120，形成功函数层121。
其中，去除所述第一区域A的初始功函数层120的步骤包括：在所述第二区域B的初始功函数层120上形成光刻胶130；以所述光刻胶130为掩膜对所述初始功函数层120进行刻蚀处理，形成功函数层121。为了减小刻蚀处理对所述第一区域A栅介质层110的损伤，所述刻蚀处理的工艺为湿法刻蚀工艺。然而由于湿法刻蚀工艺的方向性较差，且所述开口自所述第一区域A贯穿至第二区域B，则所述初始功函数层120自所述第一区域A贯穿至所述第二区域B。在刻蚀处理的过程中，光刻胶130侧壁暴露出的第二区域B初始功函数层120容易被去除，导致所述功函数层121暴露出部分第二区域B鳍部101侧壁的部分栅介质层110，从而影响所述功函数层121的功函数，进而影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：对第二区域第一初始功函数层进行保护处理，形成第一功函数层；去除所述第一区域的第一初始功函数层，去除所述第一区域的第一初始功函数层的过程中，所述第一功函数层的去除速率小于所述第一初始功函数层的去除速率。所述第一功函数层的去除速率小于所述第一初始功函数层的去除速率，去除所述第一区域的第一初始功函数层的过程对第一功函数层的损耗较小，从而能够改善所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图13是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3和图4，图4是图3沿切割线1-2的剖面图，提供衬底，所述衬底包括相邻的第一区域I和第二区域II；在所述第一区域I和第二区域II衬底上形成介质层231，所述介质层231中具有从第一区域I贯穿至所述第二区域II的开口203，所述开口203暴露出第一区域I和第二区域II衬底。
所述第一区域I用于形成NMOS晶体管，所述第二区域II用于形成PMOS晶体管。在其他实施例中，所述第一区域还可以用于形成PMOS晶体管，所述第二区域用于形成NMOS晶体管。
本实施例中，所述PMOS晶体管和NMOS晶体管用于形成静态存储器。在其他实施例中，所述PMOS晶体管和NMOS晶体管可以形成其他CMOS器件。
本实施例中，所述衬底包括基底200和位于所述基底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底。
本实施例中，所述基底200和鳍部201的材料为硅。在其他实施例中，所述基底和鳍部的材料还可以为锗或硅锗。
所述形成方法还包括：在所述基底200上形成隔离结构202，所述隔离结构202的顶部表面低于鳍部201的顶部表面，且覆盖所述鳍部201部分侧壁。
所述隔离结构202用于实现相邻鳍部201之间的隔离。
本实施例中，所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，形成所述介质层231和开口203的步骤包括：形成横跨所述第一区域I鳍部201和第二区域II鳍部201的伪栅极结构，所述伪栅极结构自所述第一区域I贯穿至所述第二区域II；在所述基底200上形成介质层231，所述介质层231覆盖所述第一区域I鳍部201和第二区域II鳍部201侧壁；去除所述伪栅极结构，在所述介质层231中形成开口203。
所述伪栅极结构包括：横跨所述第一区域I鳍部201和第二区域II鳍部201部分顶部和侧壁的栅介质层；位于所述栅介质层上的栅极。
所述栅介质层的材料为氧化硅。所述栅极的材料为多晶硅。所述介质层的材料为氧化硅。
请参考图5，形成覆盖所述开口203(如图3所示)底部和侧壁的栅介质层210。
所述栅介质层包括：位于所述第一区域I和第二区域II衬底上的氧化层；位于所述氧化层上的高k介质层。
所述氧化层用于提高高k栅介质层与衬底之间的粘合力，所述栅介质层210用于实现后续形成的栅极250与所述衬底之间的隔离。
本实施例中，所述栅介质层210覆盖所述第一区域I和第二区域II鳍部201侧壁和顶部表面。
本实施例中，所述高k介质层的材料为高k介质材料，k大于3.9，例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
所述形成方法还包括：在所述栅介质层210上形成覆盖层。
所述覆盖层用于降低栅介质层210与后续形成的第一功函数层之间的界面态密度，提高栅介质层210与第一功函数层之间的粘合性，以及降低栅介质层210与后续形成的第二功函数层之间的界面态密度，提高栅介质层210与第二功函数层之间的粘合性。
本实施例中，所述覆盖层的材料为氮化钽。在其他实施例中，所述覆盖层的材料还可以为氮化钛、氧化钛或氧化钽。
本实施例中，形成所述覆盖层的工艺包括有机金属化学气相沉积工艺。
请参考图6，在所述第一区域I和第二区域II开口203(如图3所示)底部形成第一初始功函数层220。
所述第一初始功函数层220用于调节第二区域II形成的PMOS晶体管的阈值电压。
所述第一初始功函数层220位于所述覆盖层上。形成所述覆盖层之后，形成所述第一初始功函数层220。
本实施例中，所述第二区域II用于形成PMOS晶体管，所述第一初始功函数层220的材料为氮化钛。在其他实施例中，所述第一初始功函数层的材料包括氮化钽、氧化钽、氧化钛或氮氧化钛。
在其他实施例中，所述第二区域用于形成NMOS晶体管，所述第一初始功函数层的材料为钛或钛铝。
所述第一初始功函数层220的厚度过大或过小，都容易影响第二区域II形成的PMOS晶体管的阈值电压。具体的，本实施例中，所述第一初始功函数层220的厚度为10埃～50埃。
形成所述第一初始功函数层220的工艺包括有机金属化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
后续对所述第二区域II第一初始功函数层220进行保护处理，形成第一功函数层；去除所述第一区域I的第一初始功函数层220，在去除所述第一区域I的第一初始功函数层220的过程中，所述第一功函数层的去除速率小于所述第一区域I的第一初始功函数层220的去除速率。
本实施例中，对所述第二区域II第一初始功函数层220进行保护处理，及去除所述第一区域的第一初始功函数层220的步骤如图7至图11所示。
后续在所述第二区域II的第一初始功函数层220上形成牺牲层。
本实施例中，形成所述初始牺牲层230的步骤如图7和图8所示。
请参考图7，在所述第一区域I和第二区域II的第一初始功函数层220上形成初始牺牲层230。
所述初始牺牲层230用于后续形成牺牲层231，所述初始牺牲层230用于与所述第二区域II第一初始功函数层220反应，形成第一功函数层。
本实施例中，所述初始牺牲层230的材料包括非晶硅。在其他实施例中，所述初始牺牲层的材料还可以为非晶锗、非晶硅锗、多晶硅、多晶硅锗或多晶锗。
形成所述初始牺牲层230的工艺包括化学气相沉积工艺。在其他实施例中，形成所述初始牺牲层的工艺还可以为物理气相沉积工艺。
形成所述初始牺牲层230的工艺参数包括：反应气体包括SiH4，气体流量为30sccm～3000sccm；刻蚀温度为360℃～520℃；气体压强为0.03torr～10torr。
如果所述初始牺牲层230的厚度过小，不利于使后续形成的牺牲层与所述第一功函数层221反应，从而不利于降低所述第一功函数层221在后续去除所述第一区域I的第一初始功函数层220过程中的去除速率；如果所述初始牺牲层230的厚度过大，容易产生材料浪费。具体的，本实施例中，所述初始牺牲层230的厚度为30埃～100埃。
请参考图8，去除所述第一区域I的初始牺牲层230(如图7所示)，形成牺牲层231。
所述牺牲层231用于后续与所述第二区域II第一初始功函数层220反应，形成第一功函数层。
本实施例中，去除所述第一区域I的初始牺牲层230的工艺包括干法刻蚀工艺。干法刻蚀工艺的选择性好，对所述第二区域II鳍部201侧壁底部的第一初始功函数层220表面的初始牺牲层230的损耗小。在其他实施例中，去除所述第一区域的初始牺牲层的工艺还可以为湿法刻蚀工艺。
本实施例中，去除所述第一区域I的初始牺牲层230的工艺参数包括：刻蚀气体包括HBr和He，HBr的流量为150sccm～500sccm，He的流量为100sccm～400sccm；气体压强为3mtorr～10mtorr，射频功率为200W～500W；刻蚀温度为50℃～100℃。
请参考图9，形成所述牺牲层231之后，进行退火处理，部分所述牺牲层231与所述第二区域II的第一初始功函数层220反应形成第一功函数层221。
所述退火处理能够使所述牺牲层231中的原子扩散进入所述第二区域II的第一初始功函数层220中，并与所述第一初始功函数层220原子成键，形成所述第一功函数层221。
本实施例中，所述牺牲层231的材料与所述初始牺牲层230的材料相同。所述牺牲层231的材料为非晶硅。在其他实施例中，所述牺牲层的材料为非晶锗、非晶硅锗、多晶硅、多晶锗或多晶硅锗。
本实施例中，所述牺牲层231的材料为非晶硅，所述第一初始功函数层220的材料为氮化钛，则所述第一功函数层221的材料为氮硅化钛。所述第一初始功函数层的材料为氮化钽，则所述第一功函数层的材料为氮硅化钽。
本实施例中，所述退火处理的工艺为尖峰退火。
如果退火温度过低，不利于使所述初始牺牲层230与所述第二区域II的第一初始功函数层220反应；如果退火温度过高，容易增加生产成本。具体的，本实施例中，所述退火处理的温度为800℃～1050℃。
本实施例中，所述第一功函数层221的厚度由所述第一初始功函数层220的厚度确定。具体的，所述第一功函数层221的厚度为10埃～50埃。
本实施例中，所述保护处理的步骤包括：在所述第二区域的第一初始功函数层上形成牺牲层；形成所述牺牲层之后，进行退火处理。所述保护处理的步骤对第一初始功函数层的损伤小，从而能够保证形成的第一功函数层的性能。
请参考图10，所述保护处理之后，去除所述第一区域I的第一初始功函数层220(如图9所示)，去除所述第一区域I的第一初始功函数层220的过程中，所述第一功函数层221的去除速率小于所述第一初始功函数层220的去除速率。
去除所述第一区域I的第一初始功函数层220的过程中，所述第一功函数层221的去除速率小于所述第一初始功函数层220的去除速率，则去除所述第一区域I的第一初始功函数层220的过程对第一功函数层221的损耗较小，从而不容易影响所述第一功函数层221的功函数。因此，所述形成方法能够改善所形成半导体结构的性能。
去除所述第一区域I的第一初始功函数层220的步骤包括：在所述牺牲层231上形成光刻胶222；以所述光刻胶222为掩膜对所述第一初始功函数层220进行刻蚀，去除所述第一区域I的第一初始功函数层220；去除所述第一区域I的第一初始功函数层220之后，去除所述光刻胶222。
对所述第一初始功函数层220进行刻蚀的工艺包括湿法刻蚀工艺。湿法刻蚀工艺不需要使用等离子体，不容易损伤所述第一区域I的衬底、栅介质层210和覆盖层，进而能够改善所形成半导体结构的性能。
对所述第一初始功函数层220进行刻蚀的工艺参数包括：刻蚀液包括刻蚀液为SC1溶液，SC1为NH4OH与H2O2的混合溶液，NH4OH的体积浓度为0.35％～0.45％，H2O2的体积浓度为14％～18％；刻蚀温度为20℃～80℃；或者，所述刻蚀液为SC2溶液，SC2溶液为H2O2和HCl的混合溶液，HCl的体积浓度为0.9％～1.1％，H2O2的体积浓度为1.3％～1.6％，刻蚀温度为25℃～90℃。
请参考图11，形成所述第一功函数层221之后，去除剩余的牺牲层231(如图10所示)。
本实施例中，去除所述第一区域I的第一初始功函数层220之后，去除剩余的牺牲层231。在其他实施例中，还可以在去除所述第一区域的第一初始功函数层之前，去除剩余的牺牲层。
去除剩余的牺牲层231的工艺包括湿法刻蚀工艺。湿法刻蚀工艺不需要使用等离子体，不容易损伤所述第一区域I的衬底、栅介质层210和覆盖层，进而能够改善所形成半导体结构的性能。
去除剩余的牺牲层231的工艺参数包括：刻蚀液包括：NH4OH溶液，NH4OH与水的体积比为：1:10～20:1；刻蚀温度为25℃～80℃，刻蚀时间为2min～100min。
需要说明的是，本实施例中，所述保护处理的步骤包括：在所述第二区域的第一初始功函数层上形成牺牲层；形成所述牺牲层之后，进行退火处理。所述退火处理能够使所述牺牲层中的原子扩散进入所述第二区域的第一初始功函数层中，并与所述第一初始功函数层原子成键，形成所述第一功函数层；所述保护处理的步骤对第一初始功函数层的损伤小，从而能够保证形成的第一功函数层的性能。
请参考图12，在所述第一区域I衬底和所述第一功函数层221上形成第二功函数层240。
所述第二功函数层240用于调节所形成的PMOS晶体管和NMOS晶体管的阈值电压。
本实施例中，所述第二功函数层240的材料为铝或钛铝。
本实施例中，形成所述第二功函数层240的工艺包括：有机化学气相沉积工艺或物理气相沉积工艺。
请参考图13，在所述第二功函数层240上形成栅极250。
所述栅极250的材料为金属，例如Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
本发明实施例还提供另一种半导体结构的形成方法。
本实施例中，所述半导体结构的形成方法与上一实施例的相同之处在此不做赘述，不同之处包括：
所述保护处理的步骤包括：对第二区域第一初始功函数层进行离子注入；所述离子注入之后，对所述第二区域的第一初始功函数层进行退火处理，形成第一功函数层。
需要说明的是，所述保护处理的步骤包括：对所述第二区域第一初始功函数层进行离子注入；所述离子注入之后，对所述第二区域的第一初始功函数层进行退火处理，形成第一功函数层。该保护处理的步骤能够简化工艺流程，能降低工艺成本。
所述离子注入注入的离子为硅离子、锗离子或碳离子中的一种或多种组合。
继续参考图9，本发明的实施例还提供一种半导体结构，包括：衬底，所述衬底包括相邻的第一区域I和第二区域II；位于所述第一区域I和第二区域II衬底上的介质层(图中未示出)，所述介质层中具有从第一区域I贯穿至所述第二区域II的开口，所述开口暴露出第一区域I和第二区域II衬底；位于所述第一区域I开口底部的第一初始功函数层220；位于所述第二区域II开口底部的第一功函数层221，所述第一功函数层221的材料与所述第一初始功函数层220的材料不相同。
所述第一初始功函数层220的材料为氮化钛或氮化钽，所述第一功函数层221的材料为氮硅化钛、氮硅化钽、氮碳化钛、氮碳化钽、氮锗化钛、氮锗化钽。
本实施例中，所述第一功函数层221上还具有牺牲层231。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括相邻的第一区域和第二区域；
在所述第一区域和第二区域衬底上形成介质层，所述介质层中具有从第一区域贯穿至所述第二区域的开口，所述开口暴露出第一区域和第二区域衬底；
在所述第一区域和第二区域开口底部形成第一初始功函数层；
对所述第二区域的第一初始功函数层进行保护处理以向所述第一初始功函数层掺杂掺杂离子，形成第一功函数层，所述第一功函数层包括掺杂离子，所述掺杂离子包括硅离子、锗离子或碳离子中的一种或多种组合；
去除所述第一区域的第一初始功函数层，去除所述第一区域的第一初始功函数层的过程中，所述第一功函数层的去除速率小于所述第一初始功函数层的去除速率。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护处理的步骤包括：在所述第二区域的第一初始功函数层上形成牺牲层；形成所述牺牲层之后，进行退火处理，部分所述牺牲层与所述第二区域的第一初始功函数层反应形成第一功函数层；所述退火处理之后，去除剩余的牺牲层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述第一区域的第一初始功函数层之后，去除剩余的牺牲层；
或者，去除所述第一区域的第一初始功函数层之前，去除剩余的牺牲层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括非晶硅、非晶锗、非晶硅锗、多晶硅、多晶锗或多晶硅锗。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤包括：在所述第一区域和第二区域的第一初始功函数层上形成初始牺牲层；去除所述第一区域的初始牺牲层，形成牺牲层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述初始牺牲层的工艺包括化学气相沉积工艺；
去除所述第一区域的初始牺牲层的工艺包括湿法刻蚀工艺或干法刻蚀工艺。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，所述牺牲层的厚度为30埃～100埃。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，去除剩余的牺牲层的工艺包括湿法刻蚀工艺；去除剩余的牺牲层的工艺参数包括：刻蚀液包括：NH4OH溶液，NH4OH与水的体积比为：1:10～20:1；刻蚀温度为25℃～80℃，刻蚀时间为2min～100min。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，所述退火处理的工艺包括尖峰退火，退火温度为800℃～1050℃。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护处理的步骤包括：对所述第二区域的第一初始功函数层进行离子注入；所述离子注入之后，对所述第二区域的第一初始功函数层进行退火处理，形成第一功函数层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述离子注入注入的离子包括硅离子、锗离子或碳离子中的一种或多种组合。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一功函数层的材料包括氮化钛、氮化钽、氧化钛、氧化钽、氮氧化钛或氮氧化钽。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第一区域第一初始功函数层的工艺包括湿法刻蚀工艺。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，去除所述第一区域的第一初始功函数层的工艺参数包括：刻蚀液为NH4OH与H2O2的混合溶液，NH4OH的体积浓度为0.35％～0.45％，H2O2的体积浓度为14％～18％；刻蚀温度为20℃～80℃；或者，所述刻蚀液为H2O2和HCl的混合溶液，HCl的体积浓度为0.9％～1.1％，H2O2的体积浓度为1.3％～1.6％，刻蚀温度为25℃～90℃。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一功函数层之前，还包括：在所述第一区域和第二区域开口底部形成栅介质层；在所述栅介质层上形成覆盖层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料包括高k介质材料；所述覆盖层的材料为氮化钽或氮化钛。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括：基底，以及分别位于所述第一区域和第二区域基底上的鳍部；所述介质层覆盖所述第一区域和第二区域鳍部顶部和侧壁，所述开口底部暴露出所述第一区域和第二区域鳍部部分顶部和侧壁表面。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述介质层和所述开口的步骤包括：形成横跨所述第一区域和第二区域鳍部的伪栅极结构，所述伪栅极结构覆盖所述第一区域和第二区域鳍部部分侧壁和顶部表面；在所述基底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；去除所述伪栅极结构，在所述介质层中形成开口。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第一区域衬底和第一功函数层上形成第二功函数层；在所述第二功函数层上形成栅极。
20.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域；
位于所述第一区域和第二区域衬底上的介质层，所述介质层中具有自所述第一区域贯穿至第二区域的开口，所述开口暴露出所述第一区域和第二区域衬底；
位于所述第一区域开口底部的第一初始功函数层；
位于所述第二区域开口底部的第一功函数层，所述第一功函数层由所述第一初始功函数层经保护处理而形成，所述第一功函数层包括掺杂离子，所述掺杂离子包括硅离子、锗离子或碳离子中的一种或多种组合。
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US7390709B2 (en) * 2004-09-08 2008-06-24 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
CN102738083B (zh) * 2011-04-06 2016-05-25 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法
KR102218547B1 (ko) * 2014-06-26 2021-02-22 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US9548372B2 (en) * 2015-01-29 2017-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable work function
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