JP4850458B2 - 半導体装置およびその製造方法 - Google Patents
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「インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト(International Electron Devices Meeting (IEDM) Technical Digest)」、2002年、p.433 「インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト(International Electron Devices Meeting (IEDM) Technical Digest)」、1999年、p.253
例えば上記のように、pMOSFET領域のゲート絶縁膜上に3層のゲート電極材料を形成し、nMOSFET領域のゲート絶縁膜上にpMOSFET領域の上側2層と同じ材質の2層のゲート電極材料を形成して、それを所定パターンにエッチング加工して金属ゲート電極を形成する場合には、各領域でエッチング終了までに要する時間に差が生じてくる。そのため、ゲート電極材料が薄く形成されているnMOSFET領域側のゲート絶縁膜の方がより長くエッチングに晒されるようになり、ゲート絶縁膜やさらにその下の半導体基板にまでエッチングダメージが入ってしまう場合があった。
まず、第1の実施の形態について説明する。
図1はCMOSFETの一例の要部断面模式図である。
図2は第1の実施の形態のゲート絶縁膜の形成工程の要部断面模式図である。
ゲート絶縁膜40の形成後は、四塩化チタン(TiCl4)とNH3を原料とした化学気相成長(Chemical Vapor Deposition,CVD)法により、図3に示すようにpMOSFET領域10aおよびnMOSFET領域20aに第1の金属層31として厚さ約10nmのTiN層を形成する。
第1の金属層31の形成後は、フォトリソグラフィ技術を用い、図4に示すようにpMOSFET領域10aにマスク膜41を形成する。そして、それを温度60℃の過酸化水素水(H2O2/H2O)に浸し、nMOSFET領域20aにある第1の金属層31を除去し、図4に示した状態を得る。その後、マスク膜41は除去する。
マスク膜41の除去後は、スパッタ法により、図5に示すようにpMOSFET領域10aおよびnMOSFET領域20aに第2の金属層32として厚さ約25nmの珪化タンタル(TaSi)層を形成する。このように、ここでは後述するエッチングレートを考慮し、第2の金属層32を第1の金属層31よりも厚く形成する。
第2の金属層32の形成後は、フォトリソグラフィ技術を用い、図6に示すようにnMOSFET領域20aにマスク膜42を形成する。その後、塩素(Cl2)/三フッ化窒素(NF3)/アルゴン(Ar)/酸素(O2)=40/40/140/16(sccm(=mL/min,0℃,101.3kPa))の条件で、第1の金属層31上にある第2の金属層32をドライエッチングし、図6に示した状態を得る。ドライエッチング後、マスク膜42は除去する。
マスク膜42の除去後は、低抵抗化のために、スパッタ法により、図7に示すようにpMOSFET領域10aおよびnMOSFET領域20aに第3の金属層33として厚さ約50nmのタングステン(W)層を形成する。
第3の金属層33の形成後は、図8に示すように、まず金属ゲート電極の形成領域にフォトリソグラフィ技術を用いてマスク膜43を形成する。そして、Cl2/NF3/Ar/O2=40/40/140/16(sccm)の条件で、第3の金属層33をドライエッチングする。例えばハーフピッチ(hp)が65nmの世代では、加工後の第3の金属層33の寸法(ゲート長)を約50nmとする。
第3の金属層33のエッチング後は、第1,第2の金属層31,32を、Cl2/四フッ化炭素(CF4)/N2=40/40/20(sccm)の条件で、同時にドライエッチングする。
まず、ゲート絶縁膜40をドライエッチングしてpMOSFET領域10aとnMOSFET領域20aにそれぞれゲート絶縁膜11,21を形成し、その後、マスク膜43を除去する。そして、pMOSFET領域10aに金属ゲート電極12をマスクにしてイオン注入を行い、ソース・ドレイン・エクステンション領域14を形成し、nMOSFET領域20aに金属ゲート電極22をマスクにしてイオン注入を行い、ソース・ドレイン・エクステンション領域24を形成する。
金属ゲート電極を備えたCMOSFETにおいては、その金属ゲート電極の抵抗がオン/オフ特性等の回路性能を決定する要素のひとつとなり、比抵抗の高い金属層を厚く形成した金属ゲート電極を用いると、回路性能は劣化する。金属ゲート電極を形成する際には、金属層の抵抗を考慮してpMOSFET側とnMOSFET側の厚さを設定することが望ましい。以下、金属ゲート電極に用いる金属層の抵抗を考慮した場合のCMOSFETの形成方法の一例について、図10から図18を参照して説明する。
まず、常法に従ってSTI50を形成してpMOSFET領域10bとnMOSFET領域20bとが画定されたSi基板51を熱酸化し、厚さ約0.5nmのSiO2膜を成長させる。
ゲート絶縁膜52の形成後は、六フッ化タングステン(WF6)を原料に用いたCVD法により、図11に示すようにpMOSFET領域10bおよびnMOSFET領域20bに第1の金属層53として厚さ約20nmのW層を形成する。
第1の金属層53の形成後は、フォトリソグラフィ技術を用い、図12に示すようにpMOSFET領域10bにマスク膜54を形成する。そして、CF4=100(sccm)の条件でドライエッチングし、nMOSFET領域20bにある第1の金属層53を除去し、図12に示した状態を得る。その後、マスク膜54は除去する。
マスク膜54の除去後は、スパッタ法により、図13に示すようにpMOSFET領域10bおよびnMOSFET領域20bに第2の金属層55として厚さ約10nmのTaSi層を形成する。このように、ここではW層とTaSi層の比抵抗および後述のエッチングレートを考慮し、第2の金属層55を第1の金属層53よりも薄く形成する。
第2の金属層55の形成後は、フォトリソグラフィ技術を用い、図14に示すようにnMOSFET領域20bにマスク膜56を形成する。その後、Cl2/CF4/N2=40/40/20(sccm)の条件で、第1の金属層53上にある第2の金属層55をドライエッチングし、図14に示した状態を得る。ドライエッチング後、マスク膜56は除去する。
マスク膜56の除去後は、低抵抗化のために、スパッタ法により、図15に示すようにpMOSFET領域10bおよびnMOSFET領域20bに第3の金属層57として厚さ約50nmの珪化タングステン(WSi)層を形成する。
第3の金属層57の形成後は、図16に示すように、まず金属ゲート電極の形成領域にフォトリソグラフィ技術を用いてマスク膜58を形成する。そして、Cl2/NF3/Ar/O2=40/40/140/16(sccm)の条件で、第3の金属層57をドライエッチングする。例えばhp65nmの世代では、加工後の第3の金属層57の寸法(ゲート長)を約50nmとする。
第3の金属層57のエッチング後は、第1,第2の金属層53,55を、Cl2/NF3/Ar/O2=40/40/140/16(sccm)の条件で、同時にドライエッチングする。
金属ゲート電極59,60の形成後は、まず、ゲート絶縁膜52をドライエッチングしてpMOSFET領域10bとnMOSFET領域20bにそれぞれゲート絶縁膜61,62を形成する。その後、図17に示したマスク膜58は除去する。
仕事関数の異なる金属層を有する金属ゲート電極を備えた複数のトランジスタを有し、
前記複数のトランジスタの前記金属ゲート電極が有する前記仕事関数の異なる金属層のうち所定のエッチング条件におけるエッチングレートの低い金属層が、前記所定のエッチング条件におけるエッチングレートの高い金属層よりも薄く形成されていることを特徴とする半導体装置。
(付記4) 前記pチャネル型MOSFETと前記nチャネル型MOSFETのゲート絶縁膜は、組成に少なくなくともハフニウムと酸素を含むことを特徴とする付記3記載の半導体装置。
仕事関数の異なる金属層を有する金属ゲート電極を備えた複数のトランジスタを有し、
前記複数のトランジスタの前記金属ゲート電極が有する前記金属層のうち比抵抗の高い金属層が、比抵抗の低い金属層よりも薄く形成されていることを特徴とする半導体装置。
(付記8) 前記pチャネル型MOSFETと前記nチャネル型MOSFETのゲート絶縁膜は、組成に少なくなくともハフニウムと酸素を含むことを特徴とする付記7記載の半導体装置。
半導体基板上の異なるトランジスタの形成領域にそれぞれゲート絶縁膜を介して仕事関数および厚さの異なる金属層を形成する工程と、
前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程において用いられるエッチング条件でエッチングレートが低い金属層を、前記エッチング条件でエッチングレートが高い金属層よりも薄く形成することを特徴とする付記9記載の半導体装置の製造方法。
前記仕事関数および厚さの異なる金属層のうち薄い金属層のエッチングレートが、より厚い金属層のエッチングレートよりも低くなる条件でエッチングすることを特徴とする付記9記載の半導体装置の製造方法。
前記仕事関数および厚さの異なる金属層のうち比抵抗の高い金属層を比抵抗の低い金属層よりも薄く形成し、
前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程においては、
前記比抵抗の高い金属層のエッチングレートが、前記比抵抗の低い金属層のエッチングレートよりも低くなる条件でエッチングすることを特徴とする付記9記載の半導体装置の製造方法。
2,51 Si基板
3,50 STI
10 第1のMOSFET
10a,10b pMOSFET領域
11,21,40,52,61,62 ゲート絶縁膜
12,22,59,60 金属ゲート電極
13,23,65,66 側壁絶縁膜
14,24,63,64 ソース・ドレイン・エクステンション領域
15,25,67,68 ソース・ドレイン領域
20 第2のMOSFET
20a,20b nMOSFET領域
31,53 第1の金属層
32,55 第2の金属層
33,57 第3の金属層
41,42,43,54,56,58 マスク膜
Claims (2)
- 金属ゲート電極を備えた半導体装置において、
仕事関数の異なる金属層をそれぞれ有する金属ゲート電極を備えた複数のトランジスタを有し、
前記複数のトランジスタのそれぞれの前記金属ゲート電極が有する、前記仕事関数の異なる金属層のうち、所定のエッチング条件におけるエッチングレートの低い金属層が、前記所定のエッチング条件におけるエッチングレートの高い金属層よりも薄く形成されており、
前記所定のエッチング条件におけるエッチングレートの高い金属層が、前記所定のエッチング条件におけるエッチングレートの低い金属層よりも比抵抗が低いことを特徴とする半導体装置。 - 金属ゲート電極を備えた半導体装置の製造方法において、
半導体基板上の異なるトランジスタの形成領域にそれぞれ、ゲート絶縁膜を介して、仕事関数および厚さの異なる金属層を形成する第1の工程と、
前記仕事関数および厚さの異なる金属層を、同時またはほぼ同時にエッチングが終了するエッチング条件で同時にエッチングする第2の工程と、
を有し、
前記第1の工程では、前記仕事関数および厚さの異なる金属層のうち、前記第2の工程で用いられる前記エッチング条件でのエッチングレートの低い金属層が、前記エッチング条件でのエッチングレートの高い金属層よりも薄く形成され、
前記エッチング条件でのエッチングレートの高い金属層が、前記エッチング条件でのエッチングレートの低い金属層よりも比抵抗が低いことを特徴とする半導体装置の製造方法。
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