TWI492367B - Ｃｍｏｓ半導體裝置之製造方法 - Google Patents

Ｃｍｏｓ半導體裝置之製造方法 Download PDF

Info

Publication number
TWI492367B
TWI492367B TW097144308A TW97144308A TWI492367B TW I492367 B TWI492367 B TW I492367B TW 097144308 A TW097144308 A TW 097144308A TW 97144308 A TW97144308 A TW 97144308A TW I492367 B TWI492367 B TW I492367B
Authority
TW
Taiwan
Prior art keywords
layer
type mosfet
forming
metal
semiconductor device
Prior art date
Application number
TW097144308A
Other languages
English (en)
Other versions
TW200935589A (en
Inventor
Nobuyuki Mise
Takahisa Eimori
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW200935589A publication Critical patent/TW200935589A/zh
Application granted granted Critical
Publication of TWI492367B publication Critical patent/TWI492367B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

CMOS半導體裝置之製造方法
本發明有關於CMOS半導體裝置之製造方法，特別有關於閘電極使用high-k材料之CMOS半導體裝置之製造方法。
近年來在CMOS半導體裝置，隨著微細化之進展使由SiON或SiO2 構成之閘絕緣層薄膜化，但是由於隧道效應(tunneling)，穿越閘絕緣層之洩漏電流會成為問題。
對於此點，經由在閘絕緣層使用鉿等之high-k材料(高介電係數材料)，使閘絕緣層成為一定之膜厚而可以防止洩漏電流之發生。另外，在閘電極使用high-k材料之情況時，在與矽閘電極之界面，因為會發生費米能階制釘札(Fermi-level pinning)，所以使用鎳矽化物等之金屬代替多晶矽作為閘電極材料。
例如，在閘絕緣層使用high-k材料之情況時，在p通道MOSFET之金屬閘電極使用NiSi，在n通道MOSFET之金屬閘電極使用Ni2 Si。
[專利文獻1]日本專利特開2002-359295號公報
在CMOS半導體裝置，為能控制p通道MOSFET和n通道MOSFET之臨限電壓，需要以高精確度控制閘長度Lg。例如在閘長度Lg為20nm之情況時，可容許之閘長度之粗度LWR(Line Width Roughness)為5%左右，成為大約1nm。
但是，對於例如NiSi和Ni2 Si之材料不同之閘電極，不能在同一蝕刻步驟，亦即不能使用1種之蝕刻氣體、以1次之蝕刻步驟進行高精確度之加工，且通常，電極之側壁會成為傾斜狀。
另外一方面，當以個別之蝕刻步驟對材料互異之2個閘電極進行加工之情況時，在閘長度Lg為20nm之微細構造，不能達成蝕刻遮罩之遮罩對準。
因此，本發明之目的是提供在使用有high-k材料之CMOS半導體裝置中，以高精確度控制閘長度之CMOS半導體裝置及其製造方法。
因此，本發明是一種CMOS半導體裝置，其係包含有n型MOSFET和p型MOSFET者，其中：n型MOSFET之閘電極具有由high-k材料構成之第1絕緣層，和被設在第1絕緣層之上由金屬材料構成之第1金屬層；p型MOSFET之閘電極具有由high-k材料構成之第2絕緣層，和被設在第2絕緣層之上由金屬材料構成之第2金屬層；以及第1絕緣層和第2絕緣層由不同之high-k材料構成，第1金屬層和第2金屬層由相同之金屬材料構成。
另外，本發明是一種CMOS半導體裝置之製造方法，該CMOS半導體裝置包含有n型MOSFET和p型MOSFET，而該製造方法包含有：準備規定有n型MOSFET形成區域和p型MOSFET形成區域之半導體基板之步驟；在半導體基板上依序形成high-k材料層、第1帽蓋層、和第1金屬層之步驟；除去p型MOSFET形成區域以外之第1帽蓋層和第1金屬層之步驟；在半導體基板上依序形成第2帽蓋層和第2金屬層之步驟；除去n型MOSFET形成區域以外之第2金屬層之步驟；使用第1金屬層和第2金屬層作為遮罩，除去n型MOSFET形成區域和p型MOSFET形成區域間之第2帽蓋層之步驟；除去第1金屬層和第2金屬層之步驟；在半導體基板上形成閘金屬材料層之步驟；以及在同一蝕刻步驟對閘金屬材料層進行蝕刻，用來形成n型MOSFET和p型MOSFET之各個閘電極之閘金屬層之步驟。
在本發明之CMOS半導體裝置中，可以高精確度進行臨限電壓之控制。
另外，在本發明之CMOS半導體裝置之製造方法中，因為以同一蝕刻步驟形成n型MOSFET和p型MOSFET之各個閘電極之閘金屬層，所以能夠以高精確度對閘電極進行加工。
以下參照圖式用來說明本發明之較佳實施形態。另外，在以下之說明中適當地使用「上」、「下」、「左」、「右」和包含該等用語之名稱，但是該等之方向只用來藉由參照圖式而容易理解本發明，使實施形態上下反轉或在任意之方向旋轉之形態當然亦被包含在本案之技術範圍內。
實施形態1.
圖1是以符號100表示全體之本實施形態1之CMOS半導體裝置(互補型半導體裝置)之剖面圖。
CMOS半導體裝置100包含有n型MOSFET 101和p型MOSFET 102。
CMOS半導體裝置100包含有例如由矽構成之半導體基板105。在半導體基板105設有n型井區域110和p型井區域120。在n型井區域110和p型井區域120之間，例如利用由氧化矽構成之層間絕緣層130而互相絕緣。
在n型井區域110設有源極/汲極區域111。在被源極/汲極區域111包夾之通道區域之上設有閘電極10。閘電極10包含有閘絕緣層11、帽蓋層12和設在其上之閘金屬層13、14。閘絕緣層11由例如HfLaO或HfMgO之High-k材料構成，帽蓋層12由例如MgO或LaO構成。另外，閘金屬層13由高耐熱性之中間隙材料例如TiN、TaN、TaSiN、NiSi、PtSi或CoSi2 構成，閘金屬層14由例如低電阻材料W構成。
另外一方面，在p型井區域120設有源極/汲極區域121。在被源極/汲極區域121包夾之通道區域之上設有閘電極20。閘電極20包含有閘絕緣層21、帽蓋層22和設在其上之閘金屬層23、24。閘絕緣層21由例如HfAlO之High-k材料構成，帽蓋層22由例如A10構成。另外，閘金屬層23、24由與n型MOSFET 101之閘金屬層13、14相同之金屬材料構成。
在此種之CMOS半導體裝置100中，可以高精確度進行閘電極之加工，可以容易而且正確地進行臨限電壓之控制。閘長度Lg之粗度LWR可以成為5%以下。
CMOS半導體裝置100之具體之閘構造例如成為，
n型MOSFET：W/TiN/MgO(或LaO)/HfSiON/Si基板
p型MOSFET：W/TiN/AlO/HfSiON/Si基板。
參照圖1A~圖1K，同時並說明本實施形態1之CMOS半導體裝置100之製造方法。圖中之與圖1相同之符號表示相同或相當之部分。此種製造方法包含以下之步驟1~步驟9。
步驟1：如圖1A所示，準備由矽構成之半導體基板105。如圖1A所記載之方式，左側為n型MOSFET 101之形成區域，右側為p型MOSFET 102之形成區域。另外，在圖1B以後將半導體基板105省略。
然後，在半導體基板105上形成膜厚為1nm以下之氧化矽膜(未圖示)之後，在其上形成絕緣層1。絕緣層1由例如HfSiON之High-k(高介電係數)材料構成。絕緣層1利用ALD法、MOCVD法或濺散(sputter)法形成。亦可以依照需要，在形成步驟之途中或最後進行氮化處理或熱處理。
在絕緣層1之上形成由Al2 O3 構成之帽蓋層22。帽蓋層22之膜厚為大約1nm，利用ALD法、MOCVD法或濺散法等而製作，亦可以依照需要，進行熱處理步驟。
在帽蓋層22之上形成膜厚為10nm左右之第1 TiN層31，然後，形成膜厚為10nm左右之SiN層33。該等之形成使用例如濺散法或CVD法進行。
步驟2：如圖1B所示，使用例如光阻劑(未圖示)作為蝕刻遮罩而進行乾式蝕刻，用來除去nMOSFET形成區域之SiN層33。其次，除去抗蝕劑遮罩，使用SiN層33作為蝕刻遮罩，以使用有H2 O2 之濕式蝕刻除去第1 TiN層31、帽蓋層22。在該步驟絕緣層1大多不會受損。
然後，使用例如ALD法、MOCVD法或濺散法形成由MgO或LaO構成之帽蓋層12。帽蓋層12之膜厚為1nm左右，但是不一定要成為與pMOSFET形成區域之帽蓋層22相同之膜厚。
另外，在帽蓋層12、22上亦可以更形成HfO層。在此種情況，在n型MOSFET，閘絕緣層成為HfO/MgO/HfSiON，在p型MOSFET，閘絕緣層成為HfO/AlO/HfSiON。
步驟3：如圖1C所示，使用例如濺散法或CVD法形成膜厚為10nm左右之第2TiN層32。
另外，第1、第2 TiN層31、32為製造步驟所必要者，但是為在最終製品未殘留之層。因此，最好使用容易形成、高選擇比、而且容易除去之材料。例如，除了TiN外亦可以使用多結晶Si。
步驟4：如圖1D所示，利用例如濺散法或CVD法形成膜厚為10nm左右之SiN層34。然後，在nMOSFET形成區域形成抗蝕劑遮罩36。
步驟5：如圖1E所示，使用抗蝕劑遮罩36作為蝕刻遮罩，並選擇性地蝕刻SiN層34。蝕刻至第2TiN層32之上停止。
步驟6：如圖1F所示，利用電漿灰化等選擇性地除去抗蝕劑遮罩36。
步驟7：如圖1G所示，使用SiN層34作為蝕刻遮罩，選擇性地除去第2 TiN層32。
步驟8：如圖1H所示，使用濕式蝕刻除去SiN層33、34和露出之帽蓋層12。
步驟9：如圖1I所示，以使用例如H2 O2 之濕式蝕刻，選擇性地除去第1、第2 TiN層31、32。
步驟10：如圖1J所示，使用例如濺散法形成由高耐熱性之中間隙材料構成，膜厚為30nm以下之TaN層3。中間隙材料亦可以使用TiN代替TaN。
然後，在TaN層3之上使用例如濺散法形成低電阻之鎢層4。膜厚為例如50nm。
步驟11：最後如圖1K所示，使用由例如SiN構成之硬遮罩(未圖示)作為蝕刻遮罩，對鎢層4、TaN層3、帽蓋層12、22和絕緣層1進行蝕刻，用來形成n型MOSFET之閘電極10和p型MOSFET之閘電極20。
利用以上之步驟形成圖1K所示之CMOS半導體裝置100。
另外，在此處雖尚未說明，井區域、層間絕緣層、源極/汲極區域之形成係利用與先前技術之CMOS半導體裝置之製造步驟相同之步驟進行。
如上述之方式，在本實施形態1之CMOS半導體裝置100之製造步驟中，nMOSFET和pMOSFET之閘電極之金屬層(在此處為鎢層4和TaN層)由相同之材料形成，所以可以在相同之蝕刻步驟(在此處為步驟11)進行蝕刻。因此，例如閘長度為20nm左右之微細閘電極之蝕刻亦可以高精確度進行。
亦即，在本實施形態1之製造方法中，因為n型MOSFET和p型MOSFET用之閘金屬層之材料相同，所以當與其他材料同時進行之蝕刻比較時，可以提高控制效率。
例如，當閘金屬層之材料互不相同時，蝕刻形狀成為不同，或者與下層之絕緣層(High-k材料)之選擇比變低。當蝕刻形狀成為不同時，在n型MOSFET和p型MOSFET之間，閘長度或通道長度成為不同。另外，當選擇比變低時，會造成半導體基板105亦被蝕刻。
另外，因為最後形成閘電極之金屬，直接形成在HfSiON等之High-k材料(絕緣層)上，所以在蝕刻步驟不會使STI等之元件隔離區域之一部分被蝕刻。因此，可以獲得良好之元件隔離特性。
實施形態2.
圖2A~圖2C表示本實施形態2之CMOS半導體裝置之製造方法。
在該製造方法中，進行與實施形態1所示之圖1A~圖1F同樣之步驟，而獲得圖2A之構造。
其次，如圖2B所示。利用使用SiN層34作為蝕刻遮罩之選擇蝕刻，而對第2 TiN層32和帽蓋層12進行蝕刻。
然後，使用例如CVD法或濺散法，在全面形成鎢層4。
其次，如圖2C所示，使用例如由SiN構成之硬遮罩(未圖示)作為蝕刻遮罩，對鎢層4、TiN層31、33進行蝕刻，而形成n型MOSFET和p型MOSFET之閘電極。
利用以上之步驟形成圖2C所示之CMOS半導體裝置150。
實施形態3.
圖3A~圖3H表示本實施形態3之CMOS半導體裝置之製造方法。該製造方法包含有以下之步驟1~8。本製造方法是在實施形態1之圖1A~圖1K所示之製造方法中，未形成SiN層33、34之方法。圖中之與圖1A~圖1K相同之符號表示相同或相當之部分。
步驟1：如圖3A所示，在半導體基板105(圖3B以後省略)之上，製作例如由HfSiON構成之絕緣層1、帽蓋層12、22和TiN層31、32。該等之層之製作，除了SiN層33之形成步驟外，利用與圖1A~圖1C所記載之步驟大致相同之步驟進行製作。
步驟2：如圖3B所示，在nMOSFET形成區域形成光阻劑之抗蝕劑遮罩36。
步驟3：如圖3C所示，使用抗蝕劑遮罩36作為蝕刻遮罩，以使用有例如H2 O2 之濕式蝕刻，選擇性地除去TiN層32。
步驟4：如圖3D所示，利用灰化法除去抗蝕劑遮罩36。在該步驟使帽蓋層12之表面曝露到灰化環境。
步驟5：如圖3E所示，以使用TiN層31、32作為蝕刻遮罩之濕式蝕刻，除去絕緣層1上之帽蓋層12。
步驟6：如圖3F所示，選擇性地除去TiN層31、32。
步驟7：如圖3G所示，使用例如濺散法形成膜厚30nm以下之TaN層3。亦可以使用TiN代替TaN。然後，在TaN層3之上，使用例如濺散法形成低電阻之鎢層4。膜厚為例如50nm。
步驟8：最後，如圖3H所示，使用由例如SiN構成之硬遮罩(未圖示)作為蝕刻遮罩，對鎢層4、TaN層3和帽蓋層12、22進行蝕刻，而形成n型 MOSFET之閘電極10、p型MOSFET之閘電極20。
在此種製造方法中，因為未形成SiN層，所以可以使製造步驟簡化。另外一方面，在步驟4(圖3D)使帽蓋層12之表面曝露到灰化環境。因此，此種製造方法最好使用在裝置特性不會受到灰化步驟影響之情況。
實施形態4.
圖4A~圖4H表示本實施形態4之CMOS半導體裝置之製造方法。該製造方法包含有以下之步驟1~8。圖中之與圖1A~圖1K相同之符號表示相同或相當之部分。
步驟1：如圖4A所示，在半導體基板(未圖示)之上，在形成例如由HfSiON構成之絕緣層1之後，利用CVD法等形成非晶形矽層40。
步驟2：如圖4B所示，在n型MOSFET形成區域形成光阻層51。其次，以使用光阻層51作為植入遮罩之離子植入，對p型MOSFET形成區域之非晶形矽層40植入Al離子41。
步驟3：如圖4C所示，在除去光阻層51之後，交換地在p型MOSFET形成區域形成光阻層52。其次，以使用光阻層52作為植入遮罩之離子植入，對n型MOSFET形成區域之非晶形矽層40植入Mg離子42。
步驟4：如圖4D所示，除去光阻層52。對非晶形矽層40之n型MOSFET形成區域植入Mg離子，另外一方面，在p型MOSFET形成區域成為被植入有Al離子之狀態。
步驟5：如圖4E所示，進行熱處理，使Mg和Al偏析在非晶形矽層40之上部和下部。熱處理使用例如RTA法，以處理溫度600℃，處理時間30秒進行。其結果如圖4E所示，在n型MOSFET形成區域之非晶形矽層40之上下形成Mg偏析層45、46，在p型MOSFET形成區域之非晶形矽層40之上下形成Al偏析層43、44。
步驟6：如圖4F所示，以使用有例如KOH水溶液之濕式蝕刻，除去Mg偏析層46、Al偏析層44和非晶形矽層40。
步驟7：如圖4G所示，利用使用有氧電漿之電漿氧化，而使Mg偏析層45、Al偏析層43氧化，並形成由MgO構成之帽蓋層12，和由AlO構成之帽蓋層22。
步驟8：如圖4H所示，依序形成TaN層3、鎢層4。
最後，利用與實施形態1之步驟11(圖1K)同樣之步驟，同時對TaN層3、鎢層4進行蝕刻，然後，蝕刻帽蓋層12、22、絕緣層1，而形成閘電極。
圖5A~圖5C是本實施形態4之另一CMOS半導體裝置之製造方法。
在該製造方法中，在進行上述之步驟5(圖4E)之後，只蝕刻非晶形矽層40上之Mg偏析層46和Al偏析層44，而使非晶形矽層40殘留。
然後，如圖5B所示，使用例如抗蝕劑遮罩(未圖示)同時蝕刻n型MOSFET形成區域和p型MOSFET形成區域之非晶形矽層40。更蝕刻Mg偏析層44、Al偏析層43和絕緣層1，而形成閘電極。
最後，使用FUSI閘製作步驟，使非晶形矽和鎳產生反應，而形成由NiSi構成之閘金屬48。
依照此種方式，在本實施形態4之製造方法中，因為對非晶形矽層進行蝕刻，而同時形成n型MOSFET形成區域和p型MOSFET形成區域之閘電極，所以成為可以進行高精確度之加工。
實施形態5.
圖6A~圖6H表示本實施形態5之CMOS半導體裝置之製造方法。該製造方法包含有以下之步驟1~8。圖中之與圖1A~圖1K相同之符號表示相同或相當之部分。
步驟1：如圖6A所示，在半導體基板(未圖示)之上，形成例如由HfSiON構成之絕緣層1之後，利用CVD法等形成非晶形矽層60。
步驟2：如圖6B所示，在n型MOSFET形成區域形成TEOS(或SiN)層55。其次，利用濺散法或CVD法形成A1層43、非晶形矽層61。
步驟3：如圖6C所示，進行熱處理，使A1擴散，在多晶矽層63之表面和絕緣層1上形成A1層43。另外，在熱處理步驟，非晶形矽層61成為多晶矽層63。
步驟4：如圖6D所示，除去多晶矽層63和A1層43，而使A1層43只殘留在p型MOSFET形成區域之絕緣層1之上。
步驟5：如圖6E所示，除去TEOS層55。然後，在p型MOSFET形成區域形成TEOS層56。其次，利用濺散法或CVD法形成Mg層44和非晶形矽層64。
步驟6：如圖6F所示，進行熱處理，使Mg擴散，在多晶矽層65之表面和絕緣層1上形成Mg層44。另外，在熱處理步驟，非晶形矽層64成為多晶矽層65。
步驟7：如圖6G所示，除去多晶矽層62之上之層。利用此種方式，使絕緣層1、形成在絕緣層1之n型MOSFET形成區域之Mg層44、和形成在絕緣層1之p型MOSFET形成區域之A1層43殘留。然後，使用有氧電漿進行電漿氧化，而形成由MgO構成之帽蓋層12、和由A10構成之帽蓋層22。
步驟8：如圖6H所示，依序形成TaN層3和鎢層4。
最後，利用與實施形態1之步驟11(圖1K)同樣之步驟，同時對TaN層3、鎢層4進行蝕刻，然後，蝕刻帽蓋層12、22、絕緣層1，而形成閘電極。
依照此種方式，在本實施形態5之製造方法中，因為同時形成n型MOSFET形成區域和p型MOSFET形成區域之閘電極，所以成為可以進行高精確度之加工。
實施形態6.
圖7A~圖7F表示本實施形態6之CMOS半導體裝置之製造方法。該製造方法包含有以下之步驟1~6。圖中之與圖1A~圖1K相同之符號表示相同或相當之部分。
步驟1：如圖7A所示，在由例如矽構成之半導體基板(未圖示)之上，疊層HfSiON等之介電體和多晶矽。然後，同時對該等進行蝕刻，在n型MOSFET形成區域和p型MOSFET形成區域分別製作由絕緣層1和多晶矽層70構成之閘電極。
雙方之閘電極之閘金屬因為均由多晶矽層70構成，所以可以利用1次之蝕刻進行高精確度之加工。例如，閘電極之閘長度為20μm左右。
步驟2：如圖7B所示，使用例如CVD法在全面形成氧化矽層。然後，使用CMP法使上面平坦化，而形成層間絕緣層71。
步驟3：如圖7C所示，在p型MOSFET形成區域形成遮罩72(在圖7C未圖示)，選擇性地除去n型MOSFET形成區域之多晶矽層70。
步驟4：如圖7D所示，從遮罩72之上起，依序形成例如由MgO構成之帽蓋層73、TaSiN層74和鎢層75。在該等之層之形成時，利用例如ALD法、MOCVD法等而形成。
步驟5：如圖7E所示，從上部起蝕刻帽蓋層73、TaSiN層74和鎢層75。然後，在n型MOSFET之上形成遮罩(未圖示)，選擇性地蝕刻p型MOSFET之多晶矽層70。然後，形成由AlO構成之帽蓋層76、Pt層77和鎢層75。
步驟6：如圖7F所示，在使用CMP法進行平坦化之後，除去層間絕緣層71，並在n型MOSFET形成區域和p型MOSFET形成區域形成閘電極(替換閘)。
經由使用此種製造方法，亦可以選擇低耐熱性金屬材料作為閘金屬材料，可以使材料選擇之範圍變大。
另外，在只利用high-k材料之選擇不足以控制臨限電壓之情況時，可以選擇閘金屬之材料，而進行臨限電壓之調整。
實施形態7.
在上述實施形態1~6中，如圖9所示，於n型MOSFET之閘電極和p型MOSFET之閘電極，在絕緣層使用由例如HfSiON構成之共同High-k材料，在帽蓋層使用由例如LaO或MgO構成之nCap，和由例如AlO構成之pCap之不同材料。利用此種方式，進行臨限電壓之正確控制。
另外，形成在帽蓋層之上之金屬層(Metal)在雙方之閘電極使用相同之材料。
與此相對地，在n型MOSFET和p型MOSFET之雙方之閘電極，亦可以只有金屬層(Metal)相同，使絕緣層成為不同(nHigh-k和pHigh-k)。
例如，在製作如圖9所示之構造時，利用製造步驟之熱處理等使共同High-k材料構成之絕緣層和其上之帽蓋層進行反應，會有最後之構造成為如圖8所示之情況。
具體而言，閘電極成為
n型MOSFET：W/TiN/HfMgO/Si基板
p型MOSFET：W/TiN/HfAlO/Si基板
之堆疊構造。
與圖9之構造之不同點在於閘絕緣層為二層構造或一層構造。
另外，其他之具體例是閘電極亦可以成為以
n型MOSFET：W/TiN/MgO/AlO/HfSiON/Si基板
p型MOSFET：W/TiN/AlO/MgO/HfSiON/Si基板
之方式，使帽蓋層成為2層構造。AlO和MgO之上下可以互換。
另外，亦可以只在n型MOSFET或p型MOSFET之任一方，插入追加之帽蓋層。在此種情況，閘電極成為例如，
n型MOSFET：W/TiN/MgO/HfSiON/Si基板
p型MOSFET：W/TiN/　/HfSiON/Si基板
之堆疊構造。
另外，亦可以
n型MOSFET：W/TiN/HfSiON/MgO/SiO2 (SiON)/Si基板
p型MOSFET：W/TiN/HfSiON/AlO/SiO2 (SiON)/Si基板
之方式，在Si基板上設置SiO2 或SiON，在其上設置帽蓋層，更在其上設置由HfSiON等之high-k材料構成之絕緣層。
依照此種方式經由使絕緣層和帽蓋層之上下關係成為相反，可以將由MgO或AlO構成之帽蓋層配置於接近Si基板之位置。其結果是可以更容易地進行臨限電壓之控制。
實施形態8.
如圖10A所示，亦可以在閘金屬也為多晶矽之狀態，在進行閘電極之蝕刻後，使多晶矽和Ni或Pt進行反應，而最後構造則成為如圖10B所示。
亦即，在閘電極之蝕刻步驟，假如n型MOSFET和p型MOSFET之雙方之閘電極之閘金屬相同時，該等之閘電極可以1次之蝕刻步驟同時形成，而可以成為非常高精確度之蝕刻加工則為本發明之特徵。
因此，如圖10A、圖10B所示，亦可以在閘金屬之蝕刻後，使n型MOSFET和p型MOSFET之閘金屬之材料成為不同。
具體而言，
例如，閘電極之蝕刻時之堆疊為
n型MOSFET：Poly-Si/MgO/HfSiO/Si基板
p型MOSFET：Poly-Si/AlO/HfSiO/Si基板
最終構造之堆疊為
n型MOSFET：FUSI/NiSi/MgO/HfSiO/Si基板
p型MOSFET：FUSI-PtSi/AlO/HfSiO/Si基板。
另外，在本實施形態中，主要地說明閘電極構造，而源極/汲極等之其他構造則與圖1所示之CMOS半導體裝置100相同。另外，亦可以依照需要形成HALO層或延伸層。
實施形態9.
圖11是本實施形態9之CMOS半導體裝置之概略圖。
在該CMOSFET，n型CMOSFET之閘電極使用
n型MOSFET1：Poly-Si/TiN/LaO/HfSiO/Si基板
n型MOSFET2：Poly-Si/TiN/　HfSiO/Si基板
n型MOSFET3：Poly-Si/TiN/AlO/HfSiO/Si基板
之3種構造。另外，在圖11中，在Si基板之表面記載有SiO2 膜，但是亦可以沒有。
在n型MOSFET1~3，當與閘絕緣層只有SiO2 之構造比較時，臨限電壓(Vth)偏移+0.2V(MOSFET1)、+0.5V(MOSFET2)和+0.8V(MOSFET3)。
另外一方面，在p型CMOSFET之閘電極使用
p型MOSFET1：Poly-Si/TiN/LaO/HfSiO/Si基板
p型MOSFET2：Poly-Si/TiN/　HfSiO/Si基板
p型MOSFET3：Poly-Si/TiN/AlO/HfSiO/Si基板
之3種構造。
在p型MOSFET1~3，當與閘絕緣層只有SiO2 之構造比較時，臨限電壓(Vth)偏移-0.2V(MOSFET1)、-0.5V(MOSFET2)和-0.8V(MOSFET3)。
該等之閘電極由於均為相同之閘金屬材料，所以可以利用1次之蝕刻步驟製作，可以成為高加工精確度之閘電極。
另外，臨限電壓偏移量不同之閘電極在n型、p型MOSFET可以分別各形成3種。因此，經由組合該6種之閘電極，可以製作包含不同臨限電壓之多個MOSFET之集積型CMOS半導體裝置。
1．．．絕緣層
3．．．TaN層
4．．．鎢層
10、20．．．閘電極
11、21．．．閘絕緣層
12、22．．．帽蓋層
13、14、23、24．．．閘金屬層
31．．．第1 TiN層
32．．．第2 TiN層
33、34．．．SiN層
36．．．抗蝕劑遮罩
40．．．非晶形矽層
41、42．．．離子
43．．．Al(偏析)層
44．．．Al(偏析)層；Mg(偏析)層
45、46．．．Mg偏析層
48．．．閘金屬
51、52．．．光阻層
55、56．．．TEOS層
60、61、64．．．非晶形矽層
62、63、65、70．．．多晶矽層
71．．．層間絕緣層
72．．．遮罩
73．．．帽蓋層
74．．．TaSiN層
75．．．鎢層
76．．．帽蓋層
77‧‧‧Pt層
100、150‧‧‧CMOS半導體裝置
101‧‧‧n型MOSFET
102‧‧‧p型MOSFET
105‧‧‧半導體基板
110‧‧‧n型井區域
111、121‧‧‧源極/汲極區域
120‧‧‧p型井區域
130‧‧‧層間絕緣層
圖1是本發明之實施形態1之CMOS半導體裝置之剖面圖。
圖1A是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖1B是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖1C是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖1D是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖1E是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖1F是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖1G是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖1H是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖1I是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖1J是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖1K是本發明之實施形態1之CMOS半導體裝置之製造步驟之剖面圖。
圖2A是本發明之實施形態2之CMOS半導體裝置之製造步驟之剖面圖。
圖2B是本發明之實施形態2之CMOS半導體裝置之製造步驟之剖面圖。
圖2C是本發明之實施形態2之CMOS半導體裝置之製造步驟之剖面圖。
圖3A是本發明之實施形態3之CMOS半導體裝置之製造步驟之剖面圖。
圖3B是本發明之實施形態3之CMOS半導體裝置之製造步驟之剖面圖。
圖3C是本發明之實施形態3之CMOS半導體裝置之製造步驟之剖面圖。
圖3D是本發明之實施形態3之CMOS半導體裝置之製造步驟之剖面圖。
圖3E是本發明之實施形態3之CMOS半導體裝置之製造步驟之剖面圖。
圖3F是本發明之實施形態3之CMOS半導體裝置之製造步驟之剖面圖。
圖3G是本發明之實施形態3之CMOS半導體裝置之製造步驟之剖面圖。
圖3H是本發明之實施形態3之CMOS半導體裝置之製造步驟之剖面圖。
圖4A是本發明之實施形態4之CMOS半導體裝置之製造步驟之剖面圖。
圖4B是本發明之實施形態4之CMOS半導體裝置之製造步驟之剖面圖。
圖4C是本發明之實施形態4之CMOS半導體裝置之製造步驟之剖面圖。
圖4D是本發明之實施形態4之CMOS半導體裝置之製造步驟之剖面圖。
圖4E是本發明之實施形態4之CMOS半導體裝置之製造步驟之剖面圖。
圖4F是本發明之實施形態4之CMOS半導體裝置之製造步驟之剖面圖。
圖4G是本發明之實施形態4之CMOS半導體裝置之製造步驟之剖面圖。
圖4H是本發明之實施形態4之CMOS半導體裝置之製造步驟之剖面圖。
圖5A是本發明之實施形態4之另一CMOS半導體裝置之製造步驟之剖面圖。
圖5B是本發明之實施形態4之另一CMOS半導體裝置之製造步驟之剖面圖。
圖5C是本發明之實施形態4之另一CMOS半導體裝置之製造步驟之剖面圖。
圖6A是本發明之實施形態5之CMOS半導體裝置之製造步驟之剖面圖。
圖6B是本發明之實施形態5之CMOS半導體裝置之製造步驟之剖面圖。
圖6C是本發明之實施形態5之CMOS半導體裝置之製造步驟之剖面圖。
圖6D是本發明之實施形態5之CMOS半導體裝置之製造步驟之剖面圖。
圖6E是本發明之實施形態5之CMOS半導體裝置之製造步驟之剖面圖。
圖6F是本發明之實施形態5之CMOS半導體裝置之製造步驟之剖面圖。
圖6G是本發明之實施形態5之CMOS半導體裝置之製造步驟之剖面圖。
圖6H是本發明之實施形態5之CMOS半導體裝置之製造步驟之剖面圖。
圖7A是本發明之實施形態6之CMOS半導體裝置之製造步驟之剖面圖。
圖7B是本發明之實施形態6之CMOS半導體裝置之製造步驟之剖面圖。
圖7C是本發明之實施形態6之CMOS半導體裝置之製造步驟之剖面圖。
圖7D是本發明之實施形態6之CMOS半導體裝置之製造步驟之剖面圖。
圖7E是本發明之實施形態6之CMOS半導體裝置之製造步驟之剖面圖。
圖7F是本發明之實施形態6之CMOS半導體裝置之製造步驟之剖面圖。
圖8是本發明之實施形態7之CMOS半導體裝置之閘電極之構造圖。
圖9是本發明之實施形態1~6所說明之CMOS半導體裝置之閘電極之構造圖。
圖10A是本發明之實施形態8之CMOS半導體裝置之製造步驟之概略圖。
圖10B是本發明之實施形態8之CMOS半導體裝置之製造步驟之概略圖。
圖11是本發明之實施形態9之CMOS半導體裝置之閘電極之構造圖。
10‧‧‧閘電極
11‧‧‧閘絕緣層
12‧‧‧帽蓋層
13、14‧‧‧閘金屬層
20‧‧‧閘電極
21‧‧‧閘絕緣層
22‧‧‧帽蓋層
23、24‧‧‧閘金屬層
100‧‧‧CMOS半導體裝置
101‧‧‧n型MOSFET
102‧‧‧p型MOSFET
105‧‧‧半導體基板
110‧‧‧n型井區域
111‧‧‧源極/汲極區域
120‧‧‧p型井區域
121‧‧‧源極/汲極區域
130‧‧‧層間絕緣層

Claims (12)

  1. 一種CMOS半導體裝置之製造方法，該CMOS半導體裝置包含有n型MOSFET和p型MOSFET；如此之CMOS半導體裝置之製造方法，其特徵在於，其包含有：準備規定有n型MOSFET形成區域和p型MOSFET形成區域之半導體基板之步驟；在半導體基板上依序形成high-k材料層、第1帽蓋層和第1金屬層之步驟；除去p型MOSFET形成區域以外之第1帽蓋層和第1金屬層之步驟；在半導體基板上依序形成第2帽蓋層和第2金屬層之步驟；除去n型MOSFET形成區域以外之第2金屬層之步驟；使用第1金屬層和第2金屬層作為遮罩，而除去n型MOSFET形成區域和p型MOSFET形成區域間之第2帽蓋層之步驟；除去第1金屬層和第2金屬層之步驟；在半導體基板上形成閘金屬材料層之步驟；以及在同一蝕刻步驟對閘金屬材料層進行蝕刻，而形成n型MOSFET和p型MOSFET之各個閘電極之閘金屬層之步驟。
  2. 如申請專利範圍第1項之CMOS半導體裝置之製造方法，其中， 閘金屬材料層係中間隙材料層和低電阻材料層之疊層構造。
  3. 如申請專利範圍第2項之CMOS半導體裝置之製造方法，其中，中間隙材料由TiN構成，而低電阻材料由W構成。
  4. 一種CMOS半導體裝置之製造方法，該CMOS半導體裝置包含有n型MOSFET和p型MOSFET；如此之CMOS半導體裝置之製造方法，其特徵在於，其包含有：準備規定有n型MOSFET形成區域和p型MOSFET形成區域之半導體基板之步驟；在半導體基板上依序形成high-k材料層、第1帽蓋層、第1金屬層和第1矽絕緣層之步驟；除去p型MOSFET形成區域以外之第1帽蓋層、第1金屬層和第1矽絕緣層之步驟；在半導體基板上依序形成第2帽蓋層、第2金屬層和第2矽絕緣層之步驟；除去n型MOSFET形成區域以外之第2金屬層、第2矽絕緣層之步驟；使用第1矽絕緣層和第2矽絕緣層作為遮罩，而除去n型MOSFET形成區域和p型MOSFET形成區域間之第2帽蓋層之步驟；除去第1矽絕緣層和第2矽絕緣層之步驟； 除去第1金屬層和第2金屬層之步驟；在半導體基板上形成閘金屬材料層之步驟；以及在同一蝕刻步驟對閘金屬材料層進行蝕刻，而形成n型MOSFET和p型MOSFET之各個閘電極之閘金屬層之步驟。
  5. 如申請專利範圍第4項之CMOS半導體裝置之製造方法，其中，閘金屬材料層係中間隙材料層和低電阻材料層之疊層構造。
  6. 如申請專利範圍第5項之CMOS半導體裝置之製造方法，其中，中間隙材料由TiN構成，而低電阻材料由W構成。
  7. 一種CMOS半導體裝置之製造方法，該CMOS半導體裝置包含有n型MOSFET和p型MOSFET；如此之CMOS半導體裝置之製造方法，其特徵在於，其包含有：準備規定有n型MOSFET形成區域和p型MOSFET形成區域之半導體基板之步驟；在半導體基板上依序形成high-k材料層、第1帽蓋層、第1金屬層和第1矽絕緣層之步驟；除去p型MOSFET形成區域以外之第1帽蓋層、第1金屬層和第1矽絕緣層之步驟；在半導體基板上依序形成第2帽蓋層、第2金屬層和第2矽絕緣層之步驟； 除去n型MOSFET形成區域以外之第2金屬層、第2矽絕緣層之步驟；除去形成在第1金屬層和第1矽絕緣層之側壁或上面之第2帽蓋層之步驟；除去第1矽絕緣層和第2矽絕緣層之步驟；除去第1金屬層和第2金屬層之步驟；在半導體基板上形成閘金屬材料層之步驟；以及在同一蝕刻步驟對閘金屬材料層進行蝕刻，而形成n型MOSFET和p型MOSFET之各個閘電極之閘金屬層之步驟。
  8. 如申請專利範圍第1至7項中任一項之CMOS半導體裝置之製造方法，其中，第1金屬層和第2金屬層由選自TiN、TaN、TaSiN、NiSi、PtSi和CoSi2 構成之群組之1種材料而構成。
  9. 如申請專利範圍第2至7項中任一項之CMOS半導體裝置之製造方法，其中，第1矽絕緣層和第2矽絕緣層由氮化矽構成。
  10. 一種CMOS半導體裝置之製造方法，該CMOS半導體裝置包含有n型MOSFET和p型MOSFET；如此之CMOS半導體裝置之製造方法，其特徵在於，其包含有：準備規定有n型MOSFET形成區域和p型MOSFET形成區域之半導體基板之步驟；在半導體基板上形成high-k材料層和非晶形矽層之步 驟；對p型MOSFET形成區域之非晶形矽植入第1金屬離子之步驟；對n型MOSFET形成區域之非晶形矽植入第2金屬離子之步驟；進行熱處理，而在high-k材料層和非晶形矽層之境界，偏析第1金屬之第1偏析層和第2金屬之第2偏析層之步驟；除去非晶形矽層之步驟；使第1偏析層和第2偏析層氧化而成為第1帽蓋層和第2帽蓋層之步驟；在半導體基板上形成閘金屬材料層之步驟；以及在同一蝕刻步驟對閘金屬材料層進行蝕刻，而形成n型MOSFET和p型MOSFET之各個閘電極之閘金屬層之步驟。
  11. 一種CMOS半導體裝置之製造方法，該CMOS半導體裝置包含有n型MOSFET和p型MOSFET；如此之CMOS半導體裝置之製造方法，其特徵在於，其包含有：準備規定有n型MOSFET形成區域和p型MOSFET形成區域之半導體基板之步驟；在半導體基板上形成high-k材料層和矽層之步驟；在p型MOSFET形成區域之矽層上堆積第1金屬之步驟；進行熱處理，在high-k材料層和矽層之境界，偏析第1金屬之第1偏析層之步驟； 在n型MOSFET形成區域之矽層上形成第2金屬之堆積層之步驟；進行熱處理，在high-k材料層和矽層之境界，偏析第2金屬之第2偏析層之步驟；除去矽層之步驟；使第1偏析層和第2偏析層氧化而成為第1帽蓋層和第2帽蓋層之步驟；在半導體基板上形成閘金屬材料層之步驟；以及在同一蝕刻步驟對閘金屬材料層進行蝕刻，而形成n型MOSFET和p型MOSFET之各個閘電極之閘金屬層之步驟。
  12. 一種CMOS半導體裝置之製造方法，該CMOS半導體裝置包含有n型MOSFET和p型MOSFET；如此之CMOS半導體裝置之製造方法，其特徵在於，其包含有：準備規定有n型MOSFET形成區域和p型MOSFET形成區域之半導體基板之步驟；在半導體基板上形成high-k材料層和多晶矽層之步驟；在同一蝕刻步驟至少對多晶矽層進行蝕刻，而在n型MOSFET形成區域和p型MOSFET形成區域，分別形成多晶矽閘層之步驟；在半導體基板上形成覆蓋多晶矽閘層之絕緣層，使絕緣層之膜厚減小，並形成多晶矽閘層之上部露出之層間絕緣層之步驟； 除去n型MOSFET形成區域之多晶矽閘，並代替地形成第1帽蓋層和閘金屬層之步驟；以及除去p型MOSFET形成區域之多晶矽閘，並代替地形成第2帽蓋層和閘金屬層之步驟。
TW097144308A 2007-12-03 2008-11-17 Ｃｍｏｓ半導體裝置之製造方法 TWI492367B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007312010 2007-12-03

Publications (2)

Publication Number Publication Date
TW200935589A TW200935589A (en) 2009-08-16
TWI492367B true TWI492367B (zh) 2015-07-11

Family

ID=40717603

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097144308A TWI492367B (zh) 2007-12-03 2008-11-17 Ｃｍｏｓ半導體裝置之製造方法

Country Status (5)

Country Link
US (2) US20100258878A1 (zh)
JP (1) JP5284276B2 (zh)
CN (1) CN101884101B (zh)
TW (1) TWI492367B (zh)
WO (1) WO2009072421A1 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7994036B2 (en) * 2008-07-01 2011-08-09 Panasonic Corporation Semiconductor device and fabrication method for the same
JP5314964B2 (ja) 2008-08-13 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8120126B2 (en) * 2009-03-02 2012-02-21 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
JP5329294B2 (ja) * 2009-04-30 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2011003664A (ja) * 2009-06-17 2011-01-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP5375362B2 (ja) * 2009-06-24 2013-12-25 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5372617B2 (ja) * 2009-06-24 2013-12-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2011009313A (ja) * 2009-06-24 2011-01-13 Panasonic Corp 半導体装置及びその製造方法
CN101930979B (zh) 2009-06-26 2014-07-02 中国科学院微电子研究所 控制器件阈值电压的CMOSFETs结构及其制造方法
DE102009031155B4 (de) * 2009-06-30 2012-02-23 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Einstellen einer Schwellwertspannung für komplexe Transistoren durch Diffundieren einer Metallsorte in das Gatedielektrikum vor der Gatestrukturierung
JP2011029483A (ja) * 2009-07-28 2011-02-10 Renesas Electronics Corp 半導体装置およびその製造方法
JP5407645B2 (ja) * 2009-08-04 2014-02-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8114739B2 (en) * 2009-09-28 2012-02-14 Freescale Semiconductor, Inc. Semiconductor device with oxygen-diffusion barrier layer and method for fabricating same
TWI488240B (zh) * 2009-09-28 2015-06-11 United Microelectronics Corp 半導體元件的製造方法
JP5401244B2 (ja) * 2009-10-01 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8304836B2 (en) * 2009-11-17 2012-11-06 International Business Machines Corporation Structure and method to obtain EOT scaled dielectric stacks
KR101656444B1 (ko) 2010-01-25 2016-09-09 삼성전자주식회사 상보형 ｍｏｓ 트랜지스터, 상기 상보형 ｍｏｓ 트랜지스터를 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 반도체 모듈
JP5456150B2 (ja) * 2010-02-17 2014-03-26 パナソニック株式会社 半導体装置及びその製造方法
KR101131891B1 (ko) * 2010-07-30 2012-04-03 주식회사 하이닉스반도체 매립게이트를 구비한 반도체 장치 제조방법
JP2012204652A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置の製造方法
US8440520B2 (en) 2011-08-23 2013-05-14 Tokyo Electron Limited Diffused cap layers for modifying high-k gate dielectrics and interface layers
US8633118B2 (en) 2012-02-01 2014-01-21 Tokyo Electron Limited Method of forming thin metal and semi-metal layers by thermal remote oxygen scavenging
US8865538B2 (en) 2012-03-30 2014-10-21 Tokyo Electron Limited Method of integrating buried threshold voltage adjustment layers for CMOS processing
US8865581B2 (en) 2012-10-19 2014-10-21 Tokyo Electron Limited Hybrid gate last integration scheme for multi-layer high-k gate stacks
KR102066851B1 (ko) 2013-02-25 2020-02-11 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10431583B2 (en) 2016-02-11 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device including transistors with adjusted threshold voltages
US10128347B2 (en) * 2017-01-04 2018-11-13 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
KR102495258B1 (ko) 2018-04-24 2023-02-03 삼성전자주식회사 반도체 장치
US10692734B2 (en) * 2018-10-25 2020-06-23 Applied Materials, Inc. Methods of patterning nickel silicide layers on a semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW517378B (en) * 2001-03-22 2003-01-11 Mitsubishi Electric Corp Semiconductor device and manufacturing method thereof
US20050282329A1 (en) * 2004-06-17 2005-12-22 Hong-Jyh Li CMOS transistors with dual high-k gate dielectric and methods of manufacture thereof
TW200723411A (en) * 2005-06-30 2007-06-16 Samsung Electronics Co Ltd Semiconductor devices having nitrogen-incorporated active region and methods of fabricating the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399356B1 (ko) * 2001-04-11 2003-09-26 삼성전자주식회사 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법
US6897095B1 (en) * 2004-05-12 2005-05-24 Freescale Semiconductor, Inc. Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode
US7060568B2 (en) * 2004-06-30 2006-06-13 Intel Corporation Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit
JP4792716B2 (ja) * 2004-07-06 2011-10-12 日本電気株式会社 半導体装置およびその製造方法
US7087476B2 (en) * 2004-07-28 2006-08-08 Intel Corporation Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit
JP4372024B2 (ja) * 2005-02-14 2009-11-25 株式会社東芝 Ｃｍｏｓ半導体装置
JP4850458B2 (ja) * 2005-09-12 2012-01-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2007243009A (ja) * 2006-03-10 2007-09-20 Renesas Technology Corp 半導体装置およびその製造方法
US7807522B2 (en) * 2006-12-28 2010-10-05 Texas Instruments Incorporated Lanthanide series metal implant to control work function of metal gate electrodes
JP4406439B2 (ja) * 2007-03-29 2010-01-27 株式会社東芝 半導体装置の製造方法
JP2008306051A (ja) * 2007-06-08 2008-12-18 Rohm Co Ltd 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW517378B (en) * 2001-03-22 2003-01-11 Mitsubishi Electric Corp Semiconductor device and manufacturing method thereof
US20050282329A1 (en) * 2004-06-17 2005-12-22 Hong-Jyh Li CMOS transistors with dual high-k gate dielectric and methods of manufacture thereof
TW200723411A (en) * 2005-06-30 2007-06-16 Samsung Electronics Co Ltd Semiconductor devices having nitrogen-incorporated active region and methods of fabricating the same

Also Published As

Publication number Publication date
CN101884101B (zh) 2017-06-13
TW200935589A (en) 2009-08-16
CN101884101A (zh) 2010-11-10
US8698249B2 (en) 2014-04-15
JP5284276B2 (ja) 2013-09-11
US20100258878A1 (en) 2010-10-14
WO2009072421A1 (ja) 2009-06-11
JPWO2009072421A1 (ja) 2011-04-21
US20130034953A1 (en) 2013-02-07

Similar Documents

Publication Publication Date Title
TWI492367B (zh) Ｃｍｏｓ半導體裝置之製造方法
US10424517B2 (en) Method for manufacturing a dual work function semiconductor device and the semiconductor device made thereof
US8143676B2 (en) Semiconductor device having a high-dielectric-constant gate insulating film
US7838908B2 (en) Semiconductor device having dual metal gates and method of manufacture
US7989898B2 (en) Method for fabricating a dual workfunction semiconductor device and the device made thereof
TWI502686B (zh) 半導體裝置之製造方法及半導體裝置
US9312190B2 (en) Semiconductor device and method of manufacturing the same
KR101521948B1 (ko) 반도체 장치 및 그 제조 방법
US20080096383A1 (en) Method of manufacturing a semiconductor device with multiple dielectrics
US20120256269A1 (en) Semiconductor devices including dual gate structures and methods of fabrication
US20060237788A1 (en) Semiconductor device and its fabrication method
WO2006137371A1 (ja) 半導体装置
JP2006108355A (ja) 半導体装置およびその製造方法
JP2010062499A (ja) 半導体装置および半導体装置の製造方法
JP2008117842A (ja) 半導体装置、およびその製造方法
US20070281429A1 (en) Method for fabricating semiconductor device
JP5374947B2 (ja) 半導体装置およびその製造方法
JP4011014B2 (ja) 半導体装置およびその製造方法
JP2010010507A (ja) 半導体装置およびその製造方法
JP2009130214A (ja) 半導体装置およびその製造方法
JP2010050171A (ja) 半導体装置およびその製造方法
JP2009071042A (ja) 半導体装置およびその製造方法