JP2010010507A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】金属ゲートを有するトランジスタを混載する半導体装置に、印加電圧による特性変動の小さい容量素子を形成することを可能とする。
【解決手段】半導体基板11に形成された半導体領域12と絶縁領域13と、半導体領域12に形成されたトランジスタ素子20と、絶縁領域13上に形成された容量素子30を有し、トランジスタ素子20は、半導体領域12上にゲート絶縁膜21を介して形成された第1ゲート電極23と第2ゲート電極24の2層構造のゲート電極22と、ゲート電極22の両側の半導体領域12に形成されたソース・ドレイン領域27,28を有し、容量素子30は、絶縁領域13上に積層して形成された第1容量電極31、容量絶縁膜32、第2容量電極33を有し、第1容量電極31と第1ゲート電極23が、また第2容量電極33と第2ゲート電極24が、それぞれ同一材料で形成されている。
【選択図】図1
【解決手段】半導体基板11に形成された半導体領域12と絶縁領域13と、半導体領域12に形成されたトランジスタ素子20と、絶縁領域13上に形成された容量素子30を有し、トランジスタ素子20は、半導体領域12上にゲート絶縁膜21を介して形成された第1ゲート電極23と第2ゲート電極24の2層構造のゲート電極22と、ゲート電極22の両側の半導体領域12に形成されたソース・ドレイン領域27,28を有し、容量素子30は、絶縁領域13上に積層して形成された第1容量電極31、容量絶縁膜32、第2容量電極33を有し、第1容量電極31と第1ゲート電極23が、また第2容量電極33と第2ゲート電極24が、それぞれ同一材料で形成されている。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関するものである。
金属ゲートを有するトランジスタ(例えば、特許文献1、2参照。)は、多結晶シリコンゲートのトランジスタに比較して、微細化および高速化等の点で有利である。
しかしながら、上記特許文献1,2は、トランジスタの構造もしくはトランジスタの製造方法に関するものであり、アナログ回路に必要な容量素子や抵抗素子に関する記載がない。
抵抗素子については、トランジスタ形成に必要な拡散層やゲート電極等を使用することが可能である。一方、容量素子は、トランジスタのゲート容量を容量素子として使うことも考えられるが、その場合、印加する電圧により容量値が大きく変化するという問題がある。
しかしながら、上記特許文献1,2は、トランジスタの構造もしくはトランジスタの製造方法に関するものであり、アナログ回路に必要な容量素子や抵抗素子に関する記載がない。
抵抗素子については、トランジスタ形成に必要な拡散層やゲート電極等を使用することが可能である。一方、容量素子は、トランジスタのゲート容量を容量素子として使うことも考えられるが、その場合、印加する電圧により容量値が大きく変化するという問題がある。
解決しようとする問題点は、金属ゲートを有するトランジスタを混載する半導体装置に、印加電圧による特性変動の小さい容量素子を形成することが困難な点である。
本発明は、金属ゲートを有するトランジスタを混載する半導体装置に、印加電圧による特性変動の小さい容量素子を形成することを可能にする。
本発明の半導体装置(第1半導体装置)は、半導体基板の半導体領域と、前記半導体基板に形成された前記半導体領域を分離する絶縁領域と、前記半導体領域に形成されたトランジスタ素子と、前記絶縁領域上に形成された容量素子を有し、前記トランジスタ素子は、前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体領域に形成されたソース・ドレイン領域とを有し、前記容量素子は、前記絶縁領域上に形成された第1容量電極と、前記第1容量電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された第2容量電極を有し、前記ゲート電極は第1ゲート電極とその上に形成された第2ゲート電極を有し、前記第1容量電極と前記第1ゲート電極は同一材料で形成され、前記第2容量電極と前記第2ゲート電極は同一材料で形成されている。
本発明の第1半導体装置では、第1容量電極と容量絶縁膜と第2容量電極とからなる容量素子は半導体基板に形成された絶縁領域上に形成されていることによって、容量素子は印加電圧による特性変動が小さくなる。
また、第1ゲート電極と第1容量電極とが同一材料で形成され、第2ゲート電極と第2容量電極とが同一材料で形成されているので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
また、第1ゲート電極と第1容量電極とが同一材料で形成され、第2ゲート電極と第2容量電極とが同一材料で形成されているので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
本発明の半導体装置(第2半導体装置)は、半導体基板の半導体領域と、前記半導体基板に形成された前記半導体領域を分離する絶縁領域と、前記半導体領域に形成されたトランジスタ素子と、前記絶縁領域上に形成された容量素子を有し、前記トランジスタ素子は、前記半導体基板上に形成された第1絶縁膜と、前記半導体領域上の前記第1絶縁膜に形成された第1凹部と、前記第1凹部内に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第1凹部の内面に形成された第1ゲート電極と、前記第1凹部内の前記第1ゲート電極上に形成された第2ゲート電極と、前記第1ゲート電極と前記第2ゲート電極からなるゲート電極の両側の前記半導体領域に形成されたソース・ドレイン領域とを有し、前記容量素子は、前記絶縁領域上の前記第1絶縁膜に形成された第2凹部と、前記第2凹部の内面に形成された第1容量電極と、前記第1容量電極上に形成された容量絶縁膜と、前記第2凹部内の前記容量絶縁膜上に形成された第2容量電極を有し、前記第1容量電極と前記第1ゲート電極は同一材料で形成され、前記第2容量電極と前記第2ゲート電極は同一材料で形成されている。
本発明の第2半導体装置では、第1容量電極と容量絶縁膜と第2容量電極とからなる容量素子は半導体基板に形成された絶縁領域上に形成されていることによって、容量素子は印加電圧による特性変動が小さくなる。
また、第1ゲート電極と第1容量電極とが同一材料で形成され、第2ゲート電極と第2容量電極とが同一材料で形成されているので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
また、第1ゲート電極と第1容量電極とが同一材料で形成され、第2ゲート電極と第2容量電極とが同一材料で形成されているので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
本発明の半導体装置の製造方法(第1製造方法)は、半導体基板に半導体領域と絶縁領域とを形成する工程と、前記半導体領域上にゲート絶縁膜を形成する工程と、前記半導体基板上に第1電極層を形成する工程と、前記絶縁領域上の前記第1電極層上に容量絶縁膜を形成する工程と、前記第1電極層上に容量絶縁膜を被覆する第2電極層を形成する工程と、前記第2電極層と前記第1電極層とを加工して前記ゲート絶縁膜上にゲート電極を形成するとともに、前記第2電極層と前記容量絶縁膜と前記第1電極層とを加工して容量素子を形成する工程と、前記ゲート電極の両側における前記半導体領域にソース・ドレイン領域を形成する工程を有する。
本発明の第1製造方法では、第1容量電極と容量絶縁膜と第2容量電極とからなる容量素子を半導体基板に形成された絶縁領域上に形成することによって、容量素子は印加電圧による特性変動が小さくなる。
また、第1ゲート電極と第1容量電極とを同一材料で形成し、第2ゲート電極と第2容量電極とを同一材料で形成するので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
また、第1ゲート電極と第1容量電極とを同一材料で形成し、第2ゲート電極と第2容量電極とを同一材料で形成するので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
本発明の半導体装置の製造方法(第2製造方法)は、半導体基板に半導体領域と絶縁領域とを形成する工程と、前記半導体領域上にダミーゲート絶縁膜を形成する工程と、前記ダミーゲート絶縁膜上にダミーゲートパターンを形成するとともに前記絶縁領域上にダミー容量パターンを形成する工程と、前記ダミーゲートパターンの両側における前記半導体領域にソース・ドレイン領域を形成する工程と、前記ダミーゲートパターンと前記ダミー容量パターンを被覆する第1絶縁膜を形成した後、前記ダミーゲートパターンと前記ダミー容量パターンのそれぞれの上面を露出させる工程と、前記ダミーゲートパターンと前記ダミーゲート絶縁膜と前記ダミー容量パターンを除去して、前記第1絶縁膜に第1凹部と第2凹部を形成する工程と、前記第1凹部の内面と前記第2凹部の内面を含む前記第1絶縁膜上に第1電極層を形成する工程と、前記第1凹部の底部の前記半導体領域上にゲート絶縁膜を形成する工程と、前記第2凹部内の前記第1電極層上に容量絶縁膜を形成する工程と、前記第1電極層上に前記容量絶縁膜を被覆し前記第1凹部内と前記第2凹部内が埋め込まれる第2電極層を形成する工程と、前記第1絶縁膜上の余剰な前記第2電極層と前記容量絶縁膜と前記第1電極層を除去して、前記第1凹部内に前記第1電極層と前記第2電極層からなるゲート電極を形成するとともに、前記第2凹部内に前記第1電極層と前記容量絶縁膜と前記第2電極層とからなる容量素子を形成する工程とを有する。
本発明の第2製造方法では、第1容量電極と容量絶縁膜と第2容量電極とからなる容量素子を半導体基板に形成された絶縁領域上の第1絶縁膜に形成した第2凹部内に形成することによって、容量素子は印加電圧による特性変動が小さくなる。
また、第1ゲート電極と第1容量電極とを同一材料で形成し、第2ゲート電極と第2容量電極とを同一材料で形成するので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
また、第1ゲート電極と第1容量電極とを同一材料で形成し、第2ゲート電極と第2容量電極とを同一材料で形成するので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
本発明の半導体装置の製造方法(第3製造方法)は、半導体基板に半導体領域と絶縁領域とを形成する工程と、前記半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にダミーゲートパターンを形成するとともに前記絶縁領域上にダミー容量パターンを形成する工程と、前記ダミーゲートパターンの両側における前記半導体領域にソース・ドレイン領域を形成する工程と、前記ダミーゲートパターンと前記ダミー容量パターンを被覆する第1絶縁膜を形成した後、前記ダミーゲートパターンと前記ダミー容量パターンのそれぞれの上面を露出させる工程と、前記ダミーゲートパターンと前記ダミー容量パターンを除去して、前記第1絶縁膜に第1凹部と第2凹部を形成する工程と、前記第1凹部の内面と前記第2凹部の内面を含む前記第1絶縁膜上に第1電極層を形成する工程と、前記第2凹部内の前記第1電極層上に容量絶縁膜を形成する工程と、前記第1電極層上に前記容量絶縁膜を被覆して前記第1凹部内と前記第2凹部内が埋め込まれる第2電極層を形成する工程と、前記第1絶縁膜上の余剰な前記第2電極層と前記容量絶縁膜と前記第1電極層を除去して、前記第1凹部内に前記第1電極層と前記第2電極層からなるゲート電極を形成するとともに、前記第2凹部内に前記第1電極層と前記容量絶縁膜と前記第2電極層とからなる容量素子を形成する工程とを有する。
本発明の第3製造方法では、第1容量電極と容量絶縁膜と第2容量電極とからなる容量素子を半導体基板に形成された絶縁領域上の第1絶縁膜に形成した第2凹部内に形成することによって、容量素子は印加電圧による特性変動が小さくなる。
また、第1ゲート電極と第1容量電極とを同一材料で形成し、第2ゲート電極と第2容量電極とを同一材料で形成するので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
さらにダミーゲート絶縁膜を形成せず、ゲート絶縁膜を形成しているので、第2製造方法よりも工程数の削減が可能になる。
また、第1ゲート電極と第1容量電極とを同一材料で形成し、第2ゲート電極と第2容量電極とを同一材料で形成するので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
さらにダミーゲート絶縁膜を形成せず、ゲート絶縁膜を形成しているので、第2製造方法よりも工程数の削減が可能になる。
本発明の第1半導体装置は、同一半導体基板にトランジスタ素子と、印加電圧による特性変動の少ない容量素子が混載されているので、トランジスタ素子と高性能なアナログ回路の混載が可能となるという利点がある。
本発明の第2半導体装置は、同一半導体基板にトランジスタ素子と、印加電圧による特性変動の少ない容量素子が混載されているので、トランジスタ素子と高性能なアナログ回路の混載が可能となるという利点がある。
本発明の半導体装置の第1製造方法は、同一半導体基板にトランジスタ素子と、印加電圧による特性変動の少ない容量素子を混載することができるので、トランジスタ素子と高性能なアナログ回路の混載が可能となるという利点がある。
本発明の半導体装置の第2製造方法は、同一半導体基板にトランジスタ素子と、印加電圧による特性変動の少ない容量素子を混載することができるので、トランジスタ素子と高性能なアナログ回路の混載が可能となるという利点がある。
本発明の半導体装置の第3製造方法は、同一半導体基板にトランジスタ素子と、印加電圧による特性変動の少ない容量素子を混載することができるので、トランジスタ素子と高性能なアナログ回路の混載が可能となるという利点がある。
本発明の半導体装置に係る一例(第1実施例)を、図1の概略構成断面図によって説明する。
図1に示すように、半導体基板11に、半導体領域12と、その半導体領域12を分離する絶縁領域13が形成されている。上記半導体基板11には、例えばシリコン半導体基板、化合物半導体基板等を用いることができる。上記半導体領域12は、半導体基板11をそのまま用い、上記絶縁領域13は、例えば半導体基板11に形成された素子分離領域を用いる。この素子分離領域は、例えばSTI(Shallow Trench Isolation)構造の素子分離領域であっても、LOCOS(Local Oxidation of Silicon)構造の素子分離領域であっても、その他の形態の素子分離領域であってもよい。すなわち絶縁体で形成されているものであればよい。
なお、上記半導体領域12と上記絶縁領域13は、SOI(Silicon on insulator)基板を用いて形成することもできる。
なお、上記半導体領域12と上記絶縁領域13は、SOI(Silicon on insulator)基板を用いて形成することもできる。
上記半導体領域12には、トランジスタ素子20が形成されている。また、上記絶縁領域13上には形成された容量素子30が形成されている。
以下、このトランジスタ素子20について説明する。
上記半導体領域12上にゲート絶縁膜21を介してゲート電極22が形成されている。上記ゲート絶縁膜21は、例えば酸化シリコン膜で形成されている。もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化ランタン(LaO3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiOx)、ジルコニウムシリケート(ZrSiOx)、ランタンシリケート(LaSiOx)、イットリウムシリケート(YSiOx)、タンタルシリケート(TaSiOx)、アルミニウムシリケート(AlSiOx)、チタン酸ジルコニウム(ZrTiOx)、酸化アルミニウムハフニウム(HfAlOx)もしくは酸化ジルコニウムハフニウム(HfZrOx)、またはこれら化合物の窒化物で形成される。
高誘電率膜の比誘電率は、組成、状態(結晶質もしくは非晶質)等によって変動するが、一般に、HfO2の比誘電率は25〜30であり、ZrO2の比誘電率は20〜25である。
上記半導体領域12上にゲート絶縁膜21を介してゲート電極22が形成されている。上記ゲート絶縁膜21は、例えば酸化シリコン膜で形成されている。もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化ランタン(LaO3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiOx)、ジルコニウムシリケート(ZrSiOx)、ランタンシリケート(LaSiOx)、イットリウムシリケート(YSiOx)、タンタルシリケート(TaSiOx)、アルミニウムシリケート(AlSiOx)、チタン酸ジルコニウム(ZrTiOx)、酸化アルミニウムハフニウム(HfAlOx)もしくは酸化ジルコニウムハフニウム(HfZrOx)、またはこれら化合物の窒化物で形成される。
高誘電率膜の比誘電率は、組成、状態(結晶質もしくは非晶質)等によって変動するが、一般に、HfO2の比誘電率は25〜30であり、ZrO2の比誘電率は20〜25である。
上記ゲート電極22は、第1ゲート電極23上に第2ゲート電極24が積層された2層構造を有している。上記第1ゲート電極23はトランジスタ素子20の仕事関数を決定する仕事関数制御膜として用いることができる。
例えば、トランジスタ素子20がNMISFETの場合、そのゲート電極では、4.6eV以下、望ましくは、4.3eV以下の仕事関数を有する。トランジスタ素子20がPMOSFETの場合、そのゲート電極では、4.6eV以上、望ましくは、4.9eV以上の仕事関数を有する。
例えば、トランジスタ素子20がNMISFETの場合、そのゲート電極では、4.6eV以下、望ましくは、4.3eV以下の仕事関数を有する。トランジスタ素子20がPMOSFETの場合、そのゲート電極では、4.6eV以上、望ましくは、4.9eV以上の仕事関数を有する。
例えば、上記仕事関数制御膜の一例としては、チタン(Ti)、バナジウム(V)、ニッケル(Ni)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ルテニウム(Ru)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、白金(Pt)からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
NMISFETに適した仕事関数制御膜は、一例として、ハフニウム(Hf)、タンタル(Ta)等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート(HfSix)がより好ましい。NMISFET用のハフニウムシリケートは4.1eV〜4.3eV程度である。
PMISFETに適した仕事関数制御膜は、一例として、チタン(Ti)、モリブデン(Mo)、ルテニウム(Ru)等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン(TiN)、ルテニウム(Ru)がより好ましい。PMISFET用の窒化チタンは4.5eV〜5.0eV程度である。
PMISFETに適した仕事関数制御膜は、一例として、チタン(Ti)、モリブデン(Mo)、ルテニウム(Ru)等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン(TiN)、ルテニウム(Ru)がより好ましい。PMISFET用の窒化チタンは4.5eV〜5.0eV程度である。
上記仕事関数制御膜は、例えば10nm〜100nm程度の厚さに形成されている。
上記第2ゲート電極24は、例えばタングステン(W)で形成されている。また第2ゲート電極24は、例えば、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができ、第1ゲート電極よりも低抵抗であることが望ましい。
上記ゲート電極22の両側の上記半導体領域12には、エクステンション領域25を介してソース・ドレイン領域27と、エクステンション領域26を介してソース・ドレイン領域28が形成されている。上記エクステンション領域25、26は上記ソース・ドレイン領域27、28よりも低い濃度に形成されている。また、上記エクステンション領域25、26上、すなわち上記ゲート電極22の側壁にはサイドウォールスペーサ29が形成されている。
次に、上記容量素子30について説明する。
上記絶縁領域13上には第1容量電極31が形成されている。この第1容量電極31と上記第1ゲート電極23は同一材料で形成されている。
上記第1容量電極31上には容量絶縁膜32が形成されている。この容量絶縁膜32は、例えば、酸化シリコン(SiO2)、窒化シリコン(Si3N4)、酸化タンタル(Ta2O5)などで形成する。もちろん、上記説明したゲート絶縁膜21を形成する材料を用いることもできる。
上記容量絶縁膜32上には第2容量電極33が形成されている。この第2容量電極33と上記第2ゲート電極24は同一材料で形成されている。
上記絶縁領域13上には第1容量電極31が形成されている。この第1容量電極31と上記第1ゲート電極23は同一材料で形成されている。
上記第1容量電極31上には容量絶縁膜32が形成されている。この容量絶縁膜32は、例えば、酸化シリコン(SiO2)、窒化シリコン(Si3N4)、酸化タンタル(Ta2O5)などで形成する。もちろん、上記説明したゲート絶縁膜21を形成する材料を用いることもできる。
上記容量絶縁膜32上には第2容量電極33が形成されている。この第2容量電極33と上記第2ゲート電極24は同一材料で形成されている。
また、上記第1容量電極31の一部が上記容量絶縁膜32から露出されている。これによって、第1容量電極31の取り出しが容易になる。
また、上記絶縁領域13は素子分離領域で形成されていることが好ましい。これによって、上記半導体基板11との間に寄生容量が生じないので、容量素子30の信頼性が向上される。
なお、容量素子30の側壁にも上記サイドウォールスペーサ29と同材質のサイドウォールスペーサ34が形成されている。
また、上記絶縁領域13は素子分離領域で形成されていることが好ましい。これによって、上記半導体基板11との間に寄生容量が生じないので、容量素子30の信頼性が向上される。
なお、容量素子30の側壁にも上記サイドウォールスペーサ29と同材質のサイドウォールスペーサ34が形成されている。
さらに、上記半導体基板11上には、上記トランジスタ素子20および上記容量素子30を被覆する層間絶縁膜41が形成されている。この層間絶縁膜41は、例えば酸化シリコン膜で形成されている。
上記層間絶縁膜41には、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン(MSQ:Methyl Silsesquioxane)、ハイドロシルセスキオキサン(HSQ:Hydrogen Silsesquioxane)等を用いることも可能である。
上記層間絶縁膜41には、例えば、ソース・ドレイン領域27、28、容量素子30の第1容量電極31、第2容量電極33に通じるコンタクトホール42、43、44、45、46が形成されている。なお、第1容量電極31に通じるコンタクトホール44は、上記容量絶縁膜32を貫通して通じている。また図示はしていないが、トランジスタ素子20のゲート電極22上に通じるコンタクトホールも形成されている。
上記各コンタクトホール42、43、44、45、46のそれぞれには、プラグ47、48、49、50、51が形成されている。さらにプラグ47、48、49のそれぞれに対応して配線52、53、54が接続されていて、プラグ50、51に配線55が接続されている。
上記配線52〜55は、密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。また、上記配線52〜55をいわゆる溝配線で形成することもできる。その場合には、配線材料に銅を用いることができる。この場合も、密着層、バリア層を形成した後、銅配線を形成する。
上記密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成されている。
上記のように、半導体装置1が形成されている。
上記層間絶縁膜41には、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン(MSQ:Methyl Silsesquioxane)、ハイドロシルセスキオキサン(HSQ:Hydrogen Silsesquioxane)等を用いることも可能である。
上記層間絶縁膜41には、例えば、ソース・ドレイン領域27、28、容量素子30の第1容量電極31、第2容量電極33に通じるコンタクトホール42、43、44、45、46が形成されている。なお、第1容量電極31に通じるコンタクトホール44は、上記容量絶縁膜32を貫通して通じている。また図示はしていないが、トランジスタ素子20のゲート電極22上に通じるコンタクトホールも形成されている。
上記各コンタクトホール42、43、44、45、46のそれぞれには、プラグ47、48、49、50、51が形成されている。さらにプラグ47、48、49のそれぞれに対応して配線52、53、54が接続されていて、プラグ50、51に配線55が接続されている。
上記配線52〜55は、密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。また、上記配線52〜55をいわゆる溝配線で形成することもできる。その場合には、配線材料に銅を用いることができる。この場合も、密着層、バリア層を形成した後、銅配線を形成する。
上記密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成されている。
上記のように、半導体装置1が形成されている。
上記第1半導体装置1では、第1容量電極31と容量絶縁膜32と第2容量電極33とからなる容量素子30は半導体基板11に形成された絶縁領域13上に形成されていることによって、容量素子30は印加電圧による特性変動が小さくなる。
また、第1ゲート電極23と第1容量電極31とが同一材料で形成され、第2ゲート電極24と第2容量電極33とが同一材料で形成されているので、同一の半導体基板11にトランジスタ素子20と容量素子30とを混載できる。
よって、同一の半導体基板11にトランジスタ素子20と、印加電圧による特性変動の少ない容量素子30が混載されているので、トランジスタ素子20と高性能なアナログ回路の混載が可能となるという利点がある。
また、第1ゲート電極23と第1容量電極31とが同一材料で形成され、第2ゲート電極24と第2容量電極33とが同一材料で形成されているので、同一の半導体基板11にトランジスタ素子20と容量素子30とを混載できる。
よって、同一の半導体基板11にトランジスタ素子20と、印加電圧による特性変動の少ない容量素子30が混載されているので、トランジスタ素子20と高性能なアナログ回路の混載が可能となるという利点がある。
次に、本発明の半導体装置に係る一例(第2実施例)を、図2の概略構成断面図によって説明する。図2では、埋め込みゲート構造のトランジスタ素子と容量素子を示す。
図2に示すように、半導体基板11に、半導体領域12と、その半導体領域12を分離する絶縁領域13が形成されている。上記半導体基板11には、例えばシリコン半導体基板、化合物半導体基板等を用いることができる。上記半導体領域12は、半導体基板11をそのまま用い、上記絶縁領域13は、例えば半導体基板11に形成された素子分離領域を用いる。この素子分離領域は、例えばSTI(Shallow Trench Isolation)構造の素子分離領域であっても、LOCOS(Local Oxidation of Silicon)構造の素子分離領域であっても、その他の形態の素子分離領域であってもよい。すなわち絶縁体で形成されているものであればよい。
なお、上記半導体領域12と上記絶縁領域13は、SOI(Silicon on insulator)基板を用いて形成することもできる。
なお、上記半導体領域12と上記絶縁領域13は、SOI(Silicon on insulator)基板を用いて形成することもできる。
上記半導体基板11上には第1絶縁膜71が形成され、上記半導体領域12上の上記第1絶縁膜71には第1凹部72が形成されていて、上記絶縁領域13上の上記第1絶縁膜71には第2凹部73が形成されている。上記第1絶縁膜71は、例えば酸化シリコン膜で形成されている。または、酸化シリコンよりも誘電率の低い、いわゆる、低誘電率膜で形成されることも可能である。例えば、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン(MSQ:Methyl Silsesquioxane)、ハイドロシルセスキオキサン(HSQ:Hydrogen Silsesquioxane)等を用いることも可能である。
上記半導体領域12および上記第1凹部72内にはトランジスタ素子80が形成されている。また、上記絶縁領域13上の上記第2凹部73内には容量素子90が形成されている。
以下、このトランジスタ素子80について説明する。
上記第1凹部72内の上記半導体領域12上にはゲート絶縁膜81を介してゲート電極82が形成されている。
上記ゲート絶縁膜81は、例えば酸化シリコン膜で形成されている。もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化ランタン(LaO3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiOx)、ジルコニウムシリケート(ZrSiOx)、ランタンシリケート(LaSiOx)、イットリウムシリケート(YSiOx)、タンタルシリケート(TaSiOx)、アルミニウムシリケート(AlSiOx)、チタン酸ジルコニウム(ZrTiOx)、酸化アルミニウムハフニウム(HfAlOx)もしくは酸化ジルコニウムハフニウム(HfZrOx)、またはこれら化合物の窒化物で形成される。
高誘電率膜の比誘電率は、組成、状態(結晶質もしくは非晶質)等によって変動するが、一般に、HfO2の比誘電率は25〜30であり、ZrO2の比誘電率は20〜25である。
図示したように、上記ゲート絶縁膜81が熱酸化の酸化シリコン膜で形成されている場合には、上記第1凹部72内の上記半導体領域12上にのみ、上記ゲート絶縁膜81が形成されている。また、図示はしていないが、上記ゲート絶縁膜81が原子層蒸着法、化学気相成長法等の成膜技術によって形成された膜の場合、上記第1凹部72の内面に形成されている。
上記第1凹部72内の上記半導体領域12上にはゲート絶縁膜81を介してゲート電極82が形成されている。
上記ゲート絶縁膜81は、例えば酸化シリコン膜で形成されている。もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化ランタン(LaO3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiOx)、ジルコニウムシリケート(ZrSiOx)、ランタンシリケート(LaSiOx)、イットリウムシリケート(YSiOx)、タンタルシリケート(TaSiOx)、アルミニウムシリケート(AlSiOx)、チタン酸ジルコニウム(ZrTiOx)、酸化アルミニウムハフニウム(HfAlOx)もしくは酸化ジルコニウムハフニウム(HfZrOx)、またはこれら化合物の窒化物で形成される。
高誘電率膜の比誘電率は、組成、状態(結晶質もしくは非晶質)等によって変動するが、一般に、HfO2の比誘電率は25〜30であり、ZrO2の比誘電率は20〜25である。
図示したように、上記ゲート絶縁膜81が熱酸化の酸化シリコン膜で形成されている場合には、上記第1凹部72内の上記半導体領域12上にのみ、上記ゲート絶縁膜81が形成されている。また、図示はしていないが、上記ゲート絶縁膜81が原子層蒸着法、化学気相成長法等の成膜技術によって形成された膜の場合、上記第1凹部72の内面に形成されている。
さらに、上記ゲート絶縁膜81を介して上記第1凹部72の内面にそって第1ゲート電極83が形成されている。さらに上記第1凹部72内の上記第1ゲート電極83上には第2ゲート電極84が形成されている。このように、第1ゲート電極83と第2ゲート電極84からなるゲート電極82が形成されている。
上記第1ゲート電極83はトランジスタ素子80の仕事関数を決定する仕事関数制御膜として用いることができる。
例えば、トランジスタ素子80がNMISFETの場合、そのゲート電極では、4.6eV以下、望ましくは、4.3eV以下の仕事関数を有する。トランジスタ素子80がPMOSFETの場合、そのゲート電極では、4.6eV以上、望ましくは、4.9eV以上の仕事関数を有する。
例えば、トランジスタ素子80がNMISFETの場合、そのゲート電極では、4.6eV以下、望ましくは、4.3eV以下の仕事関数を有する。トランジスタ素子80がPMOSFETの場合、そのゲート電極では、4.6eV以上、望ましくは、4.9eV以上の仕事関数を有する。
例えば、上記仕事関数制御膜の一例としては、チタン(Ti)、バナジウム(V)、ニッケル(Ni)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ルテニウム(Ru)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、白金(Pt)からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
NMISFETに適した仕事関数制御膜は、一例として、ハフニウム(Hf)、タンタル(Ta)等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート(HfSix)がより好ましい。NMISFET用のハフニウムシリケートは4.1eV〜4.3eV程度である。
PMISFETに適した仕事関数制御膜は、一例として、チタン(Ti)、モリブデン(Mo)、ルテニウム(Ru)等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン(TiN)、ルテニウム(Ru)がより好ましい。PMISFET用の窒化チタンは4.5eV〜5.0eV程度である。
PMISFETに適した仕事関数制御膜は、一例として、チタン(Ti)、モリブデン(Mo)、ルテニウム(Ru)等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン(TiN)、ルテニウム(Ru)がより好ましい。PMISFET用の窒化チタンは4.5eV〜5.0eV程度である。
上記仕事関数制御膜は、例えば10nm〜100nm程度の厚さに形成されている。
上記第2ゲート電極84は、例えば銅、タングステン、アルミニウム等の金属配線材料で形成されている。
上記ゲート電極82の両側の上記半導体領域12には、エクステンション領域85を介してソース・ドレイン領域87と、エクステンション領域86を介してソース・ドレイン領域88が形成されている。上記エクステンション領域85、86は上記ソース・ドレイン領域87、88よりも低い濃度に形成されている。また、上記エクステンション領域85、86上、すなわち上記ゲート電極82の側壁にはサイドウォールスペーサ89が形成されている。
次に、上記容量素子90について説明する。
上記絶縁領域13上の上記第2凹部73の内面には第1容量電極91が形成されている。この第1容量電極91と上記第1ゲート電極83は同一材料で形成されている。
上記第1容量電極91の表面には容量絶縁膜92が形成されている。この容量絶縁膜92は、例えば、酸化シリコン(SiO2)、窒化シリコン(Si3N4)、酸化タンタル(Ta2O5)などで形成する。もちろん、上記説明したゲート絶縁膜81を形成する材料を用いることもできる。
上記第2凹部73の内部の上記容量絶縁膜92上には第2容量電極93が形成されている。この第2容量電極93と上記第2ゲート電極84は同一材料で形成されている。
なお、容量素子90の側壁にも上記サイドウォールスペーサ89と同材質のサイドウォールスペーサ94が形成されている。
上記絶縁領域13上の上記第2凹部73の内面には第1容量電極91が形成されている。この第1容量電極91と上記第1ゲート電極83は同一材料で形成されている。
上記第1容量電極91の表面には容量絶縁膜92が形成されている。この容量絶縁膜92は、例えば、酸化シリコン(SiO2)、窒化シリコン(Si3N4)、酸化タンタル(Ta2O5)などで形成する。もちろん、上記説明したゲート絶縁膜81を形成する材料を用いることもできる。
上記第2凹部73の内部の上記容量絶縁膜92上には第2容量電極93が形成されている。この第2容量電極93と上記第2ゲート電極84は同一材料で形成されている。
なお、容量素子90の側壁にも上記サイドウォールスペーサ89と同材質のサイドウォールスペーサ94が形成されている。
また、上記第1絶縁膜71上および上記サイドウォールスペーサ94の上部の一部に上記第2凹部73に連続する溝部74が形成されている。この溝部74内にも上記第1容量電極91と上記容量絶縁膜92が連続して形成されている。これによって、第1容量電極91の上部への取り出しが容易になる。
また、上記絶縁領域13は素子分離領域で形成されていることが好ましい。これによって、上記半導体基板11との間に寄生容量が生じないので、容量素子90の信頼性が向上される。
また、上記絶縁領域13は素子分離領域で形成されていることが好ましい。これによって、上記半導体基板11との間に寄生容量が生じないので、容量素子90の信頼性が向上される。
さらに、上記半導体基板11上には、上記トランジスタ素子80および上記容量素子90を被覆する第2絶縁膜101が形成されている。
上記第2絶縁膜101、第1絶縁膜71には、例えば、ソース・ドレイン領域87、88、容量素子90の第1容量電極91、第2容量電極93に通じるコンタクトホール102、103、104、105、106が形成されている。なお、第1容量電極91に通じるコンタクトホール104は、上記容量絶縁膜92を貫通して通じている。また図示はしていないが、トランジスタ素子80のゲート電極82上に通じるコンタクトホールも形成されている。
上記各コンタクトホール102、103、104、105、106のそれぞれには、プラグ107、108、109、110、111が形成されている。さらにプラグ107、108、109のそれぞれに対応して配線112、113、114が接続されていて、プラグ110、111に配線115が接続されている。
上記配線112〜115は、密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。また、上記配線112〜115をいわゆる溝配線で形成することもできる。その場合には、配線材料に銅を用いることができる。この場合も、密着層、バリア層を形成した後、銅配線を形成する。
上記密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成されている。
上記のように、半導体装置2が形成されている。
上記第2絶縁膜101、第1絶縁膜71には、例えば、ソース・ドレイン領域87、88、容量素子90の第1容量電極91、第2容量電極93に通じるコンタクトホール102、103、104、105、106が形成されている。なお、第1容量電極91に通じるコンタクトホール104は、上記容量絶縁膜92を貫通して通じている。また図示はしていないが、トランジスタ素子80のゲート電極82上に通じるコンタクトホールも形成されている。
上記各コンタクトホール102、103、104、105、106のそれぞれには、プラグ107、108、109、110、111が形成されている。さらにプラグ107、108、109のそれぞれに対応して配線112、113、114が接続されていて、プラグ110、111に配線115が接続されている。
上記配線112〜115は、密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。また、上記配線112〜115をいわゆる溝配線で形成することもできる。その場合には、配線材料に銅を用いることができる。この場合も、密着層、バリア層を形成した後、銅配線を形成する。
上記密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成されている。
上記のように、半導体装置2が形成されている。
上記第2半導体装置2では、第1容量電極91と容量絶縁膜92と第2容量電極93とからなる容量素子90は半導体基板11に形成された絶縁領域13上に形成されていることによって、容量素子90は印加電圧による特性変動が小さくなる。
また、第1ゲート電極83と第1容量電極91とが同一材料で形成され、第2ゲート電極84と第2容量電極93とが同一材料で形成されているので、同一の半導体基板11にトランジスタ素子80と容量素子90とを混載できる。
よって、同一の半導体基板11にトランジスタ素子80と、印加電圧による特性変動の少ない容量素子90が混載されているので、トランジスタ素子80と高性能なアナログ回路の混載が可能となるという利点がある。
また、第1ゲート電極83と第1容量電極91とが同一材料で形成され、第2ゲート電極84と第2容量電極93とが同一材料で形成されているので、同一の半導体基板11にトランジスタ素子80と容量素子90とを混載できる。
よって、同一の半導体基板11にトランジスタ素子80と、印加電圧による特性変動の少ない容量素子90が混載されているので、トランジスタ素子80と高性能なアナログ回路の混載が可能となるという利点がある。
次に、本発明の半導体装置の製造方法に係る一例(第1実施例)を、図3〜図5の製造工程断面図によって説明する。第1実施例で説明する製造方法は、一例として、前記図1を参照して説明した半導体装置1の製造方法の一例である。
図3(1)に示すように、半導体基板11に半導体領域12と絶縁領域13とを形成する。上記半導体基板11には、例えばシリコン半導体基板、化合物半導体基板等を用いる。上記半導体領域12は、半導体基板11をそのまま用い、上記絶縁領域13は、例えば半導体基板11に形成する素子分離領域を用いる。この素子分離領域は、例えばSTI(Shallow Trench Isolation)を形成する技術によって形成することができる。もちろん、上記絶縁領域13は、例えばLOCOS(Local Oxidation of Silicon)構造の素子分離領域で形成しても、その他の形態の素子分離領域で形成してもよい。
なお、上記半導体領域12と上記絶縁領域13は、SOI(Silicon on insulator)基板を用いて形成することもできる。
次に、上記半導体領域12上にゲート絶縁膜21を形成する。例えば、上記ゲート絶縁膜21を酸化シリコン膜で形成する場合には、例えば熱酸化法を用いて形成する。
上記ゲート絶縁膜21を高誘電率膜で形成する場合には、化学気相成長法、原子層蒸着法等の成膜技術を用いる。この場合、図示はしていないが、ゲート絶縁膜21は上記絶縁領域13上にも形成される。
なお、上記半導体領域12と上記絶縁領域13は、SOI(Silicon on insulator)基板を用いて形成することもできる。
次に、上記半導体領域12上にゲート絶縁膜21を形成する。例えば、上記ゲート絶縁膜21を酸化シリコン膜で形成する場合には、例えば熱酸化法を用いて形成する。
上記ゲート絶縁膜21を高誘電率膜で形成する場合には、化学気相成長法、原子層蒸着法等の成膜技術を用いる。この場合、図示はしていないが、ゲート絶縁膜21は上記絶縁領域13上にも形成される。
上記高誘電率膜としては、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物を用いることができる。
具体的には、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化ランタン(LaO3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiOx)、ジルコニウムシリケート(ZrSiOx)、ランタンシリケート(LaSiOx)、イットリウムシリケート(YSiOx)、タンタルシリケート(TaSiOx)、アルミニウムシリケート(AlSiOx)、チタン酸ジルコニウム(ZrTiOx)、酸化アルミニウムハフニウム(HfAlOx)もしくは酸化ジルコニウムハフニウム(HfZrOx)、またはこれら化合物の窒化物で形成する。
具体的には、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化ランタン(LaO3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiOx)、ジルコニウムシリケート(ZrSiOx)、ランタンシリケート(LaSiOx)、イットリウムシリケート(YSiOx)、タンタルシリケート(TaSiOx)、アルミニウムシリケート(AlSiOx)、チタン酸ジルコニウム(ZrTiOx)、酸化アルミニウムハフニウム(HfAlOx)もしくは酸化ジルコニウムハフニウム(HfZrOx)、またはこれら化合物の窒化物で形成する。
次に、上記半導体基板11上に第1電極層61を形成する。この第1電極層61は、トランジスタ素子のゲート絶縁膜21に接するゲート電極となるものであるから、トランジスタ素子の仕事関数を決定する仕事関数制御膜となる材料を用いることができる。
例えば、トランジスタ素子がNMISFETの場合、そのゲート電極では、4.6eV以下の仕事関数、望ましくは、4.3eV以下の仕事関数とする。トランジスタ素子がPMOSFETの場合、そのゲート電極では、4.6eV以上の仕事関数、望ましくは、4.9eV以上の仕事関数とする。
例えば、トランジスタ素子がNMISFETの場合、そのゲート電極では、4.6eV以下の仕事関数、望ましくは、4.3eV以下の仕事関数とする。トランジスタ素子がPMOSFETの場合、そのゲート電極では、4.6eV以上の仕事関数、望ましくは、4.9eV以上の仕事関数とする。
例えば、上記仕事関数制御膜の一例としては、チタン(Ti)、バナジウム(V)、ニッケル(Ni)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ルテニウム(Ru)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、白金(Pt)からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
NMISFETに適した仕事関数制御膜は、一例として、ハフニウム(Hf)、タンタル(Ta)等の金属、これらの金属を含む合金、これらの金属の化合物を用いることができ、具体的には、ハフニウムシリケート(HfSix)がより好ましい。NMISFET用のハフニウムシリケートは4.1eV〜4.3eV程度の仕事関数値である。
PMISFETに適した仕事関数制御膜は、一例として、チタン(Ti)、モリブデン(Mo)、ルテニウム(Ru)等の金属、これらの金属を含む合金、これらの金属の化合物を用いることができる。具体的には、窒化チタン(TiN)、ルテニウム(Ru)がより好ましい。PMISFET用の窒化チタンは4.5eV〜5.0eV程度の仕事関数値である。
PMISFETに適した仕事関数制御膜は、一例として、チタン(Ti)、モリブデン(Mo)、ルテニウム(Ru)等の金属、これらの金属を含む合金、これらの金属の化合物を用いることができる。具体的には、窒化チタン(TiN)、ルテニウム(Ru)がより好ましい。PMISFET用の窒化チタンは4.5eV〜5.0eV程度の仕事関数値である。
次に、上記第1電極層61上に容量絶縁膜32を形成する。この容量絶縁膜32は、例えば、酸化シリコン(SiO2)、窒化シリコン(Si3N4)、酸化タンタル(Ta2O5)などで形成する。もちろん、上記説明したゲート絶縁膜21を形成する材料を用いることもできる。
次に、図3(2)に示すように、上記容量絶縁膜32(前記図3(1)も参照)をパターニングして、上記絶縁領域13上の上記第1電極層61上に残す。上記パターニングは、例えば通常のレジストマスク(図示せず)を用いたエッチングにより行う。
次に、図3(3)に示すように、上記第1電極層61上に上記容量絶縁膜32を被覆する第2電極層62を形成する。上記第2電極層62は、例えばタングステン(W)で形成されている。また第2電極層62は、例えば、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができる。
次に、図4(4)に示すように、図示はしていないが、上記第2電極層62上に、ゲート電極を形成するためのレジストマスク(図示せず)と容量素子を形成するためのレジストマスク(図示せず)を形成する。それらのレジストマスクを用いて、上記第2電極層62、第1電極層61をパターニングする。その結果、上記半導体領域12上にゲート絶縁膜21を介して第1電極層61で第1ゲート電極23が形成され、その第1ゲート電極23上に上記第2電極層62で第2ゲート電極24が形成される。
このようにして、第1ゲート電極23、第2ゲート電極24を積層してなるゲート電極22が形成される。
同時に、第2電極層62で第2容量電極33が形成され、第1電極層61で第1容量電極31が形成される。
このようにして、絶縁領域13上に、第1容量電極31、容量絶縁膜32、第2容量電極33で容量素子30が形成される。
上記容量素子30を形成するときに、容量素子30を形成する上記レジストマスクは容量絶縁膜32より小さく形成する。これによって、レジストマスクをマスクにしたエッチングにより第2容量電極33を形成し、容量絶縁膜32をエッチングマスクにして第1容量電極31を形成する。したがって、第2容量電極33から容量絶縁膜32の一部が露出した状態に形成することができる。この露出させた部分で、後に説明するように、第1容量電極31の上部への電極取り出しが可能になる。
このようにして、第1ゲート電極23、第2ゲート電極24を積層してなるゲート電極22が形成される。
同時に、第2電極層62で第2容量電極33が形成され、第1電極層61で第1容量電極31が形成される。
このようにして、絶縁領域13上に、第1容量電極31、容量絶縁膜32、第2容量電極33で容量素子30が形成される。
上記容量素子30を形成するときに、容量素子30を形成する上記レジストマスクは容量絶縁膜32より小さく形成する。これによって、レジストマスクをマスクにしたエッチングにより第2容量電極33を形成し、容量絶縁膜32をエッチングマスクにして第1容量電極31を形成する。したがって、第2容量電極33から容量絶縁膜32の一部が露出した状態に形成することができる。この露出させた部分で、後に説明するように、第1容量電極31の上部への電極取り出しが可能になる。
次に、図4(5)に示すように、上記ゲート電極22の両側の上記半導体領域12にエクステンション領域25、26を形成する。このエクステンション領域25、26は、後に形成するソース・ドレイン領域よりも低い濃度に形成される。
例えばトランジスタ素子がNチャネルMISFETの場合、リン、砒素等のN型不純物をイオン注入して、上記エクステンション領域25、26を形成する。また、図示はしていないが、ショートチャネル特性を改善するために、例えば二フッ化ホウ素(BF2)などのP型不純物を追加でイオン注入しても良い。
また、例えばトランジスタ素子がPチャネルMISFETの場合、ホウ素(B)、二フッ化ホウ素(BF2)等のP型不純物をイオン注入して、上記エクステンション領域25、26を形成する。
例えばトランジスタ素子がNチャネルMISFETの場合、リン、砒素等のN型不純物をイオン注入して、上記エクステンション領域25、26を形成する。また、図示はしていないが、ショートチャネル特性を改善するために、例えば二フッ化ホウ素(BF2)などのP型不純物を追加でイオン注入しても良い。
また、例えばトランジスタ素子がPチャネルMISFETの場合、ホウ素(B)、二フッ化ホウ素(BF2)等のP型不純物をイオン注入して、上記エクステンション領域25、26を形成する。
次に、図4(6)に示すように、ゲート電極22の側壁にサイドウォールスペーサ29を形成する。このサイドウォールスペーサ29は、例えば、酸化シリコン膜もしくは窒化シリコン膜を全面に形成した後、エッチバックを行って、ゲート電極22の側壁に残すようにして形成される。または、酸化シリコン膜のサイドウォールスペーサを形成した後、窒化シリコン膜のサイドウォールスペーサを形成することも可能である。
上記サイドウォールスペーサ29を形成したとき、容量素子30の側壁にもサイドウォールスペーサ34が形成される。また、サイドウォールスペーサ29を形成するエッチバックでは、図示したようにサイドウォールスペーサ29の両側における上記ゲート絶縁膜21は除去されるが、残してもよい。
次に、上記ゲート電極22の一方側の上記半導体領域12に、上記エクステンション領域25を介してソース・ドレイン領域27を形成する。同時に上記ゲート電極22の他方側の上記半導体領域12に、上記エクステンション領域26を介してソース・ドレイン領域28を形成する。
例えばトランジスタ素子がNチャネルMISFETの場合、リン、砒素等のN型不純物を、上記エクステンション領域25、26よりも高濃度にイオン注入して、上記ソース・ドレイン領域27、28を形成する。
また、例えばトランジスタ素子がPチャネルMISFETの場合、ホウ素(B)、二フッ化ホウ素(BF2)等のP型不純物を上記エクステンション領域25、26よりも高濃度にイオン注入して、上記ソース・ドレイン領域27、28を形成する。
このようにして、トランジスタ素子20を形成する。
上記サイドウォールスペーサ29を形成したとき、容量素子30の側壁にもサイドウォールスペーサ34が形成される。また、サイドウォールスペーサ29を形成するエッチバックでは、図示したようにサイドウォールスペーサ29の両側における上記ゲート絶縁膜21は除去されるが、残してもよい。
次に、上記ゲート電極22の一方側の上記半導体領域12に、上記エクステンション領域25を介してソース・ドレイン領域27を形成する。同時に上記ゲート電極22の他方側の上記半導体領域12に、上記エクステンション領域26を介してソース・ドレイン領域28を形成する。
例えばトランジスタ素子がNチャネルMISFETの場合、リン、砒素等のN型不純物を、上記エクステンション領域25、26よりも高濃度にイオン注入して、上記ソース・ドレイン領域27、28を形成する。
また、例えばトランジスタ素子がPチャネルMISFETの場合、ホウ素(B)、二フッ化ホウ素(BF2)等のP型不純物を上記エクステンション領域25、26よりも高濃度にイオン注入して、上記ソース・ドレイン領域27、28を形成する。
このようにして、トランジスタ素子20を形成する。
次に、図5(7)に示すように、上記半導体基板11上に、上記トランジスタ素子20および上記容量素子30を被覆する層間絶縁膜41を形成する。この層間絶縁膜41は、例えば、窒化シリコン膜、酸化シリコン膜等で形成される。例えば全面にエッチングストッパとなる窒化シリコン膜を、例えば10nm〜20nm程度の厚さに形成した後、層間絶縁膜41の主要部を酸化シリコン膜で形成する。その後、層間絶縁膜41の表面を平坦化する。この平坦化には、例えば化学的機械研磨(CMP)法もしくはエッチバック法を用いる。
また、上記層間絶縁膜41には、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン(MSQ:Methyl Silsesquioxane)、ハイドロシルセスキオキサン(HSQ:Hydrogen Silsesquioxane)等を用いることも可能である。
また、上記層間絶縁膜41には、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン(MSQ:Methyl Silsesquioxane)、ハイドロシルセスキオキサン(HSQ:Hydrogen Silsesquioxane)等を用いることも可能である。
次に、通常のリソグラフィー技術およびエッチング技術によって、上記層間絶縁膜41に、ソース・ドレイン領域27、28、容量素子30の第1容量電極31、第2容量電極33に通じるコンタクトホール42、43、44、45、46を形成する。なお、第1容量電極31に通じるコンタクトホール44は、上記容量絶縁膜32を貫通して形成される。また図示はしていないが、トランジスタ素子20のゲート電極22上に通じるコンタクトホールも形成される。
上記エッチングでは、例えば上記層間絶縁膜41が窒化シリコン膜と酸化シリコン膜で形成されている場合には、酸化シリコン膜のエッチングは窒化シリコン膜および容量絶縁膜32によって一旦停止される。その後、窒化シリコン膜および容量絶縁膜32をエッチングすることで、各コンタクトホール42、43、44、45、46が形成される。
上記エッチングでは、例えば上記層間絶縁膜41が窒化シリコン膜と酸化シリコン膜で形成されている場合には、酸化シリコン膜のエッチングは窒化シリコン膜および容量絶縁膜32によって一旦停止される。その後、窒化シリコン膜および容量絶縁膜32をエッチングすることで、各コンタクトホール42、43、44、45、46が形成される。
次に、各コンタクトホール42、43、44、45、46の内面に、密着層(図示せず)、バリア層(図示せず)を順に形成する。その後、各コンタクトホール42、43、44、45、46の内部を埋め込むように、上記層間絶縁膜41上に導電膜を形成する。
上記密着層には、例えばチタン膜を用い、上記バリア層には、例えば窒化チタン膜、窒化タンタル膜等を用いる。また、上記導電膜には、例えばタングステンを用いる。
次いで、上記層間絶縁膜41上の余剰な導電膜、バリア層、密着層を除去して、各コンタクトホール42、43、44、45、46の内部に主として導電膜からなるプラグ47、48、49、50、51を形成する。上記余剰な導電膜、バリア層、密着層の除去には、例えば化学的機械研磨(CMP)法を用いる。
上記密着層には、例えばチタン膜を用い、上記バリア層には、例えば窒化チタン膜、窒化タンタル膜等を用いる。また、上記導電膜には、例えばタングステンを用いる。
次いで、上記層間絶縁膜41上の余剰な導電膜、バリア層、密着層を除去して、各コンタクトホール42、43、44、45、46の内部に主として導電膜からなるプラグ47、48、49、50、51を形成する。上記余剰な導電膜、バリア層、密着層の除去には、例えば化学的機械研磨(CMP)法を用いる。
次に、通常の金属配線の形成技術によって、プラグ47、48、49のそれぞれに対応して接続される配線52、53、54を形成し、同時にプラグ50、51に接続される配線55を形成する。
上記配線52〜55は、例えば次のように形成される。例えば、上記層間絶縁膜41上に密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成される。
また、上記配線52〜55をいわゆる溝配線で形成することもできる。溝配線の配線材料に銅を用いることができる。例えば、密着層、バリア層を形成した後、銅配線を形成する。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化タンタル膜で形成される。
その後、図示はしていないが、多層配線やパッシベーション膜などを形成する。
このようにして、半導体装置1が形成される。
上記配線52〜55は、例えば次のように形成される。例えば、上記層間絶縁膜41上に密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成される。
また、上記配線52〜55をいわゆる溝配線で形成することもできる。溝配線の配線材料に銅を用いることができる。例えば、密着層、バリア層を形成した後、銅配線を形成する。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化タンタル膜で形成される。
その後、図示はしていないが、多層配線やパッシベーション膜などを形成する。
このようにして、半導体装置1が形成される。
上記第1実施例の製造方法では、第1容量電極31と容量絶縁膜32と第2容量電極33とからなる容量素子30は半導体基板11に形成された絶縁領域13上に形成されることによって、容量素子30は印加電圧による特性変動が小さくなる。
また、第1ゲート電極23と第1容量電極31とが同一材料の第1電極層61で形成され、第2ゲート電極24と第2容量電極33とが同一材料の第2電極層62で形成されているので、同一の半導体基板11にトランジスタ素子20と容量素子30とを混載できる。
よって、同一の半導体基板11にトランジスタ素子20と、印加電圧による特性変動の少ない容量素子30が混載されているので、トランジスタ素子20と高性能なアナログ回路の混載が可能となるという利点がある。
また、第1ゲート電極23と第1容量電極31とが同一材料の第1電極層61で形成され、第2ゲート電極24と第2容量電極33とが同一材料の第2電極層62で形成されているので、同一の半導体基板11にトランジスタ素子20と容量素子30とを混載できる。
よって、同一の半導体基板11にトランジスタ素子20と、印加電圧による特性変動の少ない容量素子30が混載されているので、トランジスタ素子20と高性能なアナログ回路の混載が可能となるという利点がある。
次に、本発明の半導体装置の製造方法に係る一例(第2実施例)を、図6〜図10の製造工程断面図によって説明する。第2実施例では、埋め込みゲート構造のものを説明する。例えば、前記図2を参照して説明した半導体装置2の製造方法である。
図6(1)に示すように、半導体基板11に半導体領域12と絶縁領域13とを形成する。上記半導体基板11には、例えばシリコン半導体基板、化合物半導体基板等を用いる。上記半導体領域12は、半導体基板11をそのまま用い、上記絶縁領域13は、例えば半導体基板11に形成する素子分離領域を用いる。この素子分離領域は、例えばSTI(Shallow Trench Isolation)を形成する技術によって形成することができる。もちろん、上記絶縁領域13は、例えばLOCOS(Local Oxidation of Silicon)構造の素子分離領域で形成しても、その他の形態の素子分離領域で形成してもよい。
なお、上記半導体領域12と上記絶縁領域13は、SOI(Silicon on insulator)基板を用いて形成することもできる。
次に、上記半導体領域12上にダミーゲート絶縁膜63を形成、さらにこのダミーゲート絶縁膜63上にダミーゲートパターン64を形成する。同時に上記絶縁領域13上にダミー容量パターン65を形成する。
上記ダミーゲート絶縁膜63は、例えば熱酸化によって、上記半導体領域12表面に形成する。例えば、上記半導体領域12がシリコンであれば、酸化シリコン膜で形成される。
また、上記ダミーゲートパターン64およびダミー容量パターン65は、例えば、上記半導体基板11上にダミーパターン形成膜を形成し、そのダミーパターン形成膜を、例えばリソグラフィー技術とエッチング技術によってパターニングして形成される。上記ダミーパターン形成膜は、例えばポリシリコン膜で形成される。
なお、上記半導体領域12と上記絶縁領域13は、SOI(Silicon on insulator)基板を用いて形成することもできる。
次に、上記半導体領域12上にダミーゲート絶縁膜63を形成、さらにこのダミーゲート絶縁膜63上にダミーゲートパターン64を形成する。同時に上記絶縁領域13上にダミー容量パターン65を形成する。
上記ダミーゲート絶縁膜63は、例えば熱酸化によって、上記半導体領域12表面に形成する。例えば、上記半導体領域12がシリコンであれば、酸化シリコン膜で形成される。
また、上記ダミーゲートパターン64およびダミー容量パターン65は、例えば、上記半導体基板11上にダミーパターン形成膜を形成し、そのダミーパターン形成膜を、例えばリソグラフィー技術とエッチング技術によってパターニングして形成される。上記ダミーパターン形成膜は、例えばポリシリコン膜で形成される。
次に、図6(2)に示すように、上記ダミーゲートパターン64の両側の上記半導体領域12にエクステンション領域85、86を形成する。このエクステンション領域85、86は、後に形成するソース・ドレイン領域よりも低い濃度に形成される。
例えばトランジスタ素子がNチャネルMISFETの場合、リン、砒素等のN型不純物をイオン注入して、上記エクステンション領域85、86を形成する。また、図示はしていないが、ショートチャネル特性を改善するために、例えば二フッ化ホウ素(BF2)などのP型不純物を追加でイオン注入しても良い。
また、例えばトランジスタ素子がPチャネルMISFETの場合、ホウ素(B)、二フッ化ホウ素(BF2)等のP型不純物をイオン注入して、上記エクステンション領域85、86を形成する。
例えばトランジスタ素子がNチャネルMISFETの場合、リン、砒素等のN型不純物をイオン注入して、上記エクステンション領域85、86を形成する。また、図示はしていないが、ショートチャネル特性を改善するために、例えば二フッ化ホウ素(BF2)などのP型不純物を追加でイオン注入しても良い。
また、例えばトランジスタ素子がPチャネルMISFETの場合、ホウ素(B)、二フッ化ホウ素(BF2)等のP型不純物をイオン注入して、上記エクステンション領域85、86を形成する。
次に、図6(3)に示すように、ダミーゲートパターン64の側壁にサイドウォールスペーサ89を形成する。このサイドウォールスペーサ89は、例えば、酸化シリコン膜もしくは窒化シリコン膜を全面に形成した後、エッチバックを行って、ダミーゲートパターン64の側壁に残すようにして形成される。または、酸化シリコン膜のサイドウォールスペーサを形成した後、窒化シリコン膜のサイドウォールスペーサを形成することも可能である。
上記サイドウォールスペーサ89を形成したとき、ダミー容量パターン65の側壁にもサイドウォールスペーサ94が形成される。
また、サイドウォールスペーサ94を形成するエッチバックでは、図示したようにサイドウォールスペーサ89の両側における上記ダミーゲート絶縁膜63は除去されるが、残してもよい。
次に、上記ダミーゲートパターン64の一方側の上記半導体領域12に、上記エクステンション領域85を介してソース・ドレイン領域87を形成する。同時に上記ダミーゲートパターン64の他方側の上記半導体領域12に、上記エクステンション領域86を介してソース・ドレイン領域88を形成する。
例えばトランジスタ素子がNチャネルMISFETの場合、リン、砒素等のN型不純物を、上記エクステンション領域85、86よりも高濃度にイオン注入して、上記ソース・ドレイン領域87、88を形成する。
また、例えばトランジスタ素子がPチャネルMISFETの場合、ホウ素(B)、二フッ化ホウ素(BF2)等のP型不純物を上記エクステンション領域85、86よりも高濃度にイオン注入して、上記ソース・ドレイン領域87、88を形成する。
上記サイドウォールスペーサ89を形成したとき、ダミー容量パターン65の側壁にもサイドウォールスペーサ94が形成される。
また、サイドウォールスペーサ94を形成するエッチバックでは、図示したようにサイドウォールスペーサ89の両側における上記ダミーゲート絶縁膜63は除去されるが、残してもよい。
次に、上記ダミーゲートパターン64の一方側の上記半導体領域12に、上記エクステンション領域85を介してソース・ドレイン領域87を形成する。同時に上記ダミーゲートパターン64の他方側の上記半導体領域12に、上記エクステンション領域86を介してソース・ドレイン領域88を形成する。
例えばトランジスタ素子がNチャネルMISFETの場合、リン、砒素等のN型不純物を、上記エクステンション領域85、86よりも高濃度にイオン注入して、上記ソース・ドレイン領域87、88を形成する。
また、例えばトランジスタ素子がPチャネルMISFETの場合、ホウ素(B)、二フッ化ホウ素(BF2)等のP型不純物を上記エクステンション領域85、86よりも高濃度にイオン注入して、上記ソース・ドレイン領域87、88を形成する。
次に、図7(4)に示すように、上記ダミーゲートパターン64と上記ダミー容量パターン65を被覆する第1絶縁膜71を形成する。この第1絶縁膜71は、例えば酸化シリコン膜で形成される。または、上記第1絶縁膜71を、例えば、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン(MSQ:Methyl Silsesquioxane)、ハイドロシルセスキオキサン(HSQ:Hydrogen Silsesquioxane)等で形成することも可能である。
次に、上記ダミーゲートパターン64と上記ダミー容量パターン65のそれぞれの上面を露出させる。この露出工程は、例えば化学的機械研磨(CMP)法によって、上記ダミーゲートパターン64と上記ダミー容量パターン65のそれぞれの上面が露出するまで上記第1絶縁膜71を研磨する。この研磨では、上記第1絶縁膜71の表面は、上記ダミーゲートパターン64と上記ダミー容量パターン65とともに平坦化される。
次に、上記ダミーゲートパターン64と上記ダミー容量パターン65のそれぞれの上面を露出させる。この露出工程は、例えば化学的機械研磨(CMP)法によって、上記ダミーゲートパターン64と上記ダミー容量パターン65のそれぞれの上面が露出するまで上記第1絶縁膜71を研磨する。この研磨では、上記第1絶縁膜71の表面は、上記ダミーゲートパターン64と上記ダミー容量パターン65とともに平坦化される。
次に、図7(5)に示すように、上記第1絶縁膜71の上部の一部に上記ダミー容量パターン65に接続する溝部74を形成する。この溝部74は、例えば、レジスト塗布およびリソグラフィー技術によって溝部を形成する領域上に開口部を設けたレジストマスク(図示せず)を用いて、上記第1絶縁膜71の上部をエッチングすることで形成される。本実施例のように、ダミー容量パターン65の側壁にサイドウォールスペーサ94が形成されている場合には、そのサイドウォールスペーサ94の上部にも上記溝部74は形成される。
次に、図7(6)に示すように、上記ダミーゲートパターン64(前記図7(4)参照)と上記ダミー容量パターン65(前記図7(4)参照)を除去して、第1凹部72と第2凹部73を形成する。この除去工程は、例えば、ポリシリコンで形成されている上記ダミーゲートパターン64と上記ダミー容量パターン65を、例えば、酸化シリコン、窒化シリコン等で形成されている第1絶縁膜71およびサイドウォールスペーサ89、94に対して選択的にエッチングすることで達成できる。
次に、図8(7)に示すように、上記第1凹部の底部の上記半導体領域12上にゲート絶縁膜81を形成する。
上記ゲート絶縁膜81は、例えば酸化シリコン膜で形成される。もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化ランタン(LaO3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiOx)、ジルコニウムシリケート(ZrSiOx)、ランタンシリケート(LaSiOx)、イットリウムシリケート(YSiOx)、タンタルシリケート(TaSiOx)、アルミニウムシリケート(AlSiOx)、チタン酸ジルコニウム(ZrTiOx)、酸化アルミニウムハフニウム(HfAlOx)もしくは酸化ジルコニウムハフニウム(HfZrOx)、またはこれら化合物の窒化物で形成される。
上記ゲート絶縁膜81は、例えば酸化シリコン膜で形成される。もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化ランタン(LaO3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiOx)、ジルコニウムシリケート(ZrSiOx)、ランタンシリケート(LaSiOx)、イットリウムシリケート(YSiOx)、タンタルシリケート(TaSiOx)、アルミニウムシリケート(AlSiOx)、チタン酸ジルコニウム(ZrTiOx)、酸化アルミニウムハフニウム(HfAlOx)もしくは酸化ジルコニウムハフニウム(HfZrOx)、またはこれら化合物の窒化物で形成される。
上記ゲート絶縁膜81が熱酸化の酸化シリコン膜で形成されている場合には、上記第1凹部72内の上記半導体領域12上にのみ、上記ゲート絶縁膜81が形成される。また、図示はしていないが、上記ゲート絶縁膜81が原子層蒸着法、化学気相成長法等の成膜技術によって形成された膜の場合、上記第1絶縁膜71上、および上記第2凹部73、溝部74の各内面にもゲート絶縁膜81が形成される。
次に、上記第1凹部72の内面、上記第2凹部73の内面および上記溝部74の内面を含む上記第1絶縁膜71上に第1電極層121を形成する。この第1電極層121は、トランジスタ素子のゲート絶縁膜81に接するゲート電極となるものであるから、トランジスタ素子の仕事関数を決定する仕事関数制御膜となる材料を用いることができる。
例えば、トランジスタ素子がNMISFETの場合、そのゲート電極では、4.6eV以下の仕事関数、望ましくは、4.3eV以下の仕事関数とする。トランジスタ素子がPMOSFETの場合、そのゲート電極では、4.6eV以上の仕事関数、望ましくは、4.9eV以上の仕事関数とする。
例えば、トランジスタ素子がNMISFETの場合、そのゲート電極では、4.6eV以下の仕事関数、望ましくは、4.3eV以下の仕事関数とする。トランジスタ素子がPMOSFETの場合、そのゲート電極では、4.6eV以上の仕事関数、望ましくは、4.9eV以上の仕事関数とする。
例えば、上記仕事関数制御膜の一例としては、チタン(Ti)、バナジウム(V)、ニッケル(Ni)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ルテニウム(Ru)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、白金(Pt)からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
NMISFETに適した仕事関数制御膜は、一例として、ハフニウム(Hf)、タンタル(Ta)等の金属、これらの金属を含む合金、これらの金属の化合物を用いることができ、具体的には、ハフニウムシリケート(HfSix)がより好ましい。NMISFET用のハフニウムシリケートは4.1eV〜4.3eV程度の仕事関数値である。
PMISFETに適した仕事関数制御膜は、一例として、チタン(Ti)、モリブデン(Mo)、ルテニウム(Ru)等の金属、これらの金属を含む合金、これらの金属の化合物を用いることができる。具体的には、窒化チタン(TiN)、ルテニウム(Ru)がより好ましい。PMISFET用の窒化チタンは4.5eV〜5.0eV程度の仕事関数値である。
PMISFETに適した仕事関数制御膜は、一例として、チタン(Ti)、モリブデン(Mo)、ルテニウム(Ru)等の金属、これらの金属を含む合金、これらの金属の化合物を用いることができる。具体的には、窒化チタン(TiN)、ルテニウム(Ru)がより好ましい。PMISFET用の窒化チタンは4.5eV〜5.0eV程度の仕事関数値である。
次に、図8(8)に示すように、上記第1電極層121上に容量絶縁膜92を形成する。この容量絶縁膜92は、例えば、酸化シリコン(SiO2)、窒化シリコン(Si3N4)、酸化タンタル(Ta2O5)などで形成する。もちろん、上記説明したゲート絶縁膜81を形成する材料を用いることもできる。
次いで、上記容量絶縁膜92をパターニングして、上記絶縁領域13上の上記第1電極層121上、少なくとも上記第2凹部73内および上記溝部74内に残す。上記パターニングは、例えば通常のレジストマスク(図示せず)を用いたエッチングにより行う。
次いで、上記容量絶縁膜92をパターニングして、上記絶縁領域13上の上記第1電極層121上、少なくとも上記第2凹部73内および上記溝部74内に残す。上記パターニングは、例えば通常のレジストマスク(図示せず)を用いたエッチングにより行う。
次に、図8(9)に示すように、上記第1電極層121上に、上記容量絶縁膜92を被覆して上記第1凹部72の内部および上記第2凹部73が内部を埋め込まれる第2電極層122を形成する。上記第2電極層122は、例えば銅、タングステン、アルミニウム等の金属配線材料で形成される。
次に、上記第1絶縁膜71上の余剰な上記第2電極層122と上記容量絶縁膜92と上記第1電極層121を除去する。この除去工程は、例えば化学的機械研磨(CMP)法によって行うことができる。
その結果、上記第1凹部72内に、上記第1電極層121からなる第1ゲート電極83と、上記第2電極層122からなる第2ゲート電極84とでゲート電極82が形成される。同時に、上記第2凹部73内に、上記第1電極層121からなる第1容量電極91と上記容量絶縁膜92と上記第2電極層122からなる第2容量電極93とで、容量素子90が形成される。
また、上記溝部74の内部に上記第1電極層121が引き出された状態に形成される。また、溝部74内の第1電極層121上に容量絶縁膜92が形成されていてもよい。すなわち、溝部74内において、平坦化技術と併用して自己整合的に、第2電極層122から容量絶縁膜92もしくは第1電極層121の表面を露出させることが可能となる。
このようにして、半導体領域12にトランジスタ素子80が形成され、絶縁領域13上に容量素子90が形成される。
その結果、上記第1凹部72内に、上記第1電極層121からなる第1ゲート電極83と、上記第2電極層122からなる第2ゲート電極84とでゲート電極82が形成される。同時に、上記第2凹部73内に、上記第1電極層121からなる第1容量電極91と上記容量絶縁膜92と上記第2電極層122からなる第2容量電極93とで、容量素子90が形成される。
また、上記溝部74の内部に上記第1電極層121が引き出された状態に形成される。また、溝部74内の第1電極層121上に容量絶縁膜92が形成されていてもよい。すなわち、溝部74内において、平坦化技術と併用して自己整合的に、第2電極層122から容量絶縁膜92もしくは第1電極層121の表面を露出させることが可能となる。
このようにして、半導体領域12にトランジスタ素子80が形成され、絶縁領域13上に容量素子90が形成される。
ただし、上記溝部74上の上記第2電極層122は完全に除去しておく。上記溝部74上の第2電極層122を完全に除去するために、上記溝部74の深さは、上記溝部74に形成される上記第1電極層121の膜厚と上記容量絶縁膜92の膜厚との和よりも浅く形成される。
したがって、第2容量電極93から容量絶縁膜92の一部が露出した状態に形成されるので、この露出させた部分で、後に説明するように、第1容量電極91の上部への電極取り出しが可能になる。
したがって、第2容量電極93から容量絶縁膜92の一部が露出した状態に形成されるので、この露出させた部分で、後に説明するように、第1容量電極91の上部への電極取り出しが可能になる。
次に、図9(10)に示すように、上記第1絶縁膜71上に、上記トランジスタ素子80および上記容量素子90を被覆する第2絶縁膜101を形成する。この第2絶縁膜101は、例えば、酸化シリコン膜等で形成される。
また、上記第2絶縁膜101には、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン(MSQ:Methyl Silsesquioxane)、ハイドロシルセスキオキサン(HSQ:Hydrogen Silsesquioxane)等を用いることも可能である。
また、上記第2絶縁膜101には、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン(MSQ:Methyl Silsesquioxane)、ハイドロシルセスキオキサン(HSQ:Hydrogen Silsesquioxane)等を用いることも可能である。
次に、通常のリソグラフィー技術およびエッチング技術によって、上記第2絶縁膜101および上記第1絶縁膜71に、ソース・ドレイン領域87、88、容量素子90の第1容量電極91、第2容量電極93に通じるコンタクトホール102、103、104、105、106を形成する。なお、第1容量電極91に通じるコンタクトホール104は、上記容量絶縁膜92を貫通して形成される。また図示はしていないが、トランジスタ素子80のゲート電極82上に通じるコンタクトホールも形成される。
次に、各コンタクトホール102、103、104、105、106の内面に、密着層(図示せず)、バリア層(図示せず)を順に形成する。その後、各コンタクトホール102、103、104、105、106の内部を埋め込むように、上記第2絶縁膜101上に導電膜を形成する。
上記密着層には、例えばチタン膜を用い、上記バリア層には、例えば窒化チタン膜、窒化タンタル膜等を用いる。また、上記導電膜にはタングステンを用いる。
次いで、上記第2絶縁膜101上の余剰な導電膜、バリア層、密着層を除去して、各コンタクトホール102、103、104、105、106の内部に主として導電膜からなるプラグ107、108、109、110、111を形成する。上記余剰な導電膜、バリア層、密着層の除去には、例えば化学的機械研磨(CMP)法を用いる。
上記密着層には、例えばチタン膜を用い、上記バリア層には、例えば窒化チタン膜、窒化タンタル膜等を用いる。また、上記導電膜にはタングステンを用いる。
次いで、上記第2絶縁膜101上の余剰な導電膜、バリア層、密着層を除去して、各コンタクトホール102、103、104、105、106の内部に主として導電膜からなるプラグ107、108、109、110、111を形成する。上記余剰な導電膜、バリア層、密着層の除去には、例えば化学的機械研磨(CMP)法を用いる。
次に、通常の金属配線の形成技術によって、プラグ107、108、109のそれぞれに対応して接続される配線112、113、114を形成し、同時にプラグ110、111に接続される配線115を形成する。
上記配線112〜115は、例えば次のように形成される。例えば、上記第2絶縁膜101上に密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成される。
また、上記配線112〜115をいわゆる溝配線で形成することもできる。溝配線の配線材料に銅を用いることができる。例えば、密着層、バリア層を形成した後、銅配線を形成する。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化タンタル膜で形成される。
その後、図示はしていないが、多層配線やパッシベーション膜などを形成する。
このようにして、半導体装置2が形成される。
上記配線112〜115は、例えば次のように形成される。例えば、上記第2絶縁膜101上に密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成される。
また、上記配線112〜115をいわゆる溝配線で形成することもできる。溝配線の配線材料に銅を用いることができる。例えば、密着層、バリア層を形成した後、銅配線を形成する。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化タンタル膜で形成される。
その後、図示はしていないが、多層配線やパッシベーション膜などを形成する。
このようにして、半導体装置2が形成される。
上記第2実施例の製造方法では、第1容量電極91と容量絶縁膜92と第2容量電極93とからなる容量素子90は半導体基板11に形成された絶縁領域13上に形成されることによって、容量素子90は印加電圧による特性変動が小さくなる。
また、第1ゲート電極83と第1容量電極91とが同一材料の第1電極層121で形成され、第2ゲート電極84と第2容量電極93とが同一材料の第2電極層122で形成されているので、同一の半導体基板11にトランジスタ素子80と容量素子90とを混載できる。
よって、同一の半導体基板11にトランジスタ素子80と、印加電圧による特性変動の少ない容量素子90が混載されているので、トランジスタ素子80と高性能なアナログ回路の混載が可能となるという利点がある。
また、第1ゲート電極83と第1容量電極91とが同一材料の第1電極層121で形成され、第2ゲート電極84と第2容量電極93とが同一材料の第2電極層122で形成されているので、同一の半導体基板11にトランジスタ素子80と容量素子90とを混載できる。
よって、同一の半導体基板11にトランジスタ素子80と、印加電圧による特性変動の少ない容量素子90が混載されているので、トランジスタ素子80と高性能なアナログ回路の混載が可能となるという利点がある。
次に、本発明の半導体装置の製造方法に係る一例(第3実施例)を、図10〜図11の製造工程断面図によって説明する。第3実施例では、前記第2実施例において、ダミーゲート絶縁膜をゲート絶縁膜として形成する製造方法を説明する。例えば、前記図2を参照して説明した半導体装置2の変形例である。
図10(1)に示すように、前記製造方法の第2実施例において、ダミーゲート絶縁膜をゲート絶縁膜81として形成する。
具体的には、まず、前記製造方法の第2実施例と同様に、半導体基板11に半導体領域12と絶縁領域13とを形成する。上記半導体基板11には、例えばシリコン半導体基板、化合物半導体基板等を用いる。上記半導体領域12は、半導体基板11をそのまま用い、上記絶縁領域13は、例えば半導体基板11に形成する素子分離領域を用いる。この素子分離領域は、例えばSTI(Shallow Trench Isolation)を形成する技術によって形成することができる。もちろん、上記絶縁領域13は、例えばLOCOS(Local Oxidation of Silicon)構造の素子分離領域で形成しても、その他の形態の素子分離領域で形成してもよい。
なお、上記半導体領域12と上記絶縁領域13は、SOI(Silicon on insulator)基板を用いて形成することもできる。
次に、上記半導体領域12上にゲート絶縁膜81を形成、さらにこのゲート絶縁膜81上にダミーゲートパターン64を形成する。同時に上記絶縁領域13上にダミー容量パターン65を形成する。
上記ゲート絶縁膜81は、例えば熱酸化によって、上記半導体領域12表面に形成する。例えば、上記半導体領域12がシリコンであれば、酸化シリコン膜で形成される。
もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化ランタン(LaO3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiOx)、ジルコニウムシリケート(ZrSiOx)、ランタンシリケート(LaSiOx)、イットリウムシリケート(YSiOx)、タンタルシリケート(TaSiOx)、アルミニウムシリケート(AlSiOx)、チタン酸ジルコニウム(ZrTiOx)、酸化アルミニウムハフニウム(HfAlOx)もしくは酸化ジルコニウムハフニウム(HfZrOx)、またはこれら化合物の窒化物で形成される。
具体的には、まず、前記製造方法の第2実施例と同様に、半導体基板11に半導体領域12と絶縁領域13とを形成する。上記半導体基板11には、例えばシリコン半導体基板、化合物半導体基板等を用いる。上記半導体領域12は、半導体基板11をそのまま用い、上記絶縁領域13は、例えば半導体基板11に形成する素子分離領域を用いる。この素子分離領域は、例えばSTI(Shallow Trench Isolation)を形成する技術によって形成することができる。もちろん、上記絶縁領域13は、例えばLOCOS(Local Oxidation of Silicon)構造の素子分離領域で形成しても、その他の形態の素子分離領域で形成してもよい。
なお、上記半導体領域12と上記絶縁領域13は、SOI(Silicon on insulator)基板を用いて形成することもできる。
次に、上記半導体領域12上にゲート絶縁膜81を形成、さらにこのゲート絶縁膜81上にダミーゲートパターン64を形成する。同時に上記絶縁領域13上にダミー容量パターン65を形成する。
上記ゲート絶縁膜81は、例えば熱酸化によって、上記半導体領域12表面に形成する。例えば、上記半導体領域12がシリコンであれば、酸化シリコン膜で形成される。
もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化ランタン(LaO3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiOx)、ジルコニウムシリケート(ZrSiOx)、ランタンシリケート(LaSiOx)、イットリウムシリケート(YSiOx)、タンタルシリケート(TaSiOx)、アルミニウムシリケート(AlSiOx)、チタン酸ジルコニウム(ZrTiOx)、酸化アルミニウムハフニウム(HfAlOx)もしくは酸化ジルコニウムハフニウム(HfZrOx)、またはこれら化合物の窒化物で形成される。
上記ゲート絶縁膜81が熱酸化の酸化シリコン膜で形成されている場合には、上記半導体領域12上にのみ、上記ゲート絶縁膜81が形成される。また、図示はしていないが、上記ゲート絶縁膜81が原子層蒸着法、化学気相成長法等の成膜技術によって形成された膜の場合、上記絶縁領域13上にもゲート絶縁膜81が形成される。
また、上記ダミーゲートパターン64およびダミー容量パターン65は、例えば、上記半導体基板11上にダミーパターン形成膜を形成し、そのダミーパターン形成膜を、例えばリソグラフィー技術とエッチング技術によってパターニングして形成される。上記ダミーパターン形成膜は、例えばポリシリコン膜で形成される。
その後、前記図6(2)ないし前記図7(5)を参照して説明した工程を行う。
その結果、図10(2)に示すように、上記ダミーゲートパターン64の両側の上記半導体領域12にはエクステンション領域85、86が形成される。ダミーゲートパターン64の側壁にはサイドウォールスペーサ89が形成される。さらに、ダミー容量パターン65の側壁にもサイドウォールスペーサ94が形成される。
また、サイドウォールスペーサ89を形成するとき、図示したようにサイドウォールスペーサ89の両側における上記ゲート絶縁膜81は除去されるが、残してもよい。
その結果、図10(2)に示すように、上記ダミーゲートパターン64の両側の上記半導体領域12にはエクステンション領域85、86が形成される。ダミーゲートパターン64の側壁にはサイドウォールスペーサ89が形成される。さらに、ダミー容量パターン65の側壁にもサイドウォールスペーサ94が形成される。
また、サイドウォールスペーサ89を形成するとき、図示したようにサイドウォールスペーサ89の両側における上記ゲート絶縁膜81は除去されるが、残してもよい。
上記ダミーゲートパターン64の一方側の上記半導体領域12には、上記エクステンション領域85を介してソース・ドレイン領域87が形成される。同時に上記ダミーゲートパターン64の他方側の上記半導体領域12には、上記エクステンション領域86を介してソース・ドレイン領域88が形成される。
さらに、上記ダミーゲートパターン64と上記ダミー容量パターン65を被覆する第1絶縁膜71が形成される。そして第1絶縁膜71からダミーゲートパターン64と上記ダミー容量パターン65のそれぞれの上面が露出されている。また上記第1絶縁膜71の表面は、上記ダミーゲートパターン64と上記ダミー容量パターン65とともに平坦化される。
また、上記第1絶縁膜71の上部の一部およびサイドウォールスペーサ94の上部の一部に上記ダミー容量パターン65に接続する溝部74が形成される。
次に、図10(3)に示すように、上記ダミーゲートパターン64(前記図10(2)参照)と上記ダミー容量パターン65(前記図10(2)参照)を除去して、第1凹部72と第2凹部73を形成する。この除去工程は、例えば、ポリシリコンで形成されている上記ダミーゲートパターン64と上記ダミー容量パターン65を、例えば、酸化シリコン、窒化シリコン等で形成されているゲート絶縁膜81、第1絶縁膜71およびサイドウォールスペーサ89、94に対して、例えば臭化水素と酸素の混合ガス系のエッチングガスや塩素系エッチングガスを用いたプラズマエッチングによって選択的にエッチングすることで達成できる。
また、図示はしていないが、金属酸化物、金属窒化物、金属酸窒化物でゲート絶縁膜が形成されている場合は、ゲート絶縁膜81が半導体領域12上および絶縁領域13上に形成されている。よって、従来のポリシリコンの選択エッチングに用いられる例えば臭化水素と酸素の混合ガス系のエッチングガスを用いることができる。
この第1凹部72を形成するときに、ゲート絶縁膜81は残すようにすることがこの工程の重要な点である。
また、図示はしていないが、金属酸化物、金属窒化物、金属酸窒化物でゲート絶縁膜が形成されている場合は、ゲート絶縁膜81が半導体領域12上および絶縁領域13上に形成されている。よって、従来のポリシリコンの選択エッチングに用いられる例えば臭化水素と酸素の混合ガス系のエッチングガスを用いることができる。
この第1凹部72を形成するときに、ゲート絶縁膜81は残すようにすることがこの工程の重要な点である。
次に、図11(4)に示すように、上記第1凹部72の内面、上記第2凹部73の内面および上記溝部74の内面を含む上記第1絶縁膜71上に第1電極層121を形成する。この第1電極層121は、トランジスタ素子のゲート絶縁膜81に接するゲート電極となるものであるから、トランジスタ素子の仕事関数を決定する前記第2実施例で説明した仕事関数制御膜となる材料を用いることができる。
次に、前記図8(8)ないし前記図9(10)を参照して説明したのと同様にして、図11(5)に示すように、上記第1電極層121上に容量絶縁膜92を形成する。
次いで、上記容量絶縁膜92をパターニングして、上記絶縁領域13上の上記第1電極層121上、少なくとも上記第2凹部73内および上記溝部74内に残す。
次いで、上記容量絶縁膜92をパターニングして、上記絶縁領域13上の上記第1電極層121上、少なくとも上記第2凹部73内および上記溝部74内に残す。
次に、上記第1電極層121上に、上記容量絶縁膜92を被覆して上記第1凹部72の内部および上記第2凹部73の内部が埋め込まれる第2電極層122を形成する。次いで、上記第1絶縁膜71上の余剰な上記第2電極層122と上記容量絶縁膜92と上記第1電極層121を除去する。
その結果、上記第1凹部72内に、上記第1電極層121からなる第1ゲート電極83と、上記第2電極層122からなる第2ゲート電極84とでゲート電極82が形成される。同時に、上記第2凹部73内に、上記第1電極層121からなる第1容量電極91と上記容量絶縁膜92と上記第2電極層122からなる第2容量電極93とで、容量素子90が形成される。
また、上記溝部74の内部に上記第1電極層121が引き出された状態に形成される。また、溝部74内の第1電極層121上に容量絶縁膜92が形成されていてもよい。
このようにして、半導体領域12にトランジスタ素子80が形成され、絶縁領域13上に容量素子90が形成される。
その結果、上記第1凹部72内に、上記第1電極層121からなる第1ゲート電極83と、上記第2電極層122からなる第2ゲート電極84とでゲート電極82が形成される。同時に、上記第2凹部73内に、上記第1電極層121からなる第1容量電極91と上記容量絶縁膜92と上記第2電極層122からなる第2容量電極93とで、容量素子90が形成される。
また、上記溝部74の内部に上記第1電極層121が引き出された状態に形成される。また、溝部74内の第1電極層121上に容量絶縁膜92が形成されていてもよい。
このようにして、半導体領域12にトランジスタ素子80が形成され、絶縁領域13上に容量素子90が形成される。
ただし、上記溝部74上の上記第2電極層122は完全に除去しておく。このように溝部74上の第2電極層122を完全に除去するために、上記溝部74の深さは、上記溝部74に形成される上記第1電極層121の膜厚と上記容量絶縁膜92の膜厚との和よりも浅く形成される。
したがって、第2容量電極93から容量絶縁膜92の一部が露出した状態に形成されるので、この露出させた部分で、第1容量電極91の上部への電極取り出しが可能になる。
したがって、第2容量電極93から容量絶縁膜92の一部が露出した状態に形成されるので、この露出させた部分で、第1容量電極91の上部への電極取り出しが可能になる。
次に、上記第1絶縁膜71上に、上記トランジスタ素子80および上記容量素子90を被覆する第2絶縁膜101を形成する。
次に、通常のリソグラフィー技術およびエッチング技術によって、上記第2絶縁膜101および上記第1絶縁膜71に、ソース・ドレイン領域87、88、容量素子90の第1容量電極91、第2容量電極93に通じるコンタクトホール102、103、104、105、106を形成する。なお、第1容量電極91に通じるコンタクトホール104は、上記容量絶縁膜92を貫通して形成される。また図示はしていないが、トランジスタ素子80のゲート電極82上に通じるコンタクトホールも形成される。
上記エッチングでは、例えば上記第2絶縁膜101が窒化シリコン膜と酸化シリコン膜で形成されている場合には、酸化シリコン膜のエッチングは窒化シリコン膜および容量絶縁膜92によって一旦停止される。その後、窒化シリコン膜および容量絶縁膜92をエッチングすることで、各コンタクトホール102、103、104、105、106が形成される。
上記エッチングでは、例えば上記第2絶縁膜101が窒化シリコン膜と酸化シリコン膜で形成されている場合には、酸化シリコン膜のエッチングは窒化シリコン膜および容量絶縁膜92によって一旦停止される。その後、窒化シリコン膜および容量絶縁膜92をエッチングすることで、各コンタクトホール102、103、104、105、106が形成される。
次に、各コンタクトホール102、103、104、105、106の内面に、密着層(図示せず)、バリア層(図示せず)を順に形成する。その後、各コンタクトホール102、103、104、105、106の内部を埋め込むように、上記第2絶縁膜101上に導電膜を形成する。
上記密着層には、例えばチタン膜を用い、上記バリア層には、例えば窒化チタン膜、窒化タンタル膜等を用いる。また、上記導電膜にはタングステンを用いる。
次いで、上記第2絶縁膜101上の余剰な導電膜、バリア層、密着層を除去して、各コンタクトホール102、103、104、105、106の内部に主として導電膜からなるプラグ107、108、109、110、111を形成する。上記余剰な導電膜、バリア層、密着層の除去には、例えば化学的機械研磨(CMP)法を用いる。
上記密着層には、例えばチタン膜を用い、上記バリア層には、例えば窒化チタン膜、窒化タンタル膜等を用いる。また、上記導電膜にはタングステンを用いる。
次いで、上記第2絶縁膜101上の余剰な導電膜、バリア層、密着層を除去して、各コンタクトホール102、103、104、105、106の内部に主として導電膜からなるプラグ107、108、109、110、111を形成する。上記余剰な導電膜、バリア層、密着層の除去には、例えば化学的機械研磨(CMP)法を用いる。
次に、通常の金属配線の形成技術によって、プラグ107、108、109のそれぞれに対応して接続される配線112、113、114を形成し、同時にプラグ110、111に接続される配線115を形成する。
上記配線112〜115は、例えば次のように形成される。例えば、上記第2絶縁膜101上に密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成される。
また、上記配線112〜115をいわゆる溝配線で形成することもできる。溝配線の配線材料に銅を用いることができる。例えば、密着層、バリア層を形成した後、銅配線を形成する。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化タンタル膜で形成される。
その後、図示はしていないが、多層配線やパッシベーション膜などを形成する。
このようにして、半導体装置3が形成される。
上記配線112〜115は、例えば次のように形成される。例えば、上記第2絶縁膜101上に密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成される。
また、上記配線112〜115をいわゆる溝配線で形成することもできる。溝配線の配線材料に銅を用いることができる。例えば、密着層、バリア層を形成した後、銅配線を形成する。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化タンタル膜で形成される。
その後、図示はしていないが、多層配線やパッシベーション膜などを形成する。
このようにして、半導体装置3が形成される。
上記第3実施例の製造方法では、第1容量電極91と容量絶縁膜92と第2容量電極93とからなる容量素子90は半導体基板11に形成された絶縁領域13上に形成されることによって、容量素子90は印加電圧による特性変動が小さくなる。
また、第1ゲート電極83と第1容量電極91とが同一材料の第1電極層121で形成され、第2ゲート電極84と第2容量電極93とが同一材料の第2電極層122で形成されているので、同一の半導体基板11にトランジスタ素子80と容量素子90とを混載できる。
よって、同一の半導体基板11にトランジスタ素子80と、印加電圧による特性変動の少ない容量素子90が混載されているので、トランジスタ素子80と高性能なアナログ回路の混載が可能となるという利点がある。
また、第2実施例のようにダミーゲート絶縁膜を形成する必要がないので、前記第2実施例よりも工程数の削減が可能になる。
また、第1ゲート電極83と第1容量電極91とが同一材料の第1電極層121で形成され、第2ゲート電極84と第2容量電極93とが同一材料の第2電極層122で形成されているので、同一の半導体基板11にトランジスタ素子80と容量素子90とを混載できる。
よって、同一の半導体基板11にトランジスタ素子80と、印加電圧による特性変動の少ない容量素子90が混載されているので、トランジスタ素子80と高性能なアナログ回路の混載が可能となるという利点がある。
また、第2実施例のようにダミーゲート絶縁膜を形成する必要がないので、前記第2実施例よりも工程数の削減が可能になる。
1…半導体装置、11…半導体基板、12…半導体領域、13…絶縁領域、20…トランジスタ素子、21…ゲート絶縁膜、22…ゲート電極、23…第1ゲート電極、24…第2ゲート電極、27,28…ソース・ドレイン領域、30…容量素子、31…第1容量電極、32…容量絶縁膜、33…第2容量電極
Claims (14)
- 半導体基板の半導体領域と、
前記半導体基板に形成された前記半導体領域を分離する絶縁領域と、
前記半導体領域に形成されたトランジスタ素子と、
前記絶縁領域上に形成された容量素子を有し、
前記トランジスタ素子は、
前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体領域に形成されたソース・ドレイン領域を有し、
前記容量素子は、
前記絶縁領域上に形成された第1容量電極と、
前記第1容量電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された第2容量電極を有し、
前記ゲート電極は第1ゲート電極とその上に形成された第2ゲート電極を有し、
前記第1容量電極と前記第1ゲート電極は同一材料で形成され、
前記第2容量電極と前記第2ゲート電極は同一材料で形成されている
半導体装置。 - 前記第1ゲート電極は仕事関数制御膜である
請求項1記載の半導体装置。 - 前記第1容量電極の一部が前記容量絶縁膜から露出されている
請求項1記載の半導体装置。 - 前記絶縁領域は素子分離領域である
請求項1記載の半導体装置。 - 半導体基板の半導体領域と、
前記半導体基板に形成された前記半導体領域を分離する絶縁領域と、
前記半導体領域に形成されたトランジスタ素子と、
前記絶縁領域上に形成された容量素子を有し、
前記トランジスタ素子は、
前記半導体基板上に形成された第1絶縁膜と、
前記半導体領域上の前記第1絶縁膜に形成された第1凹部と、
前記第1凹部内に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第1凹部の内面に形成された第1ゲート電極と、
前記第1凹部内の前記第1ゲート電極上に形成された第2ゲート電極と、
前記第1ゲート電極と前記第2ゲート電極からなるゲート電極の両側の前記半導体領域に形成されたソース・ドレイン領域を有し、
前記容量素子は、
前記絶縁領域上の前記第1絶縁膜に形成された第2凹部と、
前記第2凹部の内面に形成された第1容量電極と、
前記第1容量電極上に形成された容量絶縁膜と、
前記第2凹部内の前記容量絶縁膜上に形成された第2容量電極を有し、
前記第1容量電極と前記第1ゲート電極は同一材料で形成され、
前記第2容量電極と前記第2ゲート電極は同一材料で形成されている
半導体装置。 - 前記第1絶縁膜上の一部に前記第2凹部に連続する溝部が形成され、
前記溝部内にも前記第1容量電極と前記容量絶縁膜が連続して形成されている
請求項5記載の半導体装置。 - 前記絶縁領域は素子分離領域である
請求項5記載の半導体装置。 - 半導体基板に半導体領域と絶縁領域とを形成する工程と、
前記半導体領域上にゲート絶縁膜を形成する工程と、
前記半導体基板上に第1電極層を形成する工程と、
前記絶縁領域上の前記第1電極層上に容量絶縁膜を形成する工程と、
前記第1電極層上に容量絶縁膜を被覆する第2電極層を形成する工程と、
前記第2電極層と前記第1電極層とを加工して前記ゲート絶縁膜上にゲート電極を形成するとともに、前記第2電極層と前記容量絶縁膜と前記第1電極層とを加工して容量素子を形成する工程と、
前記ゲート電極の両側における前記半導体領域にソース・ドレイン領域を形成する工程を有する
半導体装置の製造方法。 - 前記容量素子を形成するときに、
前記第2電極層上に該第2電極層をエッチングするための前記容量絶縁膜よりも小さいマスクを形成した後、前記マスクを用いて前記第2電極層をエッチングし、
その後、前記容量絶縁膜をエッチングマスクにして前記第1電極層を形成する
請求項8記載の半導体装置の製造方法。 - 半導体基板に半導体領域と絶縁領域とを形成する工程と、
前記半導体領域上にダミーゲート絶縁膜を形成する工程と、
前記ダミーゲート絶縁膜上にダミーゲートパターンを形成するとともに前記絶縁領域上にダミー容量パターンを形成する工程と、
前記ダミーゲートパターンの両側における前記半導体領域にソース・ドレイン領域を形成する工程と、
前記ダミーゲートパターンと前記ダミー容量パターンを被覆する第1絶縁膜を形成した後、前記ダミーゲートパターンと前記ダミー容量パターンのそれぞれの上面を露出させる工程と、
前記ダミーゲートパターンと前記ダミーゲート絶縁膜と前記ダミー容量パターンを除去して、前記第1絶縁膜に第1凹部と第2凹部を形成する工程と、
前記第1凹部の内面と前記第2凹部の内面を含む前記第1絶縁膜上に第1電極層を形成する工程と、
前記第1凹部の底部の前記半導体領域上にゲート絶縁膜を形成する工程と、
前記第2凹部内の前記第1電極層上に容量絶縁膜を形成する工程と、
前記第1電極層上に前記容量絶縁膜を被覆して前記第1凹部内と前記第2凹部内が埋め込まれる第2電極層を形成する工程と、
前記第1絶縁膜上の余剰な前記第2電極層と前記容量絶縁膜と前記第1電極層を除去して、前記第1凹部内に前記第1電極層と前記第2電極層からなるゲート電極を形成するとともに、前記第2凹部内に前記第1電極層と前記容量絶縁膜と前記第2電極層とからなる容量素子を形成する工程とを有する
半導体装置の製造方法。 - 前記ダミーゲートパターンと前記ダミー容量パターンのそれぞれの上面を露出させた後に前記第1絶縁膜の上部に前記ダミー容量パターンに接続する溝部を形成する工程を有し、
前記第2凹部内に前記第1電極層と前記容量絶縁膜を形成するときに、前記溝部内にも前記第1電極層と前記容量絶縁膜を形成する
請求項10記載の半導体装置の製造方法。 - 前記溝部の深さは、前記第1電極の膜厚と前記容量絶縁膜の膜厚との和よりも浅く形成される
請求項11記載の半導体装置の製造方法。 - 前記半導体領域上にダミーゲートパターンを形成するとともに前記絶縁領域上にダミー容量パターンを形成する工程を行った後、
前記ダミーゲートパターンの両側における前記半導体領域に前記ソース・ドレイン領域よりも低濃度のエクステンション領域を形成する工程と、
前記ダミーゲートパターンおよび前記ダミー容量パターンの両側にサイドウォール絶縁膜を形成する工程を行ってから、
前記ダミーゲートパターンの両側に前記サイドウォール絶縁膜を介して前記半導体領域に前記ソース・ドレイン領域を形成し、
前記溝部を形成するときに、前記第1絶縁膜の上部とともに前記サイドウォールスペーサの上部にも形成する
請求項11記載の半導体装置の製造方法。 - 半導体基板に半導体領域と絶縁領域とを形成する工程と、
前記半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にダミーゲートパターンを形成するとともに前記絶縁領域上にダミー容量パターンを形成する工程と、
前記ダミーゲートパターンの両側における前記半導体領域にソース・ドレイン領域を形成する工程と、
前記ダミーゲートパターンと前記ダミー容量パターンを被覆する第1絶縁膜を形成した後、前記ダミーゲートパターンと前記ダミー容量パターンのそれぞれの上面を露出させる工程と、
前記ダミーゲートパターンと前記ダミー容量パターンを除去して、前記第1絶縁膜に第1凹部と第2凹部を形成する工程と、
前記第1凹部の内面と前記第2凹部の内面を含む前記第1絶縁膜上に第1電極層を形成する工程と、
前記第2凹部内の前記第1電極層上に容量絶縁膜を形成する工程と、
前記第1電極層上に前記容量絶縁膜を被覆して前記第1凹部内と前記第2凹部内が埋め込まれる第2電極層を形成する工程と、
前記第1絶縁膜上の余剰な前記第2電極層と前記容量絶縁膜と前記第1電極層を除去して、前記第1凹部内に前記第1電極層と前記第2電極層からなるゲート電極を形成するとともに、前記第2凹部内に前記第1電極層と前記容量絶縁膜と前記第2電極層とからなる容量素子を形成する工程とを有する
半導体装置の製造方法。
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FR2980915A1 (fr) * | 2011-09-30 | 2013-04-05 | St Microelectronics Crolles 2 | Procede de fabrication de capacites dans un circuit integre |
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2008
- 2008-06-30 JP JP2008169792A patent/JP2010010507A/ja not_active Abandoned
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