TWI484592B - 具有金屬閘極電晶體與電阻結構之半導體元件及其製作方法之方法 - Google Patents

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Description

具有金屬閘極電晶體與電阻結構之半導體元件及其製作方法之方法
本發明是關於一種製作具有金屬閘極電晶體與電阻結構的方法，尤指一種於電阻區的淺溝隔離中形成凹槽，並使電阻頂部低於金屬閘極電晶體頂部的方法。
在半導體產業中，由於多晶矽材料具有抗熱性質，因此在製作典型金屬氧化物半導體(MOS)電晶體時通常會使用多晶矽材料來製作電晶體的閘極電極，使其源極與汲極區域得以在高溫下一起進行退火。其次，由於多晶矽能夠阻擋以離子佈植所摻雜之原子進入通道區域，因此在閘極圖案化之後能容易地再進行高溫形成自行對準的源極與汲極區域。
然而，多晶矽閘極仍有許多缺點。首先，與大多數金屬材料相比，多晶矽閘極是以高電阻值的半導體材料所形成。這造成多晶矽閘極是以比金屬導線為低的速率在操作。為了彌補高電阻與其相應之較低操作速率，多晶矽材料通常需要大量與昂貴的矽化金屬處理，使其操作速率可提升至可接受的範圍。
其次，多晶矽閘極容易產生空乏效應(depletion effect)。嚴格來說，目前多晶矽的摻雜濃度只能達到約2x2020 /cm3 到約3x1020 /cm3 的範圍。在閘極材料中的摻雜濃度需要至少達到5x1021 /cm3 的條件下，由於摻雜濃度上的限制，當多晶矽閘極受到偏壓時，缺乏載子，使靠近多晶矽閘極與閘極介電層的介面上就容易產生空乏區。此空乏效應除了會使等效的閘極介電層厚度增加，又同時造成閘極電容值下降，進而導致元件驅動能力衰退等困境。
故目前便有新的閘極材料被研製生產，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極。功函數金屬閘極電晶體的製作一方面需要考量各材料的厚度與成分控制的要求，另一方面則需考量到整合其他元件的複雜性。因此，在這個嚴苛的製程環境下，如何在製作具有功函數金屬閘極電晶體的同時又整合其他例如電容或電阻等被動元件的製程，而同時達到降低成本與完成具有競爭力產品的作法即為現今一重要課題。
因此本發明之主要目的是提供一種整合電阻與金屬閘極電晶體的製作方法及結構。
本發明較佳實施例是揭露一種製作金屬閘極電晶體與電阻之方法。首先提供一基底，且基底上定義有一電晶體區以及一電阻區。然後形成一淺溝隔離於電阻區之基底中、形成一凹槽於電阻區之淺溝隔離中以及形成至少一閘極於電晶體區以及一電阻於電阻區之凹槽中。然後將該閘極轉換成一金屬閘極電晶體。
本發明另一實施例是揭露一種具有金屬閘極的電晶體，包含有一基底，該基底具有一電晶體區及一電阻區；一淺溝隔離設於基底之電阻區中；一凹槽設於電阻區之淺溝隔離中；一電阻設於淺溝隔離之凹槽中；以及一金屬閘極電晶體設於電晶體區。
請參照第1圖至第8圖，第1圖至第8圖為本發明較佳實施例整合電阻與一具有金屬閘極之電晶體示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator；SOI)基底等。然後在基底12中定義至少一電阻區14以及一電晶體區16，並於電阻區14的基底12中形成一淺溝隔離(STI)18結構。淺溝隔離(STI)18的製作方法一般涉及下列步驟：在基底12上全面覆蓋一選擇性的緩衝層如薄氧化層，再全面覆蓋一硬遮罩層如氮化矽層；以微影製程定義出欲形成淺溝隔離(STI)18的區域，再以蝕刻製程在此區域的基底12中挖出溝槽；在基底12上全面性地形成絕緣材料如氧化矽以填滿欲形成淺溝隔離(STI)18的溝槽；選擇性地進行熱處理如在含氧環境下的熱處理以密化絕緣材料並對整體結構進行修補；再以平坦化處理如化學機械研磨去除多餘的絕緣材料以暴露出基底12；及去除硬遮罩層。通常去除硬遮罩層後所得到的淺溝隔離(STI)18結構的頂表面會高於基底12的頂表面(為了降低圖示之複雜度，在圖示中並未顯示此一特徵)，但淺溝隔離(STI)18結構的頂表面高度會隨著後續製程而逐漸改變。
接著形成一由氧化物、氮化物等之介電材料所構成的選擇性閘極絕緣層20在基底12表面以及一由高介電常數介電層22、一選擇性之遮蓋層24以及一金屬層26所構成的堆疊薄膜74在選擇性的閘極絕緣層20上。本實施例的閘極絕緣層20雖為單層結構，但不侷限於此，閘極絕緣層20又可由一多層結構所構成，例如可包括一氧化層以及上述之高介電常數介電層22。在本較佳實施例中，高介電常數介電層22較佳由矽酸鉿氧化合物(HfSiO)、矽酸鉿氮氧化合物(HfSiON)、氧化鉿(HfO)、氧化鑭(LaO)、鋁酸鑭(LaAlO)、氧化鋯(ZrO)、矽酸鋯氧化合物(ZrSiO)或鋯酸鉿(HfZrO)，或其組合所構成；遮蓋層24較佳由氧化鑭(LaO)、氧化鏑(Dy2 O3 )或其組合所構成；而金屬層26可依據電晶體的型態由N型功函數金屬所構成或由P型功函數金屬所構成。舉例來說，若後續欲於電晶體區16中所製備的電晶體為NMOS電晶體，金屬層26可由氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、鋁、Ta、Ti、Hf或其組合等N型金屬所構成。若所製備的電晶體為PMOS電晶體，金屬層26可由氮化鈦(TiN)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)或碳氮氧化鉭(TaCNO)等P型金屬所構成。
接著如第2圖所示，選擇性去除部分堆疊薄膜74。例如形成一圖案化光阻層(圖未示)在堆疊薄膜74表面以裸露出欲形成凹槽76的區域，然後利用此圖案化光阻層當作遮罩進行一蝕刻製程，以去除電阻區14的部分堆疊薄膜74及設於堆疊薄膜74下方的部分淺溝隔離18並同時於電阻區14的淺溝隔離18中形成一凹槽76。此蝕刻製程可為乾式蝕刻製程或濕式蝕刻製程或其組合，且此蝕刻製程可為單一道蝕刻製程(於同一機台中完成)或多道蝕刻製程之組合(於同一機台中完成或不同機台中完成)。形成凹槽76後，將圖案化光阻層去除。
如第3圖所示，依序全面性地形成一多晶矽層(圖未示)以及一遮罩層(圖未示)在堆疊薄膜74上，然後形成另一圖案化光阻層(圖未示)在遮罩層上，並利用此圖案化光阻層當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟去除部分的遮罩層、多晶矽層及堆疊薄膜74，並剝除圖案化光阻層，以於電阻區14形成一由圖案化遮罩層30與圖案化多晶矽層所構成的多晶矽電阻28及於電晶體區16形成一由圖案化遮罩層30與圖案化多晶矽層所構成的閘極32。應注意，在凹槽76的角落可能會因為多晶矽殘留而形成多晶矽間隙壁(為了降低圖示之複雜度，在圖示中並未顯示此一特徵)，因此宜控制電阻28與凹槽76邊角間的距離以避免電阻28與多晶矽間隙壁合併而使電阻值超出原本的規格。在本實施例中，多晶矽電阻28及閘極32可由不具有任何摻質(undoped)的多晶矽材料或由具有N+或P+摻質的多晶矽材料所構成，亦可由其他半導體或導體材料所構成，而遮罩層30則是由二氧化矽(SiO2 )、氮化矽(SiN)、碳化矽(SiC)或氮氧化矽(SiON)等所構成。
如第4圖所示，接著再利用形成凹槽76的相同光罩形成一圖案化光阻層(圖未示)僅裸露出凹槽76之區域，當作遮罩進行另一次蝕刻製程，以去除電阻區14中覆蓋在多晶矽電阻28上表面的遮罩層30。需注意的是，本發明可在去除遮罩層30的時候調整蝕刻的製程參數來過蝕刻多晶矽以控制多晶矽電阻28的高度，藉此調整截面積而控制電阻本身的阻值。又，由於淺溝隔離18的材料亦為介電材料，因此在去除電阻區14之遮罩層30時可能會使淺溝隔離18未被電阻28所遮覆的部分受到蝕刻而表面塌陷(為了降低圖示之複雜度，在圖示中並未顯示此一特徵)。
如第5圖所示，然後在電晶體區16選擇性進行一淺摻雜製程，以形成所需的輕摻雜源極汲極34。舉例來說，本發明可先覆蓋一圖案化光阻層(圖未示)在不欲進行摻雜的區域，然後利用該圖案化光阻層當作遮罩進行一離子佈植，將N型或P型摻質植入電晶體區14之閘極32兩側的基底12中，以於電晶體區14形成一輕摻雜源汲極34。
隨後進行第一階段的側壁子製程，例如先氧化多晶矽電阻28及閘極32表面或以全面性沈積的方式形成一氧化矽層38，接著再全面性沈積一氮化矽層40並利用全面性蝕刻方式形成由氧化矽層38與氮化矽層40所構成的側壁子在電阻區14之多晶矽電阻28與電晶體區16之多晶矽閘極32的周圍側壁。接著進行第二階段的側壁子製程，例如可在電阻區14及電晶體區16的氮化矽層40上再形成一由氧化矽層所形成的側壁子46。在第一階段與第二階段側壁子製程之間，可選擇性地進行一摻雜離子佈值製程，以形成第二道輕摻雜源極汲極(圖未示)。
隨後在電晶體區16進行一重摻雜離子佈植製程，以分別形成所需的源極/汲極區域48。如同上述形成輕摻雜汲極的作法，本發明可先覆蓋一圖案化光阻層(圖未示)在不欲進行摻雜的區域，然後利用該圖案化光阻層當作遮罩進行一離子佈植製程，將N型或P型摻質植入側壁子46兩側的基底12中，以於電晶體區16形成一源極/汲極區域48。
需注意的是，上述源極/汲極區域48的製程亦可利用選擇性磊晶成長製程來達成、這些製程的進行順序可依製程需求改變或調整、且側壁子的數目、材料並不限於此。舉例來說，在進行側壁子製程時可省略氧化矽層38、氮化矽層40或氧化矽層46的其中一者。除此之外，由氧化矽層38及氮化矽層40所構成的主側壁子可在形成輕摻雜源極汲極34之前或之後才製作；可先形成由氧化矽層38及氮化矽層40所構成的主側壁子及源極/汲極區域48，然後去除側壁子46之後再形成輕摻雜源極汲極34；可於形成複數個側壁子後先在基底12中蝕刻出凹槽並形成磊晶層，然後去除最外層的側壁子後再進行源極/汲極區域48製程；可於輕摻雜源極汲極34製程後先於基底12中蝕刻出凹槽以形成磊晶層，然後形成側壁子46後再進行源極/汲極區域48的製程。上述關於輕摻雜源極汲極、側壁子以及源極/汲極區域等製程順序可依據製程需求任意調整且均屬本發明所涵蓋的範圍。
然後在形成源極/汲極區域48後進行一個自行對準矽化金屬(self-aligned silicide,Salicide)製程。例如先形成一由二氧化矽(SiO2)或四乙基矽烷(TEOS)或氮化矽所構成的薄膜(圖未示)在電阻區14及電晶體區16，然後以一蝕刻製程去除欲形成矽化金屬區域上方的薄膜，以於不欲形成矽化金屬之區域的表面形成一矽化金屬阻擋層(salicide block,SAB)(圖未示)。值得注意的是，本發明於上述第4圖的步驟中雖以另一道微影與蝕刻製程來移除多晶矽電阻28上表面的遮罩層30，但不侷限這個作法，又可依據製程需求省略上述的蝕刻製程，而在蝕刻上述薄膜以形成矽化金屬阻擋層的時候同時去除電阻區14的遮罩層30，並藉此省略一道額外去除遮罩層30的蝕刻製程。
接著以矽化金屬阻擋層當作遮罩形成一由鎢、鈷、鈦、鎳、鉑、鈀或鉬等所構成的金屬層(圖未示)在基底12表面並覆蓋多晶矽電阻28、閘極32與側壁子46，然後進行一快速升溫退火製程，利用高溫使金層層與多晶矽電阻28的頂部及側壁子46兩側的基底12表面反應為一矽化金屬層52。最後以濕式蝕刻製程去除未反應的金屬層並再次進行另一快速升溫退火製程以降低矽化金屬層52之電阻值。
如第6圖所示，然後形成一主要由氧化物所構成的層間介電層(interlayer dielectric)56並覆蓋電阻區14的多晶矽電阻28與電晶體區16的多晶矽閘極32。此層間介電層56可包含氮化物、氧化物、碳化物、低介電係數材料中之一或多者。隨後進行一化學機械研磨(chemical mechanical polishing,CMP)製程或一乾蝕刻製程，以平坦化層間介電層56並去除部分的層間介電層56及電晶體區16的遮罩層30，並使閘極32頂部約略切齊於層間介電層56表面而受到裸露。但不暴露出多晶矽電阻28。
如第7圖所示，接著進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH4 OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來主要去除電晶體區16由多晶矽所構成的閘極32，以在電晶體區16形成一開口58。由於所選定的蝕刻溶液對於介電材料具有高選擇比，因此不會使層間介電層56被大幅蝕刻。需注意的是，在形成開口58時會同時暴露出設於開口58底部的金屬層26。
如第8圖所示，接著填入一由低電阻材料所構成的導電層64在層間介電層56上並填滿開口58。在本實施例中，導電層64可由鋁、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料所構成。隨後進行另一化學機械研磨製程，去除部分的導電層64並使導電層64的頂部約略切齊於層間介電層56的表面，以於電晶體區16形成一具有金屬閘極66的電晶體。接著進行一接觸插塞製程，例如先全面性形成另一介電層68以覆蓋電阻區14及電晶體區16，然後以一圖案化光阻(圖未示)當作遮罩於介電層68與層間介電層56中蝕刻出複數個接觸洞70並暴露出電阻區14的矽化金屬層52與電晶體區16的矽化金屬層52與導電層64。隨後填入一由鎢或其他導體所構成的金屬材料於接觸洞70中以形成複數個電連接多晶矽電阻28頂部與金屬閘極66的接觸插塞72。至此即完成本發明較佳實施例整合一多晶矽電阻28與具有金屬閘極66之電晶體的製作。
需注意的是，由於矽化金屬層52較佳設於多晶矽電阻28的兩端，因此形成接觸插塞72時較佳連接設於多晶矽電阻28兩端的矽化金屬層52。請參照第9圖，第9圖為本發明較佳實施例之一多晶矽電阻28之上視圖，而第8圖中的多晶矽電阻28則為第9圖中沿著兩端剖面線AA’之剖面示意圖。如圖中所示，本發明較佳於多晶矽電阻28的兩端形成矽化金屬層52，因此進行前述矽化金屬製程時，較佳以矽化金屬阻擋層覆蓋多晶矽電阻28不欲形成矽化金屬層52的區域(如第9圖中多晶矽電阻28的相對中間區域)，然後再於多晶矽電阻28的兩端形成矽化金屬層52及後續連接矽化金屬層52的接觸插塞72。
此外，依據第8圖所完成的結構，本發明另揭露一種整合電阻的金屬閘極電晶體結構。以圖中的結構為例，電晶體結構主要包含一基底12、一淺溝隔離18設於基底12的電阻區14中、一凹槽76設於淺溝隔離18中、一電阻28設於淺溝隔離18的凹槽76中以及一金屬閘極66電晶體設於基底12的電晶體區16。由於電阻28是設於淺溝隔離18表面的凹槽76中，因此電阻28的高度是略低於電晶體區16的金屬閘極66電晶體高度。
在本實施例中，電阻28較佳由不具有任何摻質(undoped)的多晶矽材料或由具有N+或P+摻質的多晶矽材料或由其他金屬材料所構成，而金屬閘極66電晶體的金屬閘極66則由導電層64、金屬層26、遮罩層24以及高介電常數介電層22所組成。需注意的是，本實施例中的金屬層26雖設置於導電層64與遮蓋層24之間，但不侷限於這個設計，又可在第7圖去除多晶矽所構成的閘極32時同時去除下方的金屬層26，然後再依序形成另一功函數金屬層及導電層。若依此製程，第二次形成的金屬層會以約略U型的形狀置於遮蓋層24上並覆蓋在開口58側壁及環繞整個導電層64。此結構也屬本發明所涵蓋的範圍。
請再依序參照第10圖至第13圖，第10圖至第13圖為本發明整合電阻28與金屬閘極66電晶體結構之其他變化型實施例。以第10圖的結構為例，本發明可在以另一道蝕刻製程來去除電阻28上表面之遮罩層30的時候，同時再去除部分的淺溝隔離18，使電阻28所設置的淺溝隔離18表面不與電阻28周圍的淺溝隔離18表面齊平。如在本實施例中，電阻28所在的淺溝隔離18表面是略高於電阻28周圍的淺溝隔離18表面。
如第11圖所示，本發明又可在去除部分多晶矽層以形成多晶矽電阻28與閘極32圖案的時候，使部分多晶矽材料78仍殘留於凹槽76的角落，而呈現約略三角型的側壁子。
如第12圖所示，本發明亦可在對多晶矽層進行蝕刻製程以形成多晶矽電阻28圖案的時候，同時於凹槽76中的淺溝隔離18表面形成複數個虛置多晶矽圖案80。相似地，如第13圖所示，本發明又可在去除電晶體區16的多晶矽閘極32後形成複數個接觸洞84在電阻區14的層間介電層56中並暴露出電阻區14的淺溝隔離18表面，然後填入等同導電層64的導電材料於接觸洞84中以形成複數個虛置導電圖案82。以第12圖與第13圖的實施例為例，虛置多晶矽圖案80較佳設於凹槽76中的淺溝隔離18表面，而虛置導電圖案82較佳設於凹槽76外圍的淺溝隔離18表面。本發明可利用這兩種虛置圖案80、82當作多晶矽電阻28的支柱，使電阻區14不至因淺碟(dishing)現象時層間介電層56產生塌陷而影響整個電阻結構附近的平坦度進而影響到後續的微影對準。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12．．．基底
14．．．電阻區
16．．．電晶體區
18．．．淺溝隔離
20．．．閘極絕緣層
22．．．高介電常數介電層
24．．．遮蓋層
26．．．金屬層
28．．．多晶矽電阻
30．．．遮罩層
32．．．閘極
34．．．輕摻雜源極汲極
38．．．氧化矽層
40．．．氮化矽層
46．．．側壁子
48．．．源極/汲極區域
52．．．矽化金屬層
56．．．層間介電層
58．．．開口
64．．．導電層
66．．．金屬閘極
68．．．介電層
70．．．接觸洞
72．．．接觸插塞
74．．．堆疊薄膜
76．．．凹槽
78．．．多晶矽材料
80．．．虛置多晶矽圖案
82．．．虛置導電圖案
84．．．接觸洞
第1圖至第8圖為本發明較佳實施例整合多晶矽電阻與一具有金屬閘極之電晶體示意圖。
第9圖為本發明較佳實施例之一多晶矽電阻之上視圖。
第10圖至第13圖為本發明整合多晶矽電阻與金屬閘極電晶體結構之其他變化型實施例。
12．．．基底
14．．．電阻區
16．．．電晶體區
18．．．淺溝隔離
28．．．多晶矽電阻
34．．．輕摻雜源極汲極
48．．．源極/汲極區域
52．．．矽化金屬層
56．．．層間介電層
64．．．導電層
66．．．金屬閘極
68．．．介電層
70．．．接觸洞
72．．．接觸插塞

Claims (20)

  1. 一種製作金屬閘極電晶體與電阻之方法，包含：提供一基底，該基底上定義有一電晶體區以及一電阻區；形成一淺溝隔離於該基底中之該電阻區；形成一凹槽於該電阻區之該淺溝隔離中；形成一多晶矽層並覆蓋該電阻區及該電晶體區之表面；蝕刻該多晶矽層，以形成至少一多晶矽閘極於該電晶體區以及一電阻於該電阻區之該凹槽中；以及完全移除該多晶矽閘極，並將該多晶矽閘極轉換成一金屬閘極電晶體。
  2. 如申請專利範圍第1項所述之方法，其中形成該凹槽前另包含形成一堆疊薄膜於該基底表面並覆蓋該電晶體區及該電阻區。
  3. 如申請專利範圍第2項所述之方法，其中該堆疊薄膜包含一高介電常數介電層、一遮蓋層以及一金屬層。
  4. 如申請專利範圍第2項所述之方法，另包含去除該電阻區之部分該淺溝隔離及部分該堆疊薄膜，以形成該凹槽。
  5. 如申請專利範圍第2項所述之方法，其中形成該凹槽後 另包含：形成該多晶矽層並覆蓋該電阻區之該凹槽及該電晶體區之該堆疊薄膜表面；形成一硬遮罩於該多晶矽層上；以及去除部分該硬遮罩、部分該多晶矽層及部分該堆疊薄膜，以於該電晶體區形成該閘極及該電阻區之該凹槽中形成該電阻。
  6. 如申請專利範圍第5項所述之方法，其中於形成該閘極與該電阻後另包含進行一蝕刻製程，以去除該電阻表面所剩餘之該硬遮罩。
  7. 如申請專利範圍第5項所述之方法，其中於形成該閘極與該電阻後另包含：形成一矽化金屬阻擋層並覆蓋該多晶矽閘極與該多晶矽電阻；以及進行一蝕刻製程，以同時去除部分覆蓋於該電阻頂部之該矽化金屬阻擋層及該電阻表面所剩餘之該硬遮罩。
  8. 如申請專利範圍第5項所述之方法，其中於形成該閘極與該電阻後另包含：形成一介電層並覆蓋該閘極與該電阻；進行一平坦化製程，以去除部分該介電層直至該閘極頂 部：去除該電晶體區之該閘極並暴露該堆疊薄膜表面；以及形成一導電層於該介電層及該堆疊薄膜表面，以於該電晶體區形成一具有金屬閘極之該金屬閘極電晶體。
  9. 如申請專利範圍第8項所述之方法，其中進行該平坦化製程後另包含：去除該電晶體區之該閘極並形成複數個開口於該電阻區之該介電層中並暴露出該電阻區之該淺溝隔離表面；以及填入一導電材料於該等開口中以形成複數個虛置導電圖案。
  10. 如申請專利範圍第8項所述之方法，另包含形成一層間介電層於該介電層表面並覆蓋該金屬閘極電晶體。
  11. 如申請專利範圍第10項所述之方法，另包含形成複數個接觸插塞於該層間介電層與該介電層中並連接該電阻及該金屬閘極電晶體。
  12. 如申請專利範圍第5項所述之方法，其中形成該多晶矽層後另包含進行一圖案轉移製程，以於該凹槽表面形成該電阻及複數個虛置多晶矽圖案。
  13. 一種具有金屬閘極之電晶體，包含有：一基底，該基底具有一電晶體區及一電阻區；一淺溝隔離設於該基底中之該電阻區；一凹槽設於該電阻區之該淺溝隔離中；一電阻設於該淺溝隔離之該凹槽中；以及一金屬閘極電晶體設於該電晶體區，其中該電阻區包含一多晶矽層，且該電晶體區不包含該多晶矽層。
  14. 如申請專利範圍第13項所述之電晶體，其中該電阻係為一多晶矽電阻。
  15. 如申請專利範圍第13項所述之電晶體，另包含複數個虛置圖案設於該電阻區。
  16. 如申請專利範圍第15項所述之電晶體，其中該等虛置圖案包含虛置多晶矽圖案或虛置導電圖案。
  17. 如申請專利範圍第15項所述之電晶體，其中該等虛置圖案是設於該凹槽中或該凹槽外圍之該淺溝隔離表面。
  18. 如申請專利範圍第13項所述之電晶體，另包含複數個多晶矽側壁子設於該凹槽角落。
  19. 如申請專利範圍第13項所述之電晶體，其中該電阻所設置之該凹槽內之該淺溝隔離表面不與該電阻周圍之該淺溝隔離表面齊平。
  20. 如申請專利範圍第13項所述之電晶體，另包含複數個導電插塞分別連接該電阻及該電晶體。
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* Cited by examiner, † Cited by third party
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CN103390557B (zh) * 2012-05-08 2016-12-14 中芯国际集成电路制造(上海)有限公司 半导体集成器件及其制作方法
CN103681465B (zh) * 2012-09-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406956B1 (en) * 2001-04-30 2002-06-18 Taiwan Semiconductor Manufacturing Company Poly resistor structure for damascene metal gate
US20080258232A1 (en) * 2007-04-17 2008-10-23 Sony Corporation Semiconductor device and method for producing the same
US20090051008A1 (en) * 2007-08-23 2009-02-26 Samsung Electronics Co., Ltd. Semiconductor device having a resistor and methods of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406956B1 (en) * 2001-04-30 2002-06-18 Taiwan Semiconductor Manufacturing Company Poly resistor structure for damascene metal gate
US20080258232A1 (en) * 2007-04-17 2008-10-23 Sony Corporation Semiconductor device and method for producing the same
US20090051008A1 (en) * 2007-08-23 2009-02-26 Samsung Electronics Co., Ltd. Semiconductor device having a resistor and methods of forming the same

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