TW202414835A - 半導體裝置、其製造方法及在金屬閘極結構的上方形成連續的金屬蓋的方法 - Google Patents

半導體裝置、其製造方法及在金屬閘極結構的上方形成連續的金屬蓋的方法 Download PDF

Info

Publication number
TW202414835A
TW202414835A TW112109143A TW112109143A TW202414835A TW 202414835 A TW202414835 A TW 202414835A TW 112109143 A TW112109143 A TW 112109143A TW 112109143 A TW112109143 A TW 112109143A TW 202414835 A TW202414835 A TW 202414835A
Authority
TW
Taiwan
Prior art keywords
layer
gate structure
metal
metal cap
gate
Prior art date
Application number
TW112109143A
Other languages
English (en)
Inventor
邱詩航
張文
吳瑞洋
劉冠廷
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202414835A publication Critical patent/TW202414835A/zh

Links

Abstract

半導體裝置包含：在半導體基板上方的閘極結構，具有高介電係數介電層、P型功函數層、N型功函數層、介電抗反應層及膠層；及位於閘極結構上方的連續的金屬蓋，透過以下形成：在閘極結構的上方沉積金屬材料，選擇性地將部分抗反應層移除，及在閘極結構的上方沉積額外的金屬材料。製造方法包含：接收閘極結構；將閘極結構的頂層平坦化；對閘極結構的表面進行預清洗及預處理；在閘極結構的上方沉積金屬材料以形成不連續的金屬蓋；選擇性地將部分抗反應層移除；在閘極結構的上方沉積額外的金屬材料以創建連續的金屬蓋；及抑制金屬蓋的生長。

Description

半導體裝置、其製造方法及在金屬閘極結構的上方形成連續的金屬蓋的方法
本揭露實施例是有關於一種半導體裝置與其製造方法。
半導體裝置被用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置通常藉由在半導體基板的上方依序沉積絕緣或介電層、導電層和半導體材料層來製造，並使用微影術將各種材料層圖案化，以在其上形成電路部件和元件。
半導體產業藉由不斷地縮小最小部件尺寸，持續提高各種電子部件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，這允許將更多部件整合到給定的區域中。然而，隨著最小部件尺寸的縮小，出現了應該解決的其他問題。
本揭露的一個實施例為一種半導體裝置。半導體裝置包含位於半導體基板的上方的閘極結構及位於閘極結構的上方的連續的金屬蓋。閘極結構包含：高介電係數介電層；P型功函數層；N型功函數層；抗反應層，包含介電材料；及膠層。連續金屬蓋是透過以下所形成：在多個第一沉積操作期間於閘極結構的上方沉積金屬材料，金屬材料形成不連續的金屬蓋；在多個第一濕式化學操作期間選擇性地將抗反應層的一部分移除；在多個第二沉積操作期間於閘極結構的上方沉積額外的金屬材料，以創建連續的金屬蓋；及連續的金屬蓋在多個第二濕式化學操作期間被抑制生長。
本揭露的另一個實施例為一種在金屬閘極結構的上方形成連續的金屬蓋的方法，包含：接收閘極結構，閘極結構具有高介電係數介電層、P型功函數層、N型功函數層、包含介電材料的抗反應層及膠層。此方法業包含使用氧化或氮化處理對閘極結構的表面進行預處理；使用多個第一沉積操作在閘極結構的上方沉積金屬材料，其形成不連續的金屬蓋；使用多個第一濕式化學操作選擇性地將抗反應層的一部分移除；使用多個第二沉積操作在閘極結構的上方沉積額外的金屬材料，以創建連續的金屬蓋；以及使用多個第二濕式化學操作抑制連續的金屬蓋生長。
本揭露的又一個實施例為一種製造半導體裝置的方法，包含：接收閘極結構，閘極結構具有高介電係數介電層、P型功函數層、N型功函數層、介電抗反應層及膠層。此製造半導體裝置的方法更包含：使用氧(O 2)或氫/氮(H 2/N 2)電漿處理對閘極結構的表面進行預處理；使用多個第一原子層沉積ALD)操作在閘極結構的上方沉積包含鎢(W)材料或鉬(Mo)材料的第一金屬材料，其形成不連續的金屬蓋；使用稀釋的氫氟酸選擇性地將抗反應層的一部分移除；使用多個第二原子層沉積操作在閘極結構的上方沉積包含鎢或鉬的第二金屬材料，以創建連續的金屬蓋；藉由透過使用臭氧溶液的濕式蝕刻操作將不需要的金屬材料從多個側間隔物移除來抑制金屬蓋的生長；以及在金屬蓋之上形成通孔閘極(VG)。在金屬蓋之上形成通孔閘極包含使用多個蝕刻操作形成通過層間介電(ILD)材料的開口，以接觸金屬蓋及使用多個沉積操作在開口中沉積金屬材料。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同部件。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。
為了簡潔起見，與傳統半導體裝置製造相關的傳統技術可能不在本文中詳細描述。此外，在此描述的各種作業和製程可併入具有本文未詳細描述的附加功能的更全面的程序或過程中。特別是，半導體裝置製造中的各種製程是眾所周知的，因此，為了簡潔起見，許多傳統製程在此將僅簡要地提及或將完全省略，不提供眾所周知的製程細節。如本領域技術人員在完整閱讀本揭露的內容後將顯而易見的，本文所揭露的結構可與各種技術一起使用，並且可併入各種半導體裝置和產品中。此外，應注意的是，半導體裝置結構包含不同數量的部件，且圖式中所示的單個部件可能代表多個部件。
此外，與空間相關的用詞，例如“在… 的上方”、“上覆”、“下方”、“上”、“頂部”、“在… 的下方”、“下方的”、“之下”、“底部”及類似的用詞，在本文使用為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此對應地解釋。當例如以上所列的空間相關的用語被用於描述第一元件相對於第二元件時，第一元件可能直接在另一元件之上，或者可能存在中間的元件或中間層。當一個元件或層被稱為“在”另一個元件或層“之上”時，它直接在另一個元件或層之上並與之接觸。
此外，本揭露可能在各種範例中重複參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
應注意的是，說明書中對“一個實施例”、“一實施例”、“一範例性實施例”、“範例性”、“範例”等的引用表示所描述的實施例可能包含特定的部件、結構或特性，但每個實施例不一定都包含特定的部件、結構或特性。此外，這樣的語句不一定指代相同的實施例。再者，當結合一實施例描述特定部件、結構或特性時，無論是否明確地描述，結合其他的實施例影響這樣的部件、結構或特性將在本領域技術人員的知識範圍內。
應當理解，本文的用語或術語是為了描述而非限制的目的，使得相關領域的技術人員根據本文的教導來解釋本說明書的術語或用語。
本文在特定上下文中討論各種實施例，即，用於形成包含鰭式場效電晶體(fin-like field-effect transistor, FinFET)裝置的半導體結構。半導體結構例如可以是互補式金屬氧化物半導體(complementary metal-oxide-semiconductor, CMOS)裝置，其包含P型金屬氧化物半導體(PMOS)FinFET裝置和N型金屬氧化物半導體(NMOS)FinFET裝置。實施例現在將以關於包含FinFET製造程序的特定範例來描述。然而，實施例不限於本文提供的範例，且概念可以在廣泛的實施例中實現。因此，各種實施例可應用於其他半導體裝置/製程，例如平面電晶體及類似物。再者，本文所討論的一些實施例是在使用後閘極製程(gate-last process)所形成的裝置的上下文中討論的。在其他實施例中，可以使用前閘極製程(gate-first process)。
雖然圖式繪示半導體裝置的各種實施例，但是可以在圖式中繪示的半導體裝置中添加額外的部件，且在半導體裝置的其他實施例中，可替換、修改或移除以下描述的一些部件。
可以在這些實施例中描述的階段之前、期間和/或之後提供額外的操作。對於不同的實施例，所描述的一些階段可被替換或消除。額外的部件可被添加於半導體裝置結構。對於不同的實施例，以下描述的一些部件可被替換或消除。儘管一些實施例是以特定的順序執行的操作進行討論，但是這些操作可以另外的邏輯順序執行。
還應注意，本揭露呈現多閘極電晶體形式的實施例。多閘極電晶體包含其閘極結構形成在通道區域的至少兩側之上的電晶體。這些多閘極裝置可包含P型金屬氧化物半導體裝置或N型金屬氧化物半導體多閘極裝置。由於它們的鰭狀結構，具體的範例在本文中可被呈現和被稱為FinFET。本文也呈現一種稱為全繞式閘極(gate-all-around, GAA)裝置的多閘極電晶體的實施例。GAA裝置包含其閘極結構或其部分形成在通道區域的四側(例如，圍繞通道區域的一部分)的任何裝置。本文呈現的裝置也包含具有設置在奈米線通道、條形通道和/或其他合適的通道配置中的通道區域的實施例。本文呈現的是可具有與單一鄰接的(contiguous)閘極結構相關聯的一或多個通道區域(例如，奈米線)的裝置的實施例。然而，一般技術人員將意識到此教導可應用於單一通道(如，單一奈米線)或任何數量的通道。一般技術人員可意識到可受益於本揭露的各方面的半導體裝置的其他範例。
第1圖是繪示包含製造多閘極裝置的半導體製造的範例性方法100的流程圖。如本文所用，用語“多閘極裝置”用於描述具有至少一些設置於裝置的至少一個通道的多側之上的閘極材料的裝置(例如，半導體電晶體)。在一些範例中，多閘極裝置可稱為GAA裝置，其具有設置於裝置的至少一個通道的至少四側之上的閘極材料。通道區域可如本文所用稱為“奈米線”，其包含各種幾何形狀(例如，圓柱形、條形)和各種尺寸的通道區域。
第1圖結合第2A-2B、3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B和10A-10B圖進行描述，其根據一些實施例繪示半導體裝置200或在製造的各個階段的結構。方法100僅是一個範例，並非意圖將本揭露限制於申請專利範圍中明確記載的內容之外。可在方法100之前、期間和之後提供額外的步驟，且對於方法100的其他實施例，可移動、替換或消除所描述的一些步驟。可在圖式中描繪的半導體裝置200中添加附加的部件，且在其他的實施例中可替換、修改或消除以下描述的一些部件。
如本文所討論的其他方法實施例和範例性裝置，應當理解，半導體裝置的一部分可藉由典型的半導體技術製程流程所製造，因此一些製程在此僅被簡要地描述。此外，範例性的半導體裝置可包含各種其他的裝置和部件，例如其他類型的裝置，像是附加的電晶體、雙極接面電晶體(bipolar junction transistor)、電阻器、電容器、電感器、刻度盤、保險絲和/或其他邏輯裝置等，但為了更容易理解本揭露的概念而被簡化。在一些實施例中，範例性的裝置包含多個半導體裝置(例如，電晶體)，包含PFET、NFET等，其可以互連。此外，應當注意，方法100的處理步驟，包含參考圖式給出的任何描述，以及本揭露中提供的方法和範例性圖式的其餘部分，僅僅是範例性的，且並非意圖將本揭露限制於申請專利範圍中明確記載的內容之外。
根據一些實施例，第2A、3A、4A、5A、6A、7A、8A、9A和10A圖是範例性的半導體裝置200的等角視圖(isometric view)，而第2B、3B、4B、5B、6B、7B、8B、9B和10B圖是範例性的半導體裝置200在一種範例性的製造過程中沿著第一切口X-X’的一種實施例所對應的剖面側視圖。在一些圖式中，可能會省略其中繪示的部件或特徵的一些參考符號，以避免混淆其他部件或特徵；這是為了便於描繪圖式。
在區塊102中，範例性的方法100包含提供基板202。參照第2A和2B圖的範例，在區塊102的實施例中，提供基板202。在一些實施例中，基板202可以是半導體基板，例如矽基板。基板202可包含各種層，包括形成於半導體基板之上的導電層或絕緣層。基板202可包含根據本領域已知的設計要求的各種摻雜配置。舉例來說，可在為不同裝置類型(例如，n型場效電晶體(NFET)、p型場效電晶體(PFET)設計的區域中的基板202之上形成不同的摻雜輪廓(例如，n井、p井)。合適的摻雜可包含摻雜劑的離子注入和/或擴散製程。基板202通常具有隔離部件(例如，淺溝槽隔離(STI)部件)以插入提供不同裝置類型的區域。基板202還可包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石。或者，基板202可包含化合物半導體和/或合金半導體。再者，基板202可選地包含磊晶層(epi-layer)，可被應變以提高性能，可包含絕緣體上矽(SOI)結構，及/或具有其他合適的增強部件。
回到第1圖，接著，方法100進行到區塊104，在基板之上生長一或多個磊晶層。參考第2A和2B圖的範例，在區塊104的實施例中，在基板202上方形成磊晶堆疊204。磊晶堆疊204包含第一成分的多個磊晶層206，這些磊晶層206被第二成分的多個磊晶層208插入。第一成分和第二成分可以不同。在一實施例中，磊晶層206是矽鍺，而磊晶層208是矽(Si)。然而，其他實施例也可能包含提供具有不同氧化速率和/或蝕刻選擇性的第一成分和第二成分的實施例。在一些實施例中，磊晶層206包括SiGe且在磊晶層208包括Si的情況下，磊晶層208的Si的氧化速率小於磊晶層206的SiGe的氧化速率。
磊晶層208或其部分可以形成多閘極裝置200的通道區域。舉例來說，磊晶層208可被稱為“奈米線”，用於形成例如GAA裝置的多閘極裝置200的通道區域。這些“奈米線” 如下所述還用於形成多閘極裝置200的部分源極/汲極區域。源極/汲極區域可指的是源極或汲極，單獨地或共同地取決於上下文。同樣的，如本文所使用的用語，“奈米線”指的是圓柱形以及例如條形的其他構造的半導體層。以下進一步討論使用磊晶層208以定義裝置的一或多個通道。
應注意，第2圖和第3圖中繪示磊晶層206和208中的每一個的四(4)層，這僅用於說明目的，並非意圖將本揭露限制於申請專利範圍中明確記載的內容之外。可以理解，可在磊晶堆疊204中形成任意數量的磊晶層；層數取決於裝置200的通道區域所需的數量。在一些實施例中，磊晶層208的數量在2和10之間。
在一些實施例中，磊晶層206具有範圍約2~6奈米(nm)的厚度。磊晶層206的厚度可實質上是均勻的。在一些實施例中，磊晶層208具有範圍約6~12 nm的厚度。在一些實施例中，堆疊的磊晶層208的厚度實質上是均勻的。如以下更詳細描述，磊晶層208可用作後續形成的多閘極裝置的通道區域，且其厚度是基於裝置性能考量所選擇。磊晶層206可用於為後續形成的多閘極裝置界定相鄰通道區域之間的間隙距離，及其厚度是基於裝置性能考量所選擇。
舉例來說，堆疊204的層的磊晶生長可透過分子束磊晶(MBE)製程、金屬有機化學氣相沉積(MOCVD)製程及/或其他合適的磊晶生長製程來執行。在一些實施例中，例如層208的磊晶生長層包含與基板202相同的材料。在一些實施例中，磊晶生長層206、208包含與基板202不同的材料。如上所述，在至少一些範例中，磊晶層206包含磊晶生長的矽鍺(SiGe)層而磊晶層208包含磊晶生長的矽(Si)層。或者，在一些實施例中，磊晶層206、208中的任一個可包含例如鍺的其他材料、化合物半導體(例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或其組合。如所討論的，可基於提供不同的氧化、蝕刻選擇性特性來選擇磊晶層206、208的材料。在各種實施例中，磊晶層206、208實質上不含摻雜劑(即，具有約0 cm-3至約1×1017 cm-3的外來摻雜劑濃度)，例如，在磊晶生長過程中沒有進行有意的摻雜。
接著，方法100進行到區塊106，鰭狀元件被圖案化和形成。參考第2A圖的範例，在區塊106的實施例中，形成從基板202延伸的多個鰭狀元件210。在各種實施例中，每個鰭狀元件210包含從基板202形成的基板部分，磊晶堆疊的每個磊晶層的部分包含磊晶層206和208。
鰭狀元件210可使用包含光微影和蝕刻製程的合適製程所製造。光微影製程可包含在基板202的上方(例如，在磊晶堆疊204的上方)形成光阻層，將光阻層暴露於圖案，進行曝光後烘烤製程，將光阻層顯影以形成包含光阻層的遮罩元件。在一些實施例中，將光阻層圖案化以形成遮罩元件可使用電子束(e-beam)光微影製程來執行。接著，可使用遮罩元件保護基板202的區域以及在其上形成的層204，而蝕刻製程透過遮罩層(例如，硬遮罩)在未受保護的區域中形成溝槽，從而留下多個延伸的鰭片。可使用乾式蝕刻(例如，反應性離子蝕刻)、濕式蝕刻及/或其他合適的製程來蝕刻溝槽。溝槽可填充介電材料，形成例如插入鰭片的淺溝槽隔離部件。
在一些實施例中，介電層可包含二氧化矽(SiO 2)、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass, FSG)、低介電係數(low-κ)介電質、其組合和/或本領域已知的其他合適的材料。在各種範例中，介電層可透過化學氣相沉積(CVD)製程、次大氣壓化學氣相沈積(sub-atmospheric chemical vapor deposition, SACVD)製程、可流動化學氣相沈積製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程和/或其他合適的過程所沉積。在一些實施例中，在沉積介電層之後，例如可以對裝置200進行退火，以提高介電層的品質。在一些實施例中，介電層(以及隨後形成的淺溝槽隔離(STI)部件302)可包含多層結構，例如，具有一或多個襯層(liner layers)。
在一些實施例中，在形成隔離(STI)部件的一些實施例中，在沉積介電層之後，沉積的介電材料例如透過化學機械研磨(CMP)製程被減薄和平坦化。CMP製程可將頂面平坦化從而形成STI部件302。插入鰭狀元件的STI部件302是凹陷的。參照第3A圖的範例，STI部件302凹陷以提供在STI部件302上方延伸的鰭狀元件210。在一些實施例中，凹陷製程可包含乾式蝕刻製程、濕式蝕刻製程及/或其組合。在一些實施例中，(例如，透過控制蝕刻時間)控制凹陷深度以產生鰭狀元件210的暴露上部的期望高度“H”。高度“H”暴露磊晶堆疊204的每一層。
也可使用許多在基板之上形成鰭片的方法的其他實施例，包含例如界定鰭片區域(例如，透過遮罩或隔離區域)和以鰭片的形式磊晶生長磊晶堆疊204。在一些實施例中，形成鰭片可包含修整製程，以縮減鰭片的寬度。修整製程可包含濕式或乾式蝕刻製程。
接著，方法100進行到區塊108，形成犧牲層/部件，特別是虛設閘極結構。雖然現在的討論針對的是一種替代閘極製程，由此形成虛設閘極結構並隨後被替代，但是其他的配置也是可能的。
參照第3A圖與第3B圖，形成閘極堆疊304。在一實施例中，閘極堆疊304是虛設(犧牲) 閘極堆疊，其隨後如參照方法100的區塊108所討論的被移除。
因此，在使用後閘極製程的一些實施例中，閘極堆疊304是虛設閘極堆疊並將在裝置200的後續處理階段被最終閘極堆疊所替換。特別地，閘極堆疊304可如下所述在後續的處理階段由高介電係數(high-κ)介電層(HK)和金屬閘電極(MG)代替。在一些實施例中，閘極堆疊304形成於基板202的上方並且至少部分地設置於鰭狀元件210的上方。閘極堆疊304下方的鰭狀元件210的部分可稱為通道區域。閘極堆疊304還可界定鰭狀元件210的源極/汲極區域，例如，鰭片和磊晶堆疊204與通道區域相鄰並位於通道區域的相對側的區域。
在一些實施例中，閘極堆疊304包含介電層和虛設電極層。閘極堆疊304也可包含一或多個硬遮罩層(例如，氧化物、氮化物)。在一些實施例中，閘極堆疊304透過各種製程步驟形成，例如層沉積、圖案化、蝕刻及其他合適的製程步驟。範例性的層沉積製程包含化學氣相沉積(包含低壓化學氣相沉積和電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積、熱氧化、電子束蒸發、其他合適的沉積技術或其組合。以形成閘極堆疊為例，圖案化製程包含微影製程(如光微影或電子束微影)，其可進一步包含光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如旋轉乾燥和/或硬烘烤)、其他合適的微影技術及/或其組合。在一些實施例中，蝕刻製程可包含乾式蝕刻(例如，RIE蝕刻)、濕式蝕刻及/或其他蝕刻方法。
如上所述，閘極堆疊304可包含額外的閘極介電層。舉例來說，閘極堆疊304可包含氧化矽。備選地或附加地，閘極堆疊304的閘極介電層可包含氮化矽、高介電係數介電材料或其他合適的材料。在一些實施例中，閘極堆疊304的電極層可包含多晶矽(polysilicon)。硬遮罩層，例如SiO 2、Si 3N 4、氮氧化矽，可選地包含碳化矽及/或也可包含其他合適的成分。
接著，方法100進行到區塊110，在基板之上沉積間隔物材料層。參考第4A圖和第4B圖的範例，間隔物材料層402設置於基板202之上。間隔物材料層402可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜及/或其組合。在一些實施例中，間隔物材料層402包含多層，例如主間隔壁、襯層及類似物。舉例來說，間隔物材料層402可透過閘極堆疊304的上方沉積介電材料所形成，其使用例如CVD製程、次大氣壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程或其他合適製程。應注意的是，間隔物材料層402在第4圖中被繪示為覆蓋磊晶堆疊204。
在一些實施例中，沉積間隔物材料層之後是(例如，異向性地)回蝕介電間隔物材料。參考範例，參照第5A、5B圖的範例，在形成間隔物材料層402之後，間隔物材料層402可被回蝕以暴露鰭狀元件210與閘極堆疊304相鄰但未被閘極堆疊304覆蓋的部分(例如，源極/汲極區域)。間隔物材料層可保留在形成間隔物元件的閘極堆疊304的側壁之上。在一些實施例中，間隔物材料層402的回蝕可包含濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程及/或其組合。如第5A圖和第5B圖所示，可將間隔物材料層402從暴露的磊晶堆疊204的頂面和暴露的磊晶堆疊204的側面移除。
接著，方法100進行到區塊112，執行氧化製程。由於磊晶堆疊204的多層的不同氧化速率，氧化過程可被稱為選擇性氧化，特定的層被氧化。在一些範例中，氧化製程可透過將裝置200暴露於濕式氧化製程、乾式氧化製程或其組合來執行。在至少一些實施例中，裝置200暴露於濕式氧化製程，其使用水蒸氣或蒸氣作為氧化劑，在約1 ATM的壓力下，在約400~600 °C的溫度範圍內，時間為約0.5~2小時。應注意的是，本文提供的氧化製程條件僅是範例性的，並非用於限制。應注意的是，在一些實施例中，此氧化製程可延伸使得堆疊的磊晶層的氧化部分鄰接閘極堆疊304的側壁。
參照第6A圖與第6B圖的範例，在區塊112的實施例中，裝置200暴露於氧化製程，氧化製程完全地氧化多個鰭狀元件210中的每一個的磊晶層206。磊晶層206轉變成氧化層602。氧化層602延伸到閘極堆疊304，包含延伸到間隔物元件402下方。在一些實施例中，氧化層602具有範圍約5至約25奈米(nm)的厚度。在一實施例中，氧化層602可包含矽鍺氧化物(SiGeOx)。
舉例來說，在磊晶層206包含SiGe且磊晶層208包含Si的實施例中，更快的(即，與Si相比)SiGe氧化速率確保磊晶層206被完全氧化，同時最小化或消除其他磊晶層208的氧化。應當理解，可為第一磊晶層和第二磊晶層部分中的每一個選擇以上討論的多種材料中的任何一種，以提供不同的合適的氧化速率。
接著，方法100進行到區塊114，在基板之上形成源極/汲極部件。源極/汲極部件可透過在源極/汲極區域中的鰭狀元件210之上提供磊晶材料執行磊晶生長製程所形成。在一實施例中，源極/汲極的磊晶材料形成為覆蓋磊晶層保留在鰭片的源極/汲極區域中的部分。參照第7A圖和第7B圖的範例，源極/汲極部件702形成於基板202之上，在鰭狀元件210中/之上，與閘極堆疊304相鄰並相關聯。源極/汲極部件702包含透過在暴露的磊晶層208和/或氧化層602之上磊晶生長半導體材料所形成的材料。應注意的是，源極/汲極部件702的形狀僅是說明性的而並非限制性的；如本領域一般技術人員所理解，任何磊晶生長將發生在半導體材料(例如，208)之上而不是介電材料(例如，602)之上，磊晶生長可如圖所示生長為使得其合併在介電層(例如，602的上方)。
在各種實施例中，源極/汲極部件702的生長半導體材料可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。在一些實施例中，源極/汲極部件702的材料可在磊晶製程期間被原位(in-situ)摻雜。舉例來說，在一些實施例中，磊晶生長的材料可摻雜硼。在一些實施例中，磊晶生長的材料可摻雜碳以形成Si:C源極/汲極部件，摻雜磷以形成Si:P源極/汲極部件，或摻雜碳和磷以形成SiCP源極/汲極部件。在一實施例中，源極/汲極部件702的磊晶材料是矽，層208也是矽。在一些實施例中，層702和208可包含相似的材料(例如，Si)，但是被不同地摻雜。在其他實施例中，用於源極/汲極部件702的磊晶層包含第一半導體材料，磊晶生長材料208包含不同於第一半導體材料的第二半導體材料。在一些實施例中，源極/汲極部件702的磊晶生長材料未被原位摻雜，而是例如執行植入製程。
接著，方法100進行到區塊116，在基板之上形成層間介電(inter-layer dielectric, ILD)層。參照第8A圖和第8B圖的範例，在區塊116的實施例中，層間介電層802形成於基板202的上方。在一些實施例中，在形成ILD層802之前，在基板202的上方形成接觸蝕刻停止層(contact etch stop layer, CESL)。在一些範例中，CESL包含氮化矽層、氧化矽層、氮氧化矽層及/或本領域已知的其他材料。CESL可透過電漿輔助化學氣相沉積(PECVD)製程及/或其他合適的沉積或氧化製程所形成。在一些實施例中，ILD層802包含例如四乙基原矽酸鹽(tetraethylorthosilicate, TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽(例如，硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼摻雜矽玻璃(boron doped silicon glass, BSG))及/或其他合適的介電材料。ILD層802可透過PECVD製程或其他合適的沉積技術所沉積。在一些實施例中，在形成ILD層802之後，半導體裝置200可受到高熱預算製程(high thermal budget process)以使ILD層退火。
在一些範例中，在沉積ILD(及/或CESL或其他介電層)之後，可執行平坦化製程以暴露閘極堆疊304的頂面。舉例來說，平坦化製程包含化學機械平坦化(chemical mechanical planarization, CMP)製程，其將ILD層802(和CESL層，如果存在的話)覆蓋於閘極堆疊304的部分移除並且平坦化半導體裝置200的頂面。
接著，方法100進行到區塊118，將虛設閘極(見區塊108)移除。可透過合適的蝕刻製程將閘極和/或閘極介電層移除。在一些實施例中，區塊118還包含選擇性移除裝置的通道區域中的磊晶層。在實施例中，在透過將虛設電極移除所提供的溝槽(例如，將在其上和上方形成閘極結構的鰭片區域，或通道區域)內的鰭狀元件中將選定的磊晶層移除。參照第9A圖和第9B圖的範例，磊晶層206被從基板202的通道區域和溝槽內移除。在一些實施例中，透過選擇性濕式蝕刻製程將磊晶層206移除。在一些實施例中，選擇性濕式蝕刻包含HF。在一實施例中，磊晶層206是SiGe且磊晶層208是矽，其允許選擇性地將SiGe磊晶層206移除。
接著，方法100進行到區塊120，形成閘極結構。閘極結構可以是多閘極電晶體的閘極。最終的閘極結構可以是高介電係數/金屬閘極堆疊，但是其他成分也是可能的。在一些實施例中，閘極結構形成與由通道區域中的多條奈米線(現在其間具有間隙)所提供的多通道相關聯的閘極。將更詳細地討論閘極結構的範例性實施例。
參照第10A圖與第10B圖的範例，在區塊120的一實施例中，高介電係數/金屬閘極堆疊1002形成於裝置200的溝槽內，溝槽由將虛設閘極移除及/或釋放奈米線所提供，如上參考區塊118所述。在各種實施例中，高介電係數/金屬閘極堆疊1002包含界面層、形成於界面層上方的高介電係數閘極介電層1004及/或形成於高介電係數閘極介電層1004上方的金屬層1006。如本文所使用和描述，高介電係數閘極介電層包含具有高介電係數的介電材料，例如，大於熱氧化矽的介電係數(~3.9)。在高介電係數/金屬閘極堆疊內使用的金屬層可包含金屬、金屬合金或金屬矽化物。另外，高介電係數/金屬閘極堆疊的形成可包含沉積以形成各種閘極材料、一或多個襯層，一或多個CMP製程以將多餘的閘極材料移除，從而將半導體裝置200的頂面平坦化。
在一些實施例中，閘極堆疊1002的界面層可包含介電材料，例如氧化矽(SiO 2)、HfSiO或氮氧化矽(SiON)。界面層可以透過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適的方法所形成。閘極堆疊1002的閘極介電層1004可包含高介電係數介電層，例如氧化鉿(HfO 2)。或者，閘極堆疊1002的閘極介電層1004可包含其他高介電係數介電質，例如TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、Y 2O 3、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO 3(BST)、Al 2O 3、Si 3N 4、氮氧化物(例如，SiON)、其組合或其他合適的材料。高介電係數閘極介電層1004可透過ALD、物理氣相沉積(PVD)、CVD、氧化及/或其他合適的方法所形成。高介電係數/金屬閘極堆疊1002的金屬層可包含單層或多層結構，例如具有選定的功函數的金屬層以增強裝置性能(功函數金屬層)、襯層、潤濕層、黏著層、金屬合金或金屬矽化物的各種組合。舉例來說，閘極堆疊1002的金屬層可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或其組合。在各種實施例中，閘極堆疊1002的金屬層可透過ALD、PVD、CVD、電子束蒸鍍或其他合適的製程所形成。再者，可分別形成閘極堆疊1002的金屬層用於可使用不同金屬層的N-FET和P-FET電晶體。在各種實施例中，可執行CMP製程以將多餘的金屬從閘極堆疊1002的金屬層移除，從而提供閘極堆疊1002的金屬層實質上平坦的頂面。閘極堆疊1002的金屬層1006在第10A圖和第10B圖中繪示。此外，金屬層可提供N型或P型功函數，可用作晶體管(例如，FinFET)閘電極，且在至少一些實施例中，閘極堆疊1002的金屬層可包含多晶矽層。閘極結構1002包含插入每個磊晶層306的部分，其每個形成多閘極裝置200的通道。
在一些實施例中，抗反應層可包含於閘極堆疊1002中以防止氧化。在一些實施例中，抗反應層可包含介電材料。在一些實施例中，抗反應層可包含矽基(silicon-based)材料。在一些實施例中，抗反應層可包含矽(Si)、氧化矽(SiO x)、氮化矽(SiN)、氮氧化矽(SiON)、碳氮化矽(SiCN)、碳化矽(SiC)、其組合或其多層或類似物。然而，可以使用任何合適的材料。抗反應層可透過使用例如ALD、CVD、PVD等沉積製程順應性地沉積。抗反應層可被沉積至約0.3 nm至約5 nm的厚度。
在一些實施例中，膠層可包含於閘極堆疊1002中。膠層可包含任何可接受的材料以促進黏著並防止擴散。舉例來說，膠層可由金屬或金屬氮化物所形成，例如氮化鈦、鋁化鈦、氮化鈦鋁、摻雜矽的氮化鈦、氮化鉭或類似物，其可透過ALD、CVD、PVD所類似的製程所沉積。
在一實施例中，閘極結構包含高介電係數介電層、位於高介電係數介電層上方的p型功函數層、位於p型功函數層上方的n型功函數層、位於n型功函數層上方的抗反應層以及位於抗反應層上方的膠層。閘極結構可包含不同的或額外的層，或者可省略前述討論的層。閘極結構的層也可以不同的順序沉積。額外的層可包含阻擋層、擴散層、黏著層、其組合或其多層或類似物。在一些實施例中，額外的層可包含含氯(Cl)或類似物的材料。額外的層可透過ALD、CVD、PVD或類似的製程所沉積。
接著，方法100進行到區塊122，執行進一步的製造。半導體裝置可經歷進一步的處理，以形成本領域已知的各種部件和區域。舉例來說，後續的處理可能會形成接觸開口、接觸金屬、以及基板上的各種接點/通孔/線路及多層互連部件(例如，金屬層和層間介電層)，配置為連接各種部件以形成可包含一或多個多閘極裝置的功能電路。在進一步的範例中，多層互連可包含垂直互連(例如，通孔或接點)及水平互連(例如，金屬線)。各種互連部件可採用各種導電材料，包含銅、鎢及/或矽化物。在一範例中，使用鑲嵌及/或雙鑲嵌製程以形成與銅相關的多層互連結構。此外，可在方法100之前、期間和之後實施額外的製程步驟，並且可根據方法100的各種實施例替換或移除前述的一些製程步驟。
第11圖是繪示在形成金屬閘極結構之後進一步的半導體製造的範例方法1100的流程圖，包含製造一個連續的金屬蓋，用於與隨後製造的通孔閘極導體一起使用。第11圖結合第12A~12G圖進行描述，其根據一些實施例繪示處於不同製造階段的半導體裝置或結構。方法1100僅僅是一個範例，並非意圖將本揭露限制於申請專利範圍中明確記載的內容之外。可在方法1100之前、期間和之後提供額外的步驟，且對於方法1100的其他實施例，可移動、替換或刪除所描述的這些步驟中的一些步驟。可在圖式中描繪的半導體裝置中加入額外的部件，並且在其他實施例中可替換、修改或移除以下描述的一些部件。
第12A~12G圖是根據一些實施例描繪在金屬閘極堆疊的上方製造金屬蓋的各個階段的範例性閘極結構1200(類似於第2B~10B圖中所示的頂部)的放大圖的圖。在一些圖式中，可能會省略其中繪示的部件或特徵的一些參考符號，以避免混淆其他部件或特徵；這是為了便於描繪圖式。
金屬蓋可形成於金屬閘極結構的上方作為用於將通孔閘極(VG)導體連接到金屬閘極結構的媒介。與將VG導體直接連接到金屬閘極結構相比，使用金屬蓋將VG導體連接到金屬閘極結構可降低閘極電阻(Rg)。因此，使用金屬蓋可提高裝置性能。
抗反應層可包含於金屬閘極結構中，以防止P-金屬和N-金屬氧化並提高裝置性能。然而，抗反應層可能阻礙在金屬閘極結構的上方形成金屬蓋。方法1100呈現用於在金屬閘極結構的上方形成金屬蓋而沒有阻礙金屬蓋的形成的抗反應層，以及還用於具有約3~4 nm的金屬蓋厚度的閘極高度縮放的範例性製程。
在區塊1102，範例性方法1100包含接收閘極結構，閘極結構具有高介電係數介電層、位於高介電係數介電層上方的p型功函數層、位於p型功函數層上方的n型功函數層、位於n型功函數層上方的抗反應層及位於抗反應層之上的膠層。
在區塊1104，閘極結構的頂層使用平坦化製程進行平坦化，以透過將多餘的材料移除創建水平表面。平坦化製程可以是例如化學機械研磨(CMP)製程、回蝕製程、其組合或類似的製程。
第12A圖繪示在金屬閘極(MG)形成之後且在區塊1104中完成平坦化製程之後的範例性閘極結構1200(類似於第2B圖到第10B圖中所示的頂部部分)。範例性閘極結構1200包含多個閘極間隔物1212和MG或閘極堆疊1201。範例性閘極堆疊1201包含高介電係數層間介電材料1210、與高介電係數層間介電(ILD)材料1210相鄰的p型功函數層1208、與p型功函數層1208相鄰的n型功函數層1206、與n型功函數層1206相鄰的抗反應層1204及與抗反應層1204相鄰的膠層1202。
範例性閘極堆疊1201可與n型通道金屬氧化物半導體(NMOS)或p型通道金屬氧化物半導體(PMOS)一起使用。在與NMOS半導體裝置一起使用的實施例中，閘極堆疊1201可包含N-金屬層1206和P-金屬層1208，或者閘極堆疊1201可以僅包含N-金屬層1206而沒有P-金屬層1208。在與PMOS半導體裝置一起使用的實施例中，閘極堆疊1201可包含N-金屬層1206和P-金屬層1208，或者閘極堆疊1201可以僅包含P-金屬層1208而沒有N-金屬層1206。
在區塊1106，預清洗閘極結構的表面以將任何多餘的土壤或顆粒移除，以確保在後續沉積操作的期間成功覆蓋閘極結構。在一實施例中，閘極結構的表面透過以去離子(deionized, DI)水溶液沖洗來預清洗。舉例來說，在一實施例中，可輸送去離子水溶液約28秒。清潔溶液可處於環境溫度或者可被加熱或冷卻到不同的溫度。
在區塊1108，預處理閘極結構的表面以實現表面改質(surface modification)和選擇性生長輔助。在一些實施例中，預處理是電漿處理1214，例如氧(O 2)電漿或氮/氫(N 2/H 2)電漿。在一些實施例中，應用光電漿處理(light plasma treatment)。在預處理製程之後，金屬閘極層1206和1208中的部分氮化鈦已經轉變為氧化鈦或氮氧化鈦。在各種實施例中，基於最佳化製程，預處理可用於例如氮化物基、碳化物基和純金屬(例如，Co的酸和Al的鹼)的金屬閘極。O 2和N 2/H 2均適用於透過製程調整對TiN、TaC和TiC 基金屬閘極進行預處理。
電漿處理程序可以是電漿清洗操作，其包含溫度為約100 °C至300 °C的氫氣(H 2)和氮氣(N 2)。在範例性實施例中，透過控制氣流，氫氣:氮氣的比例的範圍可在約10:1至約2:1內，但是在其他範例性實施例中可使用其他比例。在範例性實施例中，約500 sscm至約5000 sscm H 2和約500 sscm至約10000 sscm N 2的氣流可在約0.5托(torr)至約50托的壓力和2500瓦的電感耦合電漿源功率下使用。在其他範例性實施例中，清洗腔室中使用的功率範圍可從約150 W到約3000 W。電漿預處理用於鈍化閘極結構的表面而不是濺射。
第12B圖繪示在區塊1106中的預清洗和區塊1108中的預處理完成之後的閘極結構1200。預處理導致使用電漿處理1214的表面改質。
在區塊1110，使用選擇性沉積在金屬閘極堆疊的上方沉積金屬材料。金屬材料可透過CVD或ALD沉積。在範例性實施例中，金屬材料透過ALD製程沉積。在沉積過程中，前驅物中的氯化物與金屬閘堆疊1201中的氧化鈦反應，在P-金屬1208、N-金屬1206和高介電係數材料中形成凹部。金屬和高介電係數材料之間蝕刻速率的差量(delta)影響高介電係數材料被蝕刻的量和高介電係數材料中凹部的斜率。金屬材料選擇性地被沉積於凹部中和閘極堆疊1201的高介電係數材料1210、P-金屬1208和N-金屬1206層的上方。在各種實施例中，WCl 5與表面Ti-O反應以形成蒸氣形式的WOCl x和TiOCl y。TiOCl y蒸氣被抽出有助於形成凹部。金屬材料在閘極堆疊1201的上方形成不連續的金屬蓋1216。因為抗反應層具有類似介電的特性，所以抑制了金屬蓋在抗反應層之上的生長。
金屬蓋1216可以是例如鎢(W)或鉬(Mo)。在一些範例中，WCl 5用於在抗反應層1204的上方沉積W蓋，抗反應層1204可由例如氮化矽(SiN)或氧化矽(SiO x)的含矽材料所構成。
在導電蓋材料包含鎢的實施例中，可在約300 °C至約500 °C的溫度範圍和約10托至約50托的製程壓力下，使用氯化鎢(WCl 5)前驅物、氫氣(H 2)還原氣體和氬氣(Ar)載體氣體沉積導電蓋材料。可以在約100 °C至約150 °C的溫度範圍內提供氯化鎢前驅物。在一些實施例中，導電蓋材料還可包含原子濃度範圍為約0.5%至約5%的氯。或者，可使用類似的ALD製程在約300 °C的溫度下，使用氯化鉬(MoCl 5)前驅物、氫氣(H 2)還原氣體和氬氣(Ar)載體氣體沉積Mo，以形成Mo蓋。
在區塊1110的沉積製程完成之後，在金屬閘極堆疊1201的上方已形成不連續的金屬蓋1216。在一些實施例中，不連續的金屬蓋1216的厚度為約1~2 nm。由於W相對於金屬閘極的高原子序，不連續的金屬蓋1216的厚度可能不均勻並可透過TEM分析來確定。部分金屬蓋1216在隨後的製程步驟期間用作蝕刻遮罩，以確保P-金屬1208和N-金屬1206在區塊1112將抗反應層1204的一部分移除的期間不被損壞。
第12C圖描繪在區塊1110沉積金屬材料以形成部分金屬蓋之後的閘極結構1200。閘極結構1200已經被修改以包含不連續的金屬蓋1216。
抗反應層1204抑制金屬材料的沉積，因為與閘極堆疊的其餘部分相比，WCl 5與抗反應層的介電表面的反應性較低。抗反應層的一部分將被選擇性地移除以允許沉積額外的金屬材料，以在閘極堆疊1201的上方創建連續的金屬蓋。抗反應層1204可由含矽的材料所構成。在一些實施例中，抗反應層1204可以是SiN或SiO x。抗反應層1204保護P-金屬1208和N-金屬1206免受蝕刻製程影響，改善金屬蓋1220的特性，例如臨界電壓偏移(V ts)，並防止劣化(degradation)。然而，由於含矽的材料的介電特性，抗反應層1204抑制金屬蓋覆蓋。
在區塊1112，將抗反應層1204的一部分選擇性地移除，以留下多個凹部1218。抗反應層1204的移除進行到不連續的金屬蓋1216已被沉積的深度，其可為約1~2 nm，其中凹部的深度為平均值1215，凹部定義為朝向間隔物的表面的間隙。因此，將抗反應層1204的一部分移除，使得所得的凹部1218的深度大約等於不連續的金屬蓋1216的厚度。可透過濕式化學製程完成抗反應層1204的一部分的移除。濕式化學製程溶解並移除抗反應層1204(其可包含氧化矽或另一種介電材料)，但濕式化學製程不溶解部分金屬蓋1216的金屬材料。部分金屬蓋1216的存在保護P-金屬1208和N-金屬1206免受濕式化學製程的影響。在一實施例中，以蝕刻溶液沖洗整個閘極結構1200。
蝕刻溶液可以是稀釋的氫氟酸(HF)。HF用去離子水稀釋。在一些實施例中，HF與去離子水的體積比為約1:500。在其他的實施例中，HF與去離子水的體積比為約1:2000。或者，蝕刻溶液可以是例如MR1。蝕刻溶液MR1包含1份氫氧化銨(NH 4OH)、約1至約10份過氧化氫(H 2O 2)和約5至約30份水(H 2O)。在一些實施例中，可使用其他蝕刻溶液，或者蝕刻溶液的成分可以不同的比例混合。
第12D圖繪示在區塊1112將抗反應層1204的一部分選擇性地移除以形成凹部1218之後的閘極結構1200。
在區塊1114，沉積額外的金屬材料，以形成連續的金屬蓋1220。在一些實施例中，區塊1114中的製程與區塊1110中的製程相同。在其他的實施例中，區塊1110中的製程的變型被用於區塊1114中。在其他的實施例中，在區塊1114中使用與在區塊1110中不同的沉積製程。
在金屬閘極結構1200的上方沉積額外的金屬材料。金屬材料可透過CVD、ALD、無電沉積(electroless deposition, ELD)、PVD、電鍍、其組合或另一種沉積技術所沉積。在範例性實施例中，金屬材料透過ALD製程所沉積。在區塊1114沉積的金屬材料填充凹部1218，以在金屬閘極堆疊1201的上方形成連續的金屬蓋1220。金屬材料也可部分地覆蓋間隔物1212。
在區塊1114中沉積的金屬材料與在區塊1110中沉積的金屬材料相同，例如可以是W或Mo。在範例性實施例中，可在約300 °C至約500 °C的溫度範圍和約10托至約50托的製程壓力下，使用氯化鎢(WCl 5)前驅物、氫氣(H 2)還原氣體和氬氣(Ar)載體氣體沉積W。在一些實施例中，導電蓋材料還可包含原子濃度範圍為約0.5%至約5%的氯。或者，前驅物可以是氟化鎢(WF 6)或氯化鉬(MoCl 5)。
控制ALD循環或其他沉積製程，以獲得金屬蓋1220的所需厚度。在一些實施例中，區塊1114中沉積的金屬具有約2 nm的厚度，使得整個金屬蓋1220的厚度為約3~4 nm。在各種實施例中，厚度被限制在3~4 nm以利用閘極減少而不影響RC延遲，因為較厚的金屬可能增加總閘極高度和閘極電容。來自第一金屬蓋沉積製程的第一金屬蓋用作保護層，以避免金屬因濕式製程而損壞並透過第二金屬蓋沉積製程達到最終的厚度。
第12E圖繪示在區塊1114中沉積額外的金屬材料以產生連續的金屬蓋1220之後的閘極結構1200。在一些實施例中，額外的金屬材料是與用於不連續的金屬蓋的金屬材料相同類型的金屬材料。在一些實施例中，額外的金屬材料1217與不連續的金屬蓋1216的金屬材料不同，從而形成雙層金屬蓋，例如W之上的Mo或Mo之上的W，如第12F圖所示。
在區塊1116，減少金屬蓋1220的側向生長，並使用濕式化學製程將多餘的材料移除。金屬蓋1220被限制以使其覆蓋金屬閘極堆疊1201，但不覆蓋側壁間隔物1212。側壁間隔物1212可由例如矽、碳化物或氮化物所構成。在一些實施例中，使用臭氧溶液(例如，臭氧去離子水溶液(DIO 3))限制金屬蓋1220的生長。或者，可在約40 °C至約80 °C的溫度下使用熱的去離子水(HDI)。
在一實施例中，透過施加去離子水和臭氧的溶液約5秒至約60秒的時間段來抑制金屬蓋的生長。在一些實施例中，溶液包含混合在水中的臭氧和鹽酸。在範例性實施例中，溶液包含在室溫下濃度為5至100 ppm的DIO 3及在約25 °C至約50 °C的溫度下濃度為1:1至約1:50的HCl。
第12G圖描繪區塊1116中側向生長減少之後的閘極結構1200。連續金屬蓋1220現在被限制，使得其不覆蓋間隔件1212。
連續的金屬蓋1220的好處之一是它能夠降低金屬閘極堆疊1201的閘極電阻。降低的閘極電阻使半導體裝置的整體性能更高。在範例性實施例中，具有連續的金屬蓋1220的半導體裝置具有比沒有連續的金屬蓋1220的半導體裝置低大約80%的閘極電阻。第15圖繪示具有連續的金屬蓋1220的半導體裝置可獲得的閘極電阻與沒有金屬蓋時可能經歷的閘極電阻之間的差異。在第15圖的範例中，在沒有金屬蓋1220的情況下，目標閘極電阻為約每平方300~400歐姆(Ω/sq)，其由四點探針所測量。使用金屬蓋1220，目標電阻降低到約80Ω/sq。
在區塊1118，範例性方法1100包含金屬汲極製造操作，以在源極/汲極區域的上方形成金屬汲極(MD)。金屬汲極製造操作可包含將ILD層暴露的部分移除，以形成暴露下方的源極/汲極結構的開口。ILD層暴露的部分可透過合適的蝕刻製程被移除，例如濕式蝕刻、乾式蝕刻或其組合。在蝕刻ILD層的期間，選擇蝕刻劑以提供ILD層與其他結構(例如，閘極間隔物1212和金屬蓋1220)之間的蝕刻選擇性。舉例來說，ILD層對蝕刻劑的蝕刻抵抗力低於閘極間隔物1212和金屬蓋1220，使得可以蝕刻ILD層同時保持閘極間隔物1212和金屬蓋1220實質上完整。
金屬汲極製造操作(區塊1118)還可包含將圖案化遮罩移除並在開口中形成源極/汲極接點。在開口中形成源極/汲極接點可包含在接觸源極/汲極區域的開口中填充導電材料，以形成源極/汲極接點。源極/汲極接點可包含一或多層。舉例來說，在一些實施例中，源極/汲極接點包含透過例如CVD、ALD、無電沉積(ELD)、PVD、電鍍或另一種沉積技術沉積的襯墊和金屬填充材料。襯墊(例如，擴散阻擋層、黏著層或類似物)可包含鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、釕、鎳或類似物。可執行例如CMP的平坦化製程，以將多餘的襯墊和導電材料移除。剩餘的襯墊和導電材料在開口中形成源極/汲極接點702。
在區塊1120，範例性方法1100包含通孔閘極製造操作，以形成通孔閘極(VG)。通孔閘極製造操作可包含形成穿過層間介電(ILD)材料的開口，以接觸金屬蓋1220。可使用可接受的光微影和蝕刻技術形成用於通孔閘極製造操作的開口。通孔閘極可透過CVD、ALD、無電沉積(ELD)、PVD、電鍍或其他沉積技術所沉積。
第12H圖繪示在形成VG 1222之後的閘極結構1200。金屬汲極(MD)(未繪示)和層間介電(ILD)1224也已形成。VG 1222可以是或包含鎢、鈷、銅、釕、鋁、金、銀、其合金、類似物或其組合。MD可以是銅、銅合金、銀、金、鎢、鈷、鋁、釕、鎳或類似物。ILD 1224 是一種低介電係數材料，例如氧化物。
在區塊1122，範例性方法1100包含執行進一步的製造操作。半導體裝置可經歷進一步的處理，以形成本領域已知的各種部件和區域。舉例來說，後續的處理可在基板之上形成接觸開口、接觸金屬以及各種接點/通孔/線和多層互連部件(例如，金屬層和層間介電質)，其配置為連接各種部件以形成可包含一或多個多閘極裝置的功能電路。在進一步的範例中，多層互連可包含垂直互連(例如，通孔或接點)以及水平互連(例如，金屬線)。各種互連部件可採用各種導電材料，包含銅、鎢和/或矽化物。在一範例中，使用鑲嵌和/或雙鑲嵌製程形成與銅相關的多層互連結構。此外，可在方法1100之前、期間和之後實施額外的製程步驟，並且可根據方法1100的各種實施例替換或移除前述的一些製程步驟。
第13圖是根據一些實施例描繪包含金屬汲極(MD)製造和通孔閘極(VG)製造的半導體製造的範例性方法1300的製程流程圖。方法1300僅僅是一個範例，並非意圖將本揭露限制於申請專利範圍中明確記載的內容之外。可在方法1300之前、期間和之後提供額外的步驟，且對於方法1300的其他實施例，可移動、替換或刪除所描述的這些步驟中的一些步驟。可在圖式中描繪的半導體裝置中加入額外的部件，並且在其他實施例中可替換、修改或移除以下描述的一些部件。
第13圖是根據一些實施例繪示可在第11圖的區塊1118和區塊1120之間執行的範例性操作。第13圖結合第14A~14E圖進行描述，其中第14A~14E圖是根據一些實施例描述在包含金屬汲極製造和通孔閘極製造的半導體製造的各個階段的範例性區域1400的放大圖的圖。在一些圖式中，可能會省略其中繪示的部件或特徵的一些參考符號，以避免混淆其他部件或特徵；這是為了便於描繪圖式。
在區塊1302，範例性方法1300包含提供具有金屬閘極的基板、位於金屬閘極的側邊之上的閘極間隔物、形成於金屬閘極上方的金屬蓋、蝕刻停止層(ESL)及位於源極/汲極區域上方的層間介電(ILD)材料。
在區塊1304，範例性方法1300包含在金屬蓋的上方形成第一ILD層。第一ILD層可包含或者是例如氮化矽(SiN)的材料，儘管也可以使用其他合適的材料，例如氧化矽(SiO 2)、氧化鋁(AlO)、碳氧化矽(SiOC)、碳化矽(SiC)、氮化鋯(ZrN)、氧化鋯(ZrO)、其組合或類似物。第一ILD層可使用例如電漿輔助原子層沉積(PEALD)、熱原子層沉積(熱ALD)、電漿輔助化學氣相沉積(PECVD)等沉積製程所沉積。可使用任何合適的沉積製程和製程條件。
在區塊1306，範例性方法1300包含形成圖案化遮罩，其暴露源極/汲極區域上方的ILD材料的一部分。圖案化遮罩可包含光阻層。圖案化遮罩可透過光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光阻、清洗、乾燥(例如，硬烘烤)及/或其組合所形成。在一些其他的實施例中，可在光阻層之下形成各種成像輔助層，以輔助圖案轉移。成像輔助層可包含三層，其包含底部有機層、中間無機層和頂部有機層。成像輔助層還可包含抗反射塗層(anti-reflective coating, ARC)材料、聚合物層、來自四乙基原矽酸鹽(tetraethylorthosilicate, TEOS)的氧化物、氧化矽或含Si的抗反射塗層(ARC)材料，例如含42%Si的ARC層。在又一些其他的實施例中，圖案化遮罩層包含硬遮罩層。硬遮罩層包含氧化物材料、氮化矽、氮氧化矽、非晶碳材料、碳化矽或四乙基原矽酸鹽(TEOS)。
參照第14A圖的範例，在完成區塊1302、1304和1306之後的一實施例中，繪示區域1400，其包含具有金屬閘極堆疊1201的基板1402、位於金屬閘極堆疊1201的側邊之上的閘極間隔物1212、形成於金屬閘極堆疊1201上方的金屬蓋1220、ESL 1416、位於源極/汲極區域1404上方的ILD材料802、位於金屬蓋1220上方的第一ILD層1414及暴露源極/汲極區域1404上方的ILD材料802的一部分的圖案化遮罩1406。
在區塊1308，範例性方法1300包含將源極/汲極區域上方的ILD材料移除，以形成暴露下方源極/汲極區域的開口。ILD材料暴露的部分可透過合適的蝕刻製程被移除，例如濕式蝕刻、乾式蝕刻或其組合。
在區塊1310，範例性方法1300包含可選地在已暴露的源極/汲極區域之上形成多個矽化物接點。可選的矽化物接點可包含鈦(例如，矽化鈦(TiSi))以降低接點的肖特基勢障(Schottky barrier)高度。然而，也可使用其他的金屬，例如鎳、鈷、鉺、鉑、鈀或類似物。矽化可透過合適的金屬層的覆蓋沉積來執行，隨後是使金屬與源極/汲極區域下方暴露的矽反應的退火步驟。
參照第14B圖的範例，在完成區塊1308和1310之後的一實施例中，區域1400包含暴露下方的源極/汲極區域1404的開口1408及可選地在已經暴露的源極/汲極區域1404之上形成的矽化物接點1409。圖式描繪位於源極/汲極區域1404上方的ILD材料802已被移除，以形成暴露下方的源極/汲極區域1404的開口1408。
在區塊1312，範例性方法1300包含在接觸源極/汲極區域的開口中填充導電材料，以形成多個源極/汲極接點。源極/汲極接點702可包含一或多層。舉例來說，在一些實施例中，源極/汲極接點包含透過例如CVD、ALD、無電沉積(ELD)、PVD、電鍍或另一種沉積技術沉積的襯層和金屬填充材料(未單獨繪示)。襯層(例如，擴散阻擋層、黏著層或類似物)可包含鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、釕、鎳或類似物。可執行例如CMP的平坦化製程，以將多餘的襯層和導電材料移除。剩餘的襯層和導電材料形成位於開口中的源極/汲極接點。
參照第14C圖的範例，在完成區塊1312之後的一實施例中，區域1400包含填充開口1408並接觸源極/汲極區域1404以形成源極/汲極接點702的導電材料。
在區塊1314，範例性方法1300包含在源極/汲極和閘極區域的上方形成接觸蝕刻停止層(contact etch stop layer, CESL)。CESL可使用一或多種低溫沉積製程所沉積，例如化學氣相沉積、物理氣相沉積或原子層沉積。
在區塊1316，範例性方法1300包含在CESL層的上方形成第二ILD層。第二ILD層可由例如氧化物(例如，氧化矽(SiO 2))的介電材料所形成，並且可透過任何可接受的製程(例如，CVD、PEALD、熱ALD、PECVD或類似的製程)沉積於CESL的上方。第二ILD層也可由透過任何合適的方法(例如CVD、PECVD、可流動CVD或類似的製程)沉積的其他合適的絕緣材料(例如PSG、BSG、BPSG、USG或類似物)所形成。在形成之後，可將第二ILD層固化，例如透過紫外線固化製程。
參照第14D圖的範例，在完成區塊1314和1316之後的一實施例中，區域1400包含形成在源極/汲極和閘極區域上方的CESL層1410和形成在CESL層1410上方的第二ILD層1412。
在區塊1318，範例性方法1300包含在CESL和第二ILD層中形成接觸通孔開口，用於通孔閘極接觸和源極/汲極通孔接觸。用於通孔閘極接觸和源極/汲極通孔接觸的接觸過孔開口是透過使用一或多種蝕刻製程所形成。根據一些實施例，用於通孔閘極接觸的開口是穿過第二ILD層、CESL和第一ILD層所形成，而用於源極/汲極通孔接觸的開口是穿過第二ILD層和CESL所形成。開口可使用可接受的光微影和合適的蝕刻技術的任何組合所形成，例如乾式蝕刻製程(例如，電漿蝕刻、反應離子蝕刻(RIE)、物理性蝕刻(例如，離子束蝕刻(IBE)))、濕式蝕刻製程、其組合或類似的製程。然而，接觸通孔開口可利用任何合適的蝕刻製程所形成。
在區塊1320，範例性方法1300包含形成通孔閘極接點及源極/汲極通孔接點。通孔閘極接點形成於金屬蓋的上方並與金屬蓋電耦合，而源極/汲極通孔接點形成於源極/汲極接點的上方並電耦合到源極/汲極接點。通孔閘極接點及/或源極/汲極通孔接點可透過在開口中沉積金屬材料所形成。金屬材料可透過CVD、ALD、無電沉積(ELD)、PVD、電鍍或另一種沉積技術所沉積。通孔閘極接點及/或源極/汲極通孔接點可以是或包含鎢、鈷、銅、釕、鋁、金、銀、其合金、類似物或其組合。
參照第14E圖的範例，在完成區塊1318和1320之後的一實施例中，區域1400包含通孔閘極接點1222和源極/汲極通孔接點(未繪示)。
在區塊1322，範例性方法1300包含執行進一步的製造操作。半導體裝置可經歷進一步的處理，以形成本領域已知的各種部件和區域。舉例來說，後續的處理可在基板之上形成各種接點通孔/線和多層互連部件(例如，金屬層和層間介電質)，其配置為連接各種部件以形成可包含一或多個多閘極裝置的功能電路。在進一步的範例中，多層互連可包含垂直互連(例如，通孔或接點)以及水平互連(例如，金屬線)。各種互連部件可採用各種導電材料，包含銅、鎢和/或矽化物。在一範例中，使用鑲嵌和/或雙鑲嵌製程形成與銅相關的多層互連結構。此外，可在方法1300之前、期間和之後實施額外的製程步驟，並且可根據方法1300的各種實施例替換或移除前述的一些製程步驟。
已描述改進的系統、製造方法、製造技術和文章。所描述的系統、方法、技術和文章可用於範圍廣泛的半導體裝置，包含GAA和FinFET裝置。
在各種實施例中，一種半導體裝置包含位於半導體基板的上方的閘極結構及位於閘極結構的上方的連續的金屬蓋。閘極結構包含：高介電係數介電層；P型功函數層；N型功函數層；抗反應層，包含介電材料；及膠層。連續金屬蓋是透過以下所形成：在多個第一沉積操作期間於閘極結構的上方沉積金屬材料，金屬材料形成不連續的金屬蓋；在多個第一濕式化學操作期間選擇性地將抗反應層的一部分移除；在多個第二沉積操作期間於閘極結構的上方沉積額外的金屬材料，以創建連續的金屬蓋；及連續的金屬蓋在多個第二濕式化學操作期間被抑制生長。
在半導體裝置的特定實施例中，連續的金屬蓋包含鎢(W)或鉬(Mo)材料。
在半導體裝置的特定實施例中，準備閘極結構以在閘極結構的上方形成連續的金屬蓋，閘極結構透過以下準備：使用平坦化操作將閘極結構的頂層平坦化；使用去離子(DI)水沖洗對閘極結構的表面進行預清洗；及使用氧化或氮化處理對閘極結構的表面進行預處理。
在半導體裝置的特定實施例中，使用稀釋的氫氟酸(HF)或包含氫氧化銨(NH 4OH)、過氧化氫(H 2O 2)和水(H 2O)的蝕刻溶液選擇性地將部分抗反應層移除。
在半導體裝置的特定實施例中，抗反應層包含有含矽的材料。
在半導體裝置的特定實施例中，閘極結構的閘極電阻(Rg)小於或等於每平方80歐姆(Ω/sq)。
在各種實施例中，一種在金屬閘極結構的上方形成連續的金屬蓋的方法，包含：接收閘極結構，閘極結構具有高介電係數介電層、P型功函數層、N型功函數層、包含介電材料的抗反應層及膠層。此方法業包含使用氧化或氮化處理對閘極結構的表面進行預處理；使用多個第一沉積操作在閘極結構的上方沉積金屬材料，其形成不連續的金屬蓋；使用多個第一濕式化學操作選擇性地將抗反應層的一部分移除；使用多個第二沉積操作在閘極結構的上方沉積額外的金屬材料，以創建連續的金屬蓋；以及使用多個第二濕式化學操作抑制連續的金屬蓋生長。
在此方法的特定實施例中，更包含在金屬蓋之上形成通孔閘極(VG)。在金屬蓋上形成通孔閘極包含：使用多個蝕刻操作形成通過層間介電材料的開口，以接觸金屬蓋；及使用多個沉積操作在開口中沉積金屬材料。
在此方法的特定實施例中，第一沉積操作和第二沉積操作包含多個原子層沉積(ALD)操作，且金屬蓋包含藉由氯化鎢(WCl 5)和氫氣(H 2)沉積的鎢(W)。
在此方法的特定實施例中，第一沉積操作和第二沉積操作包含多個原子層(ALD)沉積操作，且金屬蓋包含藉由氟化鎢(WF 6)和氫氣(H 2)沉積的鎢(W)。
在此方法的特定實施例中，第一沉積操作和第二沉積操作包含多個原子層沉積(ALD)操作，且金屬蓋包含藉由氯化鉬(MoCl 5)和氫氣(H 2)沉積的鉬(Mo)。
在此方法的特定實施例中，用於將抗反應層移除的第一濕式化學操作包含用稀釋的氫氟酸(HF)沖洗。
在此方法的特定實施例中，用於將抗反應層的一部分移除的第一濕式化學操作包含用蝕刻溶液沖洗，蝕刻溶液包含氫氧化銨(NH 4OH)、過氧化氫(H 2O 2)和水(H 2O)。
在此方法的特定實施例中，用於抑制金屬蓋生長的第二濕式化學操作包含使用臭氧溶液的濕式蝕刻操作。
在另一實施例中，一種製造半導體裝置的方法包含：接收閘極結構，閘極結構具有高介電係數介電層、P型功函數層、N型功函數層、介電抗反應層及膠層。此製造半導體裝置的方法更包含：使用氧(O 2)或氫/氮(H 2/N 2)電漿處理對閘極結構的表面進行預處理；使用多個第一原子層沉積ALD)操作在閘極結構的上方沉積包含鎢(W)材料或鉬(Mo)材料的第一金屬材料，其形成不連續的金屬蓋；使用稀釋的氫氟酸選擇性地將抗反應層的一部分移除；使用多個第二原子層沉積操作在閘極結構的上方沉積包含鎢或鉬的第二金屬材料，以創建連續的金屬蓋；藉由透過使用臭氧溶液的濕式蝕刻操作將不需要的金屬材料從多個側間隔物移除來抑制金屬蓋的生長；以及在金屬蓋之上形成通孔閘極(VG)。在金屬蓋之上形成通孔閘極包含使用多個蝕刻操作形成通過層間介電(ILD)材料的開口，以接觸金屬蓋及使用多個沉積操作在開口中沉積金屬材料。
在此半導體裝置的方法的特定實施例中，第一原子層沉積操作和第二原子層沉積操作包含透過氯化鎢(WCl 5)和氫氣(H 2)沉積鎢(W)。
在此半導體裝置的方法的特定實施例中，第一原子層沉積操作和第二原子層沉積操作包含透過氟化鎢(WF 6)和氫氣(H 2)沉積鎢。
在此半導體裝置的方法的特定實施例中，第一原子層沉積操作和第二原子層沉積操作包含透過氯化鉬(MoCl 5)和氫氣(H 2)沉積鉬(Mo)。
在此半導體裝置的方法的特定實施例中，第一金屬材料與第二金屬材料的其中之一包含鎢，而第一金屬材料與第二金屬材料的其中之另一包含鉬。
在此半導體裝置的方法的特定實施例中，此方法更包含使用多個化學機械研磨(CMP)操作將閘極結構的頂層平坦化，並在對閘極結構的表面進行預處理之前，使用去離子(DI)水沖洗對閘極結構的表面進行預清洗。
儘管在本發明的前述詳細的描述中已經呈現至少一個範例性實施例，但是應該理解仍存在大量的變化例。也應當理解，範例性實施例或多個範例性實施例僅是範例，並不旨在以任何方式限制本發明的範圍、適用性或配置。相反地，前述詳細的描述將為本領域技術人員提供用於實施本發明範例性實施例的方便路線指引。應當理解，在不脫離如所附的申請專利範圍中闡述的本發明的範圍的情況下，可以對範例性實施例中描述的元件的功能和配置進行各種改變。
100,1100,1300:方法 102,104,106,108,110,112,114,116,118,120,122,1102,1104,1106,1108,1110,1112,1114,1116,1118,1120,1122,1302,1304,1306,1308,1310,1312,1314,1316,1318,1320,1322:區塊 200:半導體裝置 202:基板 204:磊晶堆疊 206,208磊晶層 210:鰭狀元件 302:STI部件 304:閘極堆疊 402:間隔物材料層 602:氧化層 702:源極/汲極部件 802:層間介電(ILD)層 1002:閘極堆疊 1004:高介電係數閘極介電層 1006:金屬層 1200:閘極結構 1201:閘極堆疊 1202:膠層 1204:抗反應層 1206:n型功函數層 1208:p型功函數層 1210:高介電係數層間介電材料 1212:閘極間隔物 1214:電漿處理 1215:平均值 1216:不連續的金屬蓋 1217:額外的金屬材料 1218:凹部 1220:連續的金屬蓋 1222:通孔閘極(VG) 1224:層間介電(ILD) 1400:區域 1402:基板 1404:源極/汲極區域 1406:圖案化遮罩 1409:矽化物接點 X-X’:第一切口
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖是根據一些實施例繪示包含製造多閘極裝置的半導體製造的範例性方法的流程圖。 第2A、3A、4A、5A、6A、7A、8A、9A和10A圖是根據一些實施例繪示範例性的半導體裝置的等角視圖。 第2B、3B、4B、5B、6B、7B、8B、9B和10B圖是根據一些實施例繪示範例性的半導體裝置沿著第一切口X-X’的一種實施例所對應的剖面側視圖。 第11圖是根據一些實施例描繪用於在金屬閘極的上方製造連續的金屬蓋以與隨後製造的通孔閘極(VG)導體一起使用的範例性製造方法的流程圖。 第12A~12H圖是根據一些實施例描繪在金屬閘極的上方製造連續的金屬蓋的各個階段的範例性半導體閘極結構的放大圖的圖。 第13圖是根據一些實施例描繪包含金屬汲極製造和通孔閘極製造的進一步半導體製造的範例性方法的製程流程圖。 第14A~14E圖是根據一些實施例描述在包含金屬汲極製造和通孔閘極製造的半導體製造的各個階段的範例性區域的放大圖的圖。 第15圖是繪示在半導體裝置中的金屬閘極結構上方形成連續的金屬蓋可能導致閘極電阻降低的圖表。
100:方法
102,104,106,108,110,112,114,116,118,120,122:區塊

Claims (20)

  1. 一種半導體裝置，包括： 一閘極結構，位於一半導體基板的上方，該閘極結構包括： 一高介電係數介電層； 一P型功函數層； 一N型功函數層； 一抗反應層，包括一介電材料；及 一膠層；以及 一連續的金屬蓋，位於該閘極結構的上方，該連續金屬蓋是透過以下所形成： 在複數個第一沉積操作期間於該閘極結構的上方沉積一金屬材料，該金屬材料形成一不連續的金屬蓋； 在複數個第一濕式化學操作期間選擇性地將該抗反應層的一部分移除； 在複數個第二沉積操作期間於該閘極結構的上方沉積一額外的金屬材料，以創建該連續的金屬蓋；及 該連續的金屬蓋在複數個第二濕式化學操作期間被抑制生長。
  2. 如請求項1之半導體裝置，其中該連續的金屬蓋包括鎢或鉬。
  3. 如請求項1之半導體裝置，其中準備該閘極結構以在該閘極結構的上方形成該連續的金屬蓋，該閘極結構透過以下準備： 使用平坦化操作將該閘極結構的一頂層平坦化； 使用一去離子水沖洗對該閘極結構的一表面進行預清洗；及 使用氧化或氮化處理對該閘極結構的該表面進行預處理。
  4. 如請求項1之半導體裝置，其中使用稀釋的氫氟酸或包括氫氧化銨、過氧化氫和水的蝕刻溶液選擇性地將部分該抗反應層移除。
  5. 如請求項1之半導體裝置，其中該抗反應層包括含矽的材料。
  6. 如請求項1之半導體裝置，其中該閘極結構的閘極電阻小於或等於每平方80歐姆。
  7. 一種在一金屬閘極結構的上方形成一連續的金屬蓋的方法，包括： 接收一閘極結構，該閘極結構包括： 一高介電係數介電層； 一P型功函數層； 一N型功函數層； 一抗反應層，包括一介電材料；及 一膠層； 使用一氧化或氮化處理對閘極結構的表面進行預處理； 使用複數個第一沉積操作在閘極結構的上方沉積金屬材料，其形成一不連續的金屬蓋； 使用複數個第一濕式化學操作選擇性地將該抗反應層的一部分移除； 使用複數個第二沉積操作在閘極結構的上方沉積額外的金屬材料，以創建該連續的金屬蓋；以及 使用複數個第二濕式化學操作抑制該連續的金屬蓋生長。
  8. 如請求項7之在該金屬閘極結構的上方形成該連續的金屬蓋的方法，更包括在該金屬蓋之上形成一通孔閘極，其中在該金屬蓋上形成該通孔閘極包括： 使用複數個蝕刻操作形成通過一層間介電材料的一開口，以接觸該金屬蓋；及 使用複數個沉積操作在該開口中沉積一金屬材料。
  9. 如請求項7之在該金屬閘極結構的上方形成該連續的金屬蓋的方法，其中該些第一沉積操作和該些第二沉積操作包括複數個原子層沉積操作，且其中該金屬蓋包括藉由氯化鎢和氫氣沉積的鎢。
  10. 如請求項7之在該金屬閘極結構的上方形成該連續的金屬蓋的方法，其中該些第一沉積操作和該些第二沉積操作包括複數個原子層沉積操作，且其中該金屬蓋包括藉由氟化鎢和氫氣沉積的鎢。
  11. 如請求項7之在該金屬閘極結構的上方形成該連續的金屬蓋的方法，其中該些第一沉積操作和該些第二沉積操作包括複數個原子層沉積操作，且其中該金屬蓋包括藉由氯化鉬和氫氣沉積的鉬。
  12. 如請求項7之在該金屬閘極結構的上方形成該連續的金屬蓋的方法，其中用於將該抗反應層移除的該些第一濕式化學操作包括用稀釋的氫氟酸沖洗。
  13. 如請求項7之在該金屬閘極結構的上方形成該連續的金屬蓋的方法，其中用於將該抗反應層的一部分移除的該些第一濕式化學操作包括用一蝕刻溶液沖洗，該蝕刻溶液包括氫氧化銨、過氧化氫和水。
  14. 如請求項7之在該金屬閘極結構的上方形成該連續的金屬蓋的方法，其中用於抑制該金屬蓋生長的該些第二濕式化學操作包括使用臭氧溶液的一濕式蝕刻操作。
  15. 一種製造半導體裝置的方法，包括： 接收一閘極結構，該閘極結構包括： 一高介電係數介電層； 一P型功函數層； 一N型功函數層； 一抗反應層，包括一介電材料；及 一膠層； 使用一氧或氫/氮電漿處理對該閘極結構的一表面進行預處理； 使用複數個第一原子層沉積操作在該閘極結構的上方沉積包括鎢材料或鉬材料的一第一金屬材料，其形成一不連續的金屬蓋； 使用稀釋的氫氟酸選擇性地將該抗反應層的一部分移除； 使用複數個第二原子層沉積操作在該閘極結構的上方沉積包含鎢或鉬的一第二金屬材料，以創建一連續的金屬蓋； 藉由透過使用一臭氧溶液的濕式蝕刻操作將不需要的金屬材料從複數個側間隔物移除來抑制該金屬蓋的生長；以及 在該金屬蓋之上形成一通孔閘極，其中在該金屬蓋之上形成該通孔閘極包括： 使用複數個蝕刻操作形成通過層間介電材料的一開口，以接觸該金屬蓋；及 使用複數個沉積操作在該開口中沉積金屬材料。
  16. 如請求項15之製造半導體裝置的方法，其中該些第一原子層沉積操作和該些第二原子層沉積操作包括透過氯化鎢和氫氣沉積鎢。
  17. 如請求項15之製造半導體裝置的方法，其中該些第一原子層沉積操作和該些第二原子層沉積操作包括透過氟化鎢和氫氣沉積鎢。
  18. 如請求項15之製造半導體裝置的方法，其中該些第一原子層沉積操作和該些第二原子層沉積操作包括透過氯化鉬和氫氣沉積鉬。
  19. 如請求項15之製造半導體裝置的方法，其中該第一金屬材料與該第二金屬材料的其中之一包括鎢，而該第一金屬材料與該第二金屬材料的其中之另一包括鉬。
  20. 如請求項15之製造半導體裝置的方法，更包括使用複數個化學機械研磨操作將該閘極結構的一頂層平坦化，並在對該閘極結構的該表面進行預處理之前，使用一去離子水沖洗對該閘極結構的該表面進行預清洗。
TW112109143A 2022-09-16 2023-03-13 半導體裝置、其製造方法及在金屬閘極結構的上方形成連續的金屬蓋的方法 TW202414835A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US63/375,930 2022-09-16
US18/153,597 2023-01-12

Publications (1)

Publication Number Publication Date
TW202414835A true TW202414835A (zh) 2024-04-01

Family

ID=

Similar Documents

Publication Publication Date Title
US11355611B2 (en) Multi-gate device and method of fabrication thereof
US11942548B2 (en) Multi-gate device and method of fabrication thereof
US11955554B2 (en) Method of fabricating a multi-gate device
TWI382498B (zh) 半導體元件的製造方法
TW202018821A (zh) 積體電路的製造方法
US11824058B2 (en) Method of forming semiconductor device
US8962490B1 (en) Method for fabricating semiconductor device
CN115241128A (zh) 半导体装置的制造方法
TWI804594B (zh) 半導體結構及其形成方法
US20220367269A1 (en) Contact plug
TWI779834B (zh) 半導體裝置及其製造方法
TWI509702B (zh) 具有金屬閘極之電晶體及其製作方法
US20240097005A1 (en) Area-selective removal and selective metal cap
TW202414835A (zh) 半導體裝置、其製造方法及在金屬閘極結構的上方形成連續的金屬蓋的方法
CN220510045U (zh) 半导体装置
CN220569680U (zh) 半导体装置
TWI446456B (zh) 具有金屬閘極之電晶體及其製作方法
CN220963349U (zh) 半导体装置
CN117423736A (zh) 半导体装置、其制造方法及形成连续的金属盖的方法
US20230034854A1 (en) Semiconductor structure and method for forming the same
CN114551400A (zh) FinFET器件及方法