CN220510045U - 半导体装置 - Google Patents

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锺佳玲
庄英良
郑钧智
黄国彬
叶明熙
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Abstract

一种半导体装置，包括一基底具有一金属栅极、位于所述金属栅极的侧面的栅极间隔物、一蚀刻停止层以及一源极/漏极区域上方的一层间介电材料；一钨帽盖由钨材料形成且沉积在金属栅极的上方和位于栅极间隔物之间；以及在钨帽盖的上方形成的一通孔栅极。

Description

半导体装置
技术领域
本创作内容涉及一种半导体装置，尤其涉及一种可降低金属栅极和导电插塞之间的电阻的半导体装置。
背景技术
半导体装置用于各种电子应用，例如个人电脑、手机、数字相机和其他电子装置。一般而言，半导体装置的制造是通过在半导体基底上依次沉积绝缘层或介电层、导电层以及半导体材料层，并使用光刻工艺对各种材料层进行图案化，以在其上形成电路组件和元件。
随着半导体技术的进步，对于更高存储容量、更快处理系统、更高性能和更低成本的需求越来越大。为了满足这些需求，半导体工业不断地缩减半导体装置例如金属氧化物半导体场效晶体管(MOSFET)的尺寸，金属氧化物半导体场效晶体管包括平面式金属氧化物半导体场效晶体管(planar MOSFET)和鳍式场效晶体管(fin field effect transistors；FinFET)。这种尺寸上的缩减提高了半导体制造工艺的复杂性。
实用新型内容
本实用新型的目的在于提出一种半导体装置，以解决上述至少一个问题。
本实用新型的一些实施例提供一种半导体装置，包括一基底，具有一金属栅极、位于所述金属栅极的侧面的栅极间隔物(gate spacers)、一蚀刻停止层以及一源极/漏极区域上方的一层间介电材料；一钨(W)帽盖，由钨材料形成且沉积在所述金属栅极的上方和所述栅极间隔物之间；以及在所述钨帽盖的上方形成的一通孔栅极(via gate；VG)。
根据本实用新型其中的一个实施方式，该钨帽盖未有形成于多个所述栅极间隔物上方的部分。
根据本实用新型其中的一个实施方式，多个所述栅极间隔物的侧壁的上部与该钨帽盖的侧面直接接触。
根据本实用新型其中的一个实施方式，多个所述栅极间隔物的多个所述侧壁的下部与该金属栅极的多个所述侧面接触。
根据本实用新型其中的一个实施方式，多个所述栅极间隔物的顶表面与该钨帽盖的顶表面呈一夹角。
根据本实用新型其中的一个实施方式，多个所述栅极间隔物环绕和包覆该钨帽盖的侧壁，该钨帽盖与该蚀刻停止层以多个所述栅极间隔物相隔开来。
根据本实用新型其中的一个实施方式，在多个所述栅极间隔物的上方没有该钨帽盖的钨材料残留物。
根据本实用新型其中的一个实施方式，还包括一层间介电层位于该钨帽盖的上方，且该层间介电层覆盖多个所述栅极间隔物。
根据本实用新型其中的一个实施方式，该通孔栅极与该层间介电层覆盖该钨帽盖的顶表面。
根据本实用新型其中的一个实施方式，该钨帽盖的厚度在2nm到10nm范围内。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本实用新型实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1是叙述包括制造多栅极装置的半导体制造的一示例方法的流程图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A是一示例性半导体装置的等角视图。
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B是根据一些实施例的示例性制造过程中，沿第一切线X-X’所绘制的一示例性半导体装置的对应的剖面侧视图。
图11是叙述进一步半导体制造的一示例方法的流程图，此半导体制造包括制作用于之后形成的通孔栅极导体的一金属帽盖。
图12A-图12F是描述根据一些实施例在一金属栅极上方制作一钨帽盖(W cap)的各个阶段的放大示意图。
图13是根据一些实施例的一工艺流程图，其示出包括金属漏极制造和通孔栅极制造的进一步半导体制造的一示例方法。
图14A-图14E是描述根据一些实施例，在包括金属漏极制造和通孔栅极制造的半导体制造的各个阶段的一示例性区域的放大示意图。
具体实施方式
以下内容提供了许多不同的实施例或示例，用于实现本实用新型实施例的不同部件。组件和配置的具体范例描述如下，以简化本实用新型实施例。当然，这些仅仅是示例的，并非用以限定本实用新型实施例。
为了简明起见，与传统半导体装置制造相关的传统技术在此不再详细叙述。此外，这里叙述的各种任务和工艺可以并入一具有这里未详细描述的附加功能的更全面的步骤或工艺之中。特别是，半导体装置制造中的各种工艺是众所周知的，因此，为了简洁明了起见，许多传统工艺在此将仅简要提及或将完全省略而不提供众所周知的工艺细节。如本领域技术人员在完整阅读本公开内容后将容易理解的，本公开公开的结构可与多种技术一起使用，并且可并入多种半导体装置和产品中。此外，应注意的是，半导体装置结构可包括不同数量的组件，并且附图中所示的单个组件也可能代表多个组件
此外，此处可能使用空间上的相关用语，例如“在…上方”、“上方的”、“在…之上”、“较上方的”、“顶部”、“在…下方”、“下方的”、“在…之下”、“较下方的”、“底部”以及其他类似的用语，以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含附图示出的方位外，也包含了使用中或操作中的装置的不同方位。装置可以被任意旋转(例如旋转90度或转至其他方位)，在此所使用的空间相对描述可同样依旋转后的方位来解读。当例如以上所述的空间相关用语用于描述第一部件相对于第二部件时，第一部件可以直接位于另一部件上，或者可以存在着中间部件或层。当一个部件或层被称为“在”另一个元件或层“上”时，它也可以直接位于其它部件或层上并与之接触。
另外，本实用新型实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
注意的是，说明书中对“一实施例”、“一实施例”、“一个示例性的实施例”、“示例性的”、“示例”等的引用为所描述的实施例可以包括特定部件，结构或特性，但每个实施例不一定包括特定的部件、结构或特性。此外，这样的用语不一定指代相同的实施例。此外，当于一实施例中描述特定的部件、结构或特性时，无论是否明确描述，本领域技术人员的知识范围内可知在其他的实施例中此些特定的部件、结构或特性会受到影响。
应可理解的是，本文的用语或词语是为了描述性的而非限制性的目的，因此说明书中的用语或词语应由相关领域的技术人员根据以下内文的公开而释义。
本文的上下内容中讨论了各种实施例，即，用于形成包括鳍式场效晶体管(FinFET)装置的一半导体结构。此半导体结构例如可以是互补金属氧化物半导体(CMOS)装置，包括P型金属氧化物半导体(PMOS)鳍式场效晶体管装置和N型金属氧化物半导体(NMOS)鳍式场效晶体管装置。以下将与包括FinFET制造工艺相关的特定示例来描述实施例。然而，实施例并不限于文中所提供的示例，并且可以在广泛的多种实施例中实现本公开的构想。因此，各种实施例可以应用于其他半导体装置/工艺，例如应用于平面式的晶体管或类似装置。此外，本文所讨论的一些实施例是在使用一栅极后制工艺(gate-last process)所形成的装置的上下文中讨论。在其他实施例中，也可以使用一栅极先制工艺(gate-firstprocess)形成实施例的装置。
虽然所附附图说明了半导体装置的各种实施例，但是可以在如附图所描述的半导体装置中添加额外的部件，并且可以在半导体装置的其他实施例中进行替换、修改或消除下面所描述的一些部件。
可以在这些实施例中描述的阶段之前、期间以及/或之后提供额外的操作。对于不同的实施例，所描述的一些阶段可以被替换或去除。可以在半导体装置结构中添加其他部件。对于不同的实施例，下面所描述的一些部件可以被替换或去除。尽管一些实施例讨论了以特定顺序进行的操作步骤，但是此些操作步骤可以根据其他逻辑顺序进行。
还应注意的是，本公开是以多栅极晶体管(multi-gate transistors)的形式呈现实施例。多栅极晶体管包括其栅极结构形成在一通道区的至少两侧上的那些晶体管。这些多栅极装置可以包括一P型(P-type)金属氧化物半导体多栅极装置或是一N型(N-type)金属氧化物半导体多栅极装置。由于它们的鳍状结构，其具体示例在本文中可以被呈现和称之为鳍式场效晶体管(FinFET)。本文还呈现了一种称为全绕式栅极(gate-all-around；GAA)装置的多栅极晶体管的实施例。一全绕式栅极(GAA)装置可以是包括其栅极结构或其部分形成在通道区的四个侧边(例如，围绕一通道区的一部分)的任何装置。本文实施例所呈现的装置还包括了具有配置为纳米线通道区(nanowire channel)、条形通道区(bar-shaped channel)、以及/或其他合适的通道区配置的通道区的实施例。本文的实施例所呈现的是具有与单一且连续的栅极结构相关的一个或一个以上通道区(例如，纳米线)的装置。然而，技术人员可知此些示例亦可以应用于单一个通道区(例如，单个纳米线)或是任何数量的通道区。技术人员可知其他示例的半导体装置也可能受益于本公开的多个方面。
图1是叙述包括制造多栅极装置的半导体制造的一示例方法100的流程图。如本文所用，“多栅极装置”的用语用于叙述具有至少一些栅极材料设置在装置的至少一个通道区的多个侧上的一装置(例如，一半导体晶体管)。在一些示例中，多栅极装置可以称为全绕式栅极(GAA)装置，其具有设置在装置的至少一个通道区的至少四个侧上的栅极材料。通道区可称为“纳米线”，如本文实施例所叙述，通道区可以包括各种几何形状(例如，圆柱形、条形)和各种尺寸的通道区域。
结合图1的叙述，图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B、图6A-图6B、图7A-图7B、图8A-图8B、图9A-图9B和图10A-图10B，其叙述了根据一些实施例，在不同制造阶段的一半导体装置或结构。方法100仅仅是一个示例，并非旨在将本公开用来限制超出权利要求中明确记载的内容。可以在方法100之前、期间和之后实施其他额外的工艺步骤，并且对于方法100的各种实施例，可以移动、替换或去除这些描述的一些工艺步骤。其他的部件可以增加到如图中描述的半导体装置中，并且在其他实施例中，可以替换、修改或删除下面描述的一些部件。
其他方法的实施例和本文讨论的示例性装置一样，应当理解的是，半导体装置的一些部分可以通过一般的半导体技术工艺流程进行制造，因此本文仅简要描述一些工艺。此外，示例性的半导体装置可以包括各种其他装置和部件，例如其他类型的装置，包括例如其他型态的晶体管、双极性接面(bipolar junction)晶体管、电阻器、电容器、电感器、二极管、熔断器以及/或其他逻辑装置等，但是为了更好地理解本公开的概念而简化叙述半导体装置。在一些实施例中，示例性装置包括多个半导体装置(例如，晶体管)，包括p型场效晶体管(PFET)、n型场效晶体管(NFET)等，它们可以互相电性连接。此外，应注意的是，方法100的工艺步骤，包括参照附图所给出的任何描述，以及本公开中所提供的方法的其余部分和示例性附图，这些仅是示例性的并且非旨在限制超出在随后的权利要求中所具体叙述的范围。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A是一示例性半导体装置200的等角视图，并且图2A和图2B是示例半导体装置200的等角视图。图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B是根据一些实施例的示例性制造过程中，沿第一切线X-X’所绘制的一示例性半导体装置200的对应的剖面侧视图。在一些附图中，为了便于描绘附图，可能会省略其中所示出的元件或部件的一些附图标记，以避免混淆其他元件或部件。
在步骤102，示例方法100包括提供一基底。参照如图2A和图2B的例子，在步骤102的一实施例中，提供一基底202。在一些实施例中，基底202可以是一半导体基底，例如一硅基底。基底202可以包括各种层，包括形成在一半导体基底上的导电层或绝缘层。基底202可以包括根据本领域已知的设计要求的各种掺杂配置(doping configurations)。例如，可以在为不同装置类型(例如，n型场效晶体管(NFET)、p型场效晶体管(PFET))所设计的区域中的基底202上，形成不同的掺杂分布(例如，n型井、p型井)。合适的掺杂可以包括掺质的离子注入以及/或是扩散工艺。基底202通常具有隔离部件(例如，浅沟槽隔离(shallow trenchisolation；STI)部件)位于可提供不同装置类型的区域之间。基底202还可以包括其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。或者，基底202可以包括一化合物半导体以及/或一合金半导体。此外，基底202可以选择性地包括一外延层(epi-layer)，可以被应变以提高性能，可以包括一绝缘体上覆硅(silicon-on-insulator；SOI)结构，以及/或具有其他合适的增强部件。
然后再参照图1，进行方法100的步骤104，其中在基底202上生长一个或多个外延层。参照图2A和图2B的示例，在步骤104的一实施例中，在基底202上方形成一外延堆叠(epitaxial stack)204。此外延堆叠204包括第一组成的多个外延层206之中置入第二组成的外延层208而成。第一组成和第二组成可以不同。在一实施例中，外延层206是硅锗(SiGe)，而外延层208是硅(Si)。然而，其他实施例也是可能的，包括提供具有不同氧化速率以及/或蚀刻选择性的第一组成和第二组成的那些实施例。在一些实施例中，在外延层206包括硅锗并且外延层208包括硅的情况下，外延层208的硅氧化速率小于外延层206的硅锗氧化速率。
外延层208或其一些部分可以形成多栅极装置200的通道。例如，外延层208也可以称为“纳米线”(nanowires)，用于形成一多栅极装置200例如GAA装置的一通道。如下所述，这些“纳米线”还用于形成多栅极装置200的源极/漏极区域的一些部分。源极/漏极区域可以单独地或是共同地用来表示一源极或一漏极，其取决于上下文的内容。同样地，如本文所使用的词语，“纳米线”指的是圆柱形以及例如条形的其他配置的半导体层。下面进一步讨论使用外延层208来定义装置的一个或多个通道。
注意的是，在图2A和图2B中示出每一个外延层206和208中的四个(4)层。然而这仅是为了说明的目的，而不是为了限制超出权利要求中具体记载的内容。可以理解的是，可以在外延堆叠204中形成任意数量的外延层。外延层层的数量取决于装置200所需的通道区的数量。在一些实施例中，外延层208的数量是在2到10之间。
在一些实施例中，外延层206具有大约2-6纳米(nm)的厚度范围。外延层206可以是具有大致上均匀的厚度。在一些实施例中，外延层208具有约6纳米-12纳米的厚度范围。在一些实施例中，外延堆叠204的外延层208的厚度大致上均匀。如下文更详细的描述，外延层208可做为后续形成的多栅极装置的通道区，且外延层208的厚度基于装置性能考虑而做适当选择。外延层206可以用来为后续形成的一多栅极装置定义出相邻通道区之间的一间隙距离(gap distance)，而外延层206的厚度则基于装置性能考虑而做选择。
举例来说，外延堆叠204的层的外延生长可以通过分子束外延(molecular beamepitaxy；MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition；MOCVD)工艺以及/或其他合适的外延生长工艺来进行。在一些实施例中，外延生长时，外延层208可包括例如与基底202相同的材料。在一些实施例中，外延层206和外延层208包括与基底202不同的材料。如上所述，至少在一些示例中，外延层206包括外延生长的硅锗(SiGe)层，并且外延层208包括外延生长的硅(Si)层。或者是，在一些实施例中，外延层206和外延层208中的任一个可以包括其他材料例如锗，一化合物半导体(compound semiconductor)例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟以及/或锑化铟，一合金半导体(alloysemiconductor)例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP以及/或GaInAsP，或前述的组合。如所讨论的，可以基于提供不同的氧化、蚀刻选择性的特性来选择外延层206和外延层208的材料。在各种实施例中，外延层206和外延层208基本上不含掺质(也就是说，具有约0cm-3至约1×1017cm-3的一外来掺质浓度)，其中例如在外延生长工艺中进行非有意的掺杂工艺。
然后，方法100进行到步骤106，其中图案化和形成鳍状部件。参照如图2A所示的例子，在步骤106的一实施例中，形成从基底202延伸的多个鳍状部件210。在各种实施例中，每个鳍状部件210包括由基底202形成的一基底部分，外延堆叠204的每个外延层的部分包括外延层206和外延层208。
鳍状部件210可以使用合适的工艺制造，包括光刻和蚀刻工艺。光刻工艺可以包括在基底202上方(例如，在外延堆叠204上方)形成一光刻胶层，将光刻胶层曝光成一图案，进行曝光后烘烤工艺，以及对光刻胶进行显影，以形成包括光刻胶的一掩模元件。在一些实施例中，可以使用电子束(e-beam)光刻工艺来对光刻胶层进行图案化，以形成掩模元件。然后，可以使用此掩模元件来保护基底202的区域以及在其上形成的外延堆叠204，同时通过例如一硬质掩模的掩模层在未被遮蔽的区域中以一蚀刻工艺形成沟槽(trenches)，从而留下多个延伸的鳍部。可以使用一干式蚀刻(例如，反应性离子蚀刻)、一湿式蚀刻以及/或其他合适的工艺来蚀刻出沟槽。可以填充介电材料于沟槽中，而形成例如位于鳍部之间的浅沟槽隔离部件。
在一些实施例中，介电层可以包括二氧化硅(SiO2)、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、一低介电常数的电介质、前述的组合、以及/或本领域已知的其他合适的材料。在各种示例中，可以通过一化学气相沉积(CVD)工艺、一次大气压化学气相沉积(subatmospheric CVD；SACVD)工艺、一可流动化学气相沉积工艺、一原子层沉积(ALD)工艺、一物理气相沉积(PVD)工艺以及/或其他合适的工艺，来沉积前述介电层。在一些实施例中，在沉积介电层之后，例如可以对装置200进行退火，以提高介电层的质量。在一些实施例中，介电层(以及随后形成的浅沟槽隔离部件(STI features)302)可以包括一多层结构，例如，介电层具有一个或多个衬层(liner layers)。
在形成隔离(STI)部件的一些实施例中，在介电层沉积之后，将沉积的介电材料减薄和进行平坦化，例如通过化学机械研磨(CMP)工艺。CMP工艺可以平坦化顶表面，从而形成浅沟槽隔离部件(STI features)302。并且下凹在鳍状部件之间的STI部件302。参照如图3A所示的例子，STI部件302被下凹以提供在STI部件302上方延伸的鳍部210。在一些实施例中，凹陷工艺可以包括一干式蚀刻工艺、一湿式蚀刻工艺以及/或前述工艺的组合。在一些实施例中，控制一凹陷深度(recessing depth)(例如，通过控制一蚀刻时间)以产生鳍状部件210的暴露的上方部分的一期望高度“H”。高度“H”暴露出外延堆叠204的各个层。
还可以使用许多其他实施例的在基底上形成鳍部的方法，包括例如定义鳍部区域(例如，通过掩模或隔离区域)和以鳍部的形式外延生长而形成外延堆叠204。在一些实施例中，鳍部的形成可以包括一剪切工艺(trim process)以减少鳍部的宽度。剪切工艺可以包括湿式或干式蚀刻工艺。
然后，方法100进行至步骤108，其中形成牺牲层/部件，例如是形成一虚置栅极结构。虽然目前的讨论针对的是一替换栅极工艺(replacement gate process)，其中形成一虚置栅极结构并且随后被替换，但是其他的配置也是可能的。
参照图3A和图3B，形成一栅极堆叠(gate stack)304。在一实施例中，栅极堆叠304是一虚置(牺牲)栅极堆叠，且随后如参照方法100的步骤108中所讨论的内容而去除栅极堆叠304。
因此，在使用一栅极后制工艺的一些实施例中，栅极堆叠304是一虚置栅极堆叠，并且将在装置200的一后续工艺阶段中被最终的栅极堆叠替换。特别是，具体而言，栅极堆叠304可以在一后续工艺阶段以一高介电常数的介电层(high-K(HK)dielectric layer)和金属栅极电极(metal gate electrode；MG)所替换，如下所述。在一些实施例中，栅极堆叠304形成在基底202的上方，并且至少部分地设置在鳍状部件210的上方。栅极堆叠304下面的鳍状部件210的部分可以称为通道区(channel region)。栅极堆叠304还可以定义出鳍状部件210的一源极/漏极区域(source/drain region)，例如，源极/漏极区域是在鳍状部件210上且邻近外延堆叠204的通道区域的相对侧上的区域。
在一些实施例中，栅极堆叠304包括介电层和一虚置电极层(dummy electrodelayer)。栅极堆叠304还可以包括一个或多个硬质掩模层(例如，氧化物、氮化物等)。在一些实施例中，栅极堆叠304通过各种工艺步骤而形成，例如通过层的沉积、图案化、蚀刻以及其他合适的工艺步骤而形成。示例性的层沉积工艺包括化学气相沉积(包括低压化学气相沉积(low-pressure CVD)和等离子体辅助化学气相沉积(plasma-enhanced CVD))、PVD、ALD、热氧化、电子束蒸发、或其他合适的沉积技术、或前述技术的组合。例如，在形成栅极堆叠时，图案化工艺包括光刻工艺(例如，光刻或电子束光刻)，还可以包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、后处理曝光烘烤、光刻胶显影、清洗、干燥(例如，旋转干燥以及/或硬烘烤)、其他合适的光刻技术、以及/或前述的组合。在一些实施例中，蚀刻工艺可以包括干式蚀刻(例如，反应性离子蚀刻)、湿式蚀刻以及/或其他蚀刻方法。
如上所述，栅极堆叠304可以包括一额外的栅极介电层。例如，栅极堆叠304可以包括氧化硅。替换性地或附加地，栅极堆叠304的栅极介电层可以包括氮化硅、一高介电常数的介电材料、或其他合适的材料。在一些实施例中，栅极堆叠304的一电极层可以包括多晶硅(polysilicon)。栅极堆叠304也可以包括硬质掩模层，硬质掩模层的材料例如包括SiO2、Si3N4、氮氧化硅，也可选择性地包括碳化硅以及/或其他合适的成分。
然后，方法100进行至步骤110，其中在基底上沉积一间隔物材料层(spacermaterial layer)。参照图4A与图4B的示例，在基板202上设置一间隔物材料层402。间隔物材料层402可以包括一介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、氮碳化硅(SiCN)膜、碳氧化硅、氮碳氧化硅(SiOCN)膜、以及/或前述的组合。在一些实施例中，间隔物材料层402包括多个层，例如主间隔物侧壁、衬层、或其类似物。举例而言，间隔物材料层402可以通过使用例如CVD工艺、次大气压CVD(SACVD)工艺、可流动式CVD工艺、ALD工艺、PVD工艺，或其他合适的工艺而形成。应注意的是，如在图4B中所示，间隔物材料层402覆盖外延堆叠204。
在一些实施例中，在间隔物材料层的沉积之后，是进行间隔物材料层的一回蚀(例如，各向异性蚀刻)。参照如图5A及图5B的示例，在形成间隔物材料层402之后，可以回蚀间隔物材料层402，以暴露出鳍状部件210的与栅极结构304相邻但未被栅极结构304覆盖的部分(例如，源极/漏极区域)。间隔物材料层可以保留在形成间隔元件的栅极结构304的侧壁上。在一些实施例中，间隔物材料层402的回蚀可以包括一湿式蚀刻工艺、一干式蚀刻工艺、多步骤的蚀刻工艺、以及/或前述的组合。间隔物材料层402可以从暴露出的外延堆叠204的一顶表面和暴露出的外延堆叠204的侧面去除，如图5A和图5B所示。
然后，方法100进行到步骤112，其中进行一氧化工艺。由于外延堆叠204的材料层的不同氧化速率，氧化工艺可以被称为一选择性氧化(selective oxidation)，亦即某一些层被氧化。在一些示例中，可以通过将装置200暴露于一湿式氧化工艺、一干式氧化工艺、或前述工艺的组合来进行氧化工艺。在至少一些实施例中，装置200暴露于使用水蒸气或蒸气作为氧化剂的一湿式氧化工艺，在大约1atm的压力下，在大约400-600℃的温度范围内，并持续一段时间大约0.5-2小时。应注意的是，本文内容所提供的氧化工艺条件仅是示例性的，并不意味着限制性的条件。应注意的是，在一些实施例中，此氧化工艺可延伸以使得堆叠的外延层的氧化部分邻接于栅极结构304的侧壁。
参照如图6A和图6B的示例，在步骤112的一实施例中，装置200暴露于一氧化工艺中，此氧化工艺可以完全地氧化多个鳍状部件210中的每一个外延层206。各个外延层206转变成一氧化层(oxidized layer)602。氧化层602延伸至栅极结构304，包括在间隔物材料层402的下方延伸。在一些实施例中，氧化层602具有约5至约25纳米(nm)的厚度范围。在一实施例中，氧化层602可以包括硅锗氧化物(SiGeOx)。
举例来说，在外延层206包括SiGe并且外延层208包括Si的实施例中，更快的SiGe氧化速率(即，与Si相比)确保SiGe外延层206变得完全氧化，同时使外延层208的氧化程度可最小化或是不氧化。应可理解的是，可以为第一组成和第二组成的外延层中的每一个选择上述讨论的多种材料中的任何一种材料，以提供合适的不同氧化速率。
然后，方法100进行到步骤114，其中在基底上形成源极/漏极部件(source/drainfeatures)。可以通过在源极/漏极区域中的鳍部210上提供外延材料的外延生长工艺，来形成源极/漏极部件。在一实施例中，源极/漏极的外延材料形成为覆盖保留在鳍部的源极/漏极区中的外延层的部分。参照图7A和图7B的示例，源极/漏极部件702形成在基底202上且在鳍部210中/之上，并且源极/漏极部件702与栅极堆叠304相邻并相关联。源极/漏极部件702包括通过在暴露的外延层上外延生长半导体材料而形成的外延层208以及/或氧化层602。注意的是，源极/漏极部件702的形状仅是说明性的，并不旨在限制；如本领域普通技术人员所理解的，任何外延生长都将发生在半导体材料(例如，外延层208)上而不是介电材料(例如，氧化层602)上，如图所示，外延生长可以是生长成使得它合并在介电层上(例如，超过氧化层602)。
在各种实施例中，源极/漏极部件702的生长半导体材料可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。在一些实施例中，源极/漏极部件702的材料可以在外延工艺期间被原位掺杂。例如，在一些实施例中，外延生长的材料可以掺杂硼。在一些实施例中，外延生长的材料可以掺杂碳以形成Si:C源极/漏极部件，掺杂磷以形成Si:P源极/漏极部件，或是掺杂碳和磷以形成SiCP源极/漏极部件。在一实施例中，源极/漏极部件702的外延材料是硅，外延层208也是硅。在一些实施例中，源极/漏极部件702和外延层208可以包括类似的材料(例如，Si)，但是被不同地掺杂。在其他实施例中，用于源极/漏极部件702的外延层包括第一半导体材料，外延生长材料208包括不同于第一半导体材料的一第二半导体材料。在一些实施例中，源极/漏极部件702的外延生长材料未被原位地掺杂(in-situ doped)，而是以例如一注入工艺进行掺杂。
然后，方法100进行到步骤116，其中在基底上形成一层间介电层(inter-layerdielectric(ILD)layer)。参照图8A和图8B，在步骤116的实施例中，在基底202上方形成一层间介电(ILD)层802。在一些实施例中，还在形成层间介电层802之前在基底202的上方形成一接触蚀刻停止层(contact etch stop layer；CESL)。在一些示例中，接触蚀刻停止层(CESL)包括一氮化硅层、一氧化硅层、一氮氧化硅层以及/或本领域已知的其他材料。接触蚀刻停止层(CESL)可以通过等离子体辅助化学气相沉积(PECVD)工艺以及/或其他合适的沉积或氧化工艺而形成。在一些实施例中，层间介电(ILD)层802包括例如四乙氧基硅烷(TEOS)氧化物、未掺杂硅酸盐玻璃或是掺杂氧化硅例如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)以及/或其他合适的介电材料。层间介电层802可以通过PECVD工艺或其他合适的沉积技术来沉积。在一些实施例中，在形成层间介电层802之后，半导体装置200可以经受一高热预算工艺(thermal budget process)，以使层间介电层802退火。
在一些示例中，在沉积层间介电层(以及/或CESL或其他介电层)之后，可以进行平坦化工艺以暴露栅极堆叠件304的顶表面。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，去除覆盖栅极堆叠304的ILD层802(和接触蚀刻停止层(CESL)，如果存在)的部分，并且平坦化半导体装置200的一顶表面。
然后，方法100进行到步骤118，其中虚置栅极(见步骤108)被去除。可以通过合适的蚀刻工艺去除栅极电极以及/或栅极电介质。在一些实施例中，步骤118还包括选择性去除装置的通道区中的外延层。在实施例中，在通过去除虚置栅极电极提供的沟槽内的鳍状部件中去除选择的外延层(例如，将在其上和上方形成栅极结构的鳍部区域，或是通道区域)。参照图9A和图9B的示例，从基底202的通道区和沟槽内去除外延层206。在一些实施例中，通过一选择性湿式蚀刻工艺以去除外延层206。在一些实施例中，选择性湿式蚀刻包括氟化氢(HF)。在一实施例中，外延层206是SiGe，外延层208是硅，以可选择性的去除SiGe外延层206。
然后，方法100进行到步骤120，其中形成一栅极结构。栅极结构可以是一多栅极晶体管的栅极。最终的栅极结构可以是一高介电常数的介电材料/金属栅极堆叠，但是也有可能是其他组成。在一些实施例中，栅极结构形成与多通道相关联的栅极，其通过通道区中的多条纳米线(nanowires)(纳米线之间具有间隙)所提供。
参照图10A和图10B的示例，在步骤120的一实施例中，一高介电常数的介电材料/金属栅极堆叠1002形成在装置200的沟槽内，其通过去除虚置栅极以及/或释放纳米线而提供，如上述参照步骤118所述。在各种实施例中，高介电常数的介电材料/金属栅极堆叠1002包括一界面层、形成在界面层上方的高介电常数的栅极介电层1004以及/或形成在高介电常数的栅极介电层上方的一金属层1006。如文中所使用和描述的，高介电常数的栅极电介质包括具有一高介电常数值的介电材料，例如大于热氧化硅的介电常数值(大约3.9)的介电材料。在高介电常数的介电材料/金属栅极堆叠内使用的金属层可以包括一金属、金属合金或金属硅化物。再者，高介电常数的介电材料/金属栅极堆叠的形成可以包括沉积工艺，以形成各种栅极材料、一个或多个衬层以及一个或多个CMP工艺，以去除多余的栅极材料并由此平坦化半导体装置200的一顶表面。
在一些实施例中，高介电常数的介电材料/金属栅极堆叠1002的界面层可以包括例如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)的一介电材料。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)以及/或其他合适的方法而形成。高介电常数的介电材料/金属栅极堆叠1002的栅极介电层1004可以包括例如氧化铪(HfO2)的一高介电常数的介电层。或者，高介电常数的介电材料/金属栅极堆叠1002的栅极介电层1004可以包括其他高介电常数的电介质，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、前述的组合或其他合适的材料。高介电常数的栅极介电层1002可以通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、氧化、以及/或其他合适的方法形成。高介电常数的介电材料/金属栅极堆叠1002的金属层可以包括单一层或替换性地一多层结构，例如一金属层与一选定功函数的各种组合，以增强装置性能(功函数金属层)、一衬层、一湿润层、一黏着层、一金属合金或一金属硅化物。举例来说，高介电常数的介电材料/金属栅极堆叠1002的金属层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或是一前述的组合。在各种实施例中，高介电常数的介电材料/金属栅极堆叠1002的金属层可以通过ALD、PVD、CVD、电子束蒸镀或其他合适的工艺形成。进一步地，对于可能使用不同金属层的N型场效晶体管(N-FET)和P型场效晶体管(P-FET)，可以分别形成高介电常数的介电材料/金属栅极堆叠1002的金属层。在各种实施例中，可以进行一CMP工艺，以从高介电常数的介电材料/金属栅极堆叠1002的金属层去除多余的金属，从而提供高介电常数的介电材料/金属栅极堆叠1002的金属层的一大致上平坦的顶表面。高介电常数的介电材料/金属栅极堆叠1002的金属层1006是在图10A和图10B中示出。此外，金属层可以提供一N型或P型功函数，可以做为晶体管(例如，FinFET)栅极电极，并且在至少一些实施例中，高介电常数的介电材料/金属栅极堆叠1002的金属层可以包括一多晶硅层。栅极结构1002包括置入每个外延层208的部分，此些部分形成多栅极装置200的通道。
然后，方法100进行至步骤122，其中进行进一步的制造。半导体装置可再通过进一步工艺，以形成本领域已知的各种部件和区域。例如，通过后续工艺可以在基底上形成接触开口(contact openings)、接触金属以及各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，配置为连接各种部件以形成可能包括一个或多个多栅极装置(multi-gate devices)的一功能性电路。在进一步的一示例中，一多层互连件(multilayerinterconnection)可以包括垂直互连件例如通孔或接触件，以及水平互连件例如金属线。各种互连部件可以采用各种导电材料，包括铜、钨以及/或硅化物。在一示例中，可以使用一镶嵌以及/或双镶嵌工艺(dual damascene process)来形成一与铜相关的多层互连结构。此外，可以在方法100之前、期间和之后实施额外的工艺步骤，并且可以根据方法100的各种实施例替换或去除上述的一些工艺步骤。
图11是叙述进一步半导体制造的一示例方法1100的流程图，此半导体制造包括制作用于之后形成的通孔栅极(via gate；VG)导体的一金属帽盖(metal cap)。
图12A-图12F是描述根据一些实施例在一金属栅极上方制作一钨帽盖(W cap)的各个阶段的示例区域1200(对应于图2B-图10B中所示的顶部)的放大示意图。在一些附图中，为了便于叙述，可能会省略其中示出的元件或部件的一些附图标记，以避免与其他元件或部件产生混淆。
在步骤1102中，示例方法1100包括提供一基底，此基底包含一金属栅极、在金属栅极的侧面上的栅极间隔物(gate spacers)、一底部导体蚀刻停止层(bottom conductoretch stop layer；BCESL)和一层间介电材料(ILD material)。图12A示出了在金属栅极形成之后的一示例性区域1200(对应于图2B-图10B中所示的顶部)。其描绘了金属栅极(MG)1202(例如，高介电常数的介电材料/金属栅极堆叠1002)、栅极间隔物1204(例如，间隔物材料层402)、底部导体蚀刻停止层(BCESL)1206和层间介电层1208(例如，层间介电层802)。
已知使用一黏合层(glue layer)作为金属栅极1202和随后制造的一导电插塞(也称为一通孔栅极或VG)之间的互连材料，以提供与金属栅极1202的连接。本文所描述的公开了使用一金属帽盖代替一黏合层，以作为金属栅极1202和一导电插塞之间的中介物的装置、系统、技术和制品。由含钨(W)的组成(本文称为钨材料)形成的一金属帽盖，可以做为具有比基于黏合层的中间物更低电阻的中间物。
在步骤1104，示例方法1100包括在基底上沉积钨(W)材料。钨材料可以在大约150至大约250mT的压力下使用一物理气相沉积(PVD)工艺沉积。图12B示出了钨材料沉积之后的示例性区域1200。如图所示，钨材料1210沉积在金属栅极1202的上方、栅极间隔件1204的侧壁周围、沿着底部导体蚀刻停止层1206的侧壁以及在底部导体蚀刻停止层1206的顶部。
图12C示出钨材料沉积之后的区域1200，但也示出了一些沉积的钨可与侧壁相互作用，以在侧壁上形成氧化钨(WOx)。在一些示例中，氧化钨(WOx)的形成可能占侧壁上形成的钨材料的约63-100％，而氧化钨(WOx)的形成可能占底部导体蚀刻停止层(BCESL)的顶部和金属栅极(MG)1202的顶部上形成的钨材料的约17％。
在步骤1106中，示例方法1100包括去除不需要的钨材料。钨材料可以在不同的阶段被去除。在一个阶段中，可以去除氧化钨(WOx)。氧化钨(WOx)可以通过使用氨水例如NH4OH溶液的湿式蚀刻操作而去除。这可以导致从底部导体蚀刻停止层(BCESL)1206的侧壁和栅极间隔物1204的侧壁去除基本上所有的氧化钨(WOx)，而对金属栅极(MG)1202上方的钨材料1210的厚度影响很小。在一实施例中，使用氨水包括在约50℃至约70℃下使用浓度为1:1至约1:50的NH4OH。
图12D示出了从侧壁去除氧化钨(WOx)之后的区域1200。在此示例中，钨材料1210保留在底部导体蚀刻停止层(BCESL)1206的顶部和金属栅极(MG)1202的顶部，基本上所有(例如，95-100％)的钨材料是从底部导体蚀刻停止层(BCESL)1206的侧壁去除，并且大量的(例如，>63％)从栅极间隔物1204的侧壁去除，并且对金属栅极(MG)1202上方的钨材料1210的厚度1211具有小的影响。这可以在进一步的蚀刻操作之后允许一钨帽盖的更大厚度1211，以去除来自底部导体蚀刻停止层(BCESL)1206顶部的钨材料和栅极间隔物1204的侧壁。
在去除不需要的钨材料的第二阶段中，可以采用使用一臭氧溶液的湿式蚀刻操作，从底部导体蚀刻停止层(BCESL)1206的顶部和栅极间隔物1204的侧壁去除钨材料。钨材料可以通过使用一臭氧溶液(例如臭氧去离子水(DIO3)溶液)的湿式蚀刻操作而被去除。这可以导致形成钨帽盖的钨材料可以做为随后形成的通孔栅极(VG)和金属栅极(MG)之间的中介物。在一实施例中，使用臭氧溶液的湿式清洁操作包括在室温下以大约5至100ppm的浓度使用DIO3。
去除不需要的钨材料可以另外地或替代性地包括通过使用包含一臭氧成分的一混合物的湿式蚀刻操作，例如DIO3溶液和盐酸(HCL)，从底部导体蚀刻停止层(BCESL)1206的顶部、底部导体蚀刻停止层(BCESL)1206的侧壁和栅极间隔物1204的侧壁，以去除钨材料。
单独使用臭氧溶液从底部导体蚀刻停止层(BCESL)1206的顶部、底部导体蚀刻停止层(BCESL)1206的侧壁和栅极间隔物1204的侧壁去除钨材料的湿式清洁操作，在一些应用中可能不足以去除来自底部导体蚀刻停止层(BCESL)1206的侧壁和栅极间隔物1204的侧壁的所有钨材料。可能会留下钨材料残留物，这可能会在金属栅极(MG)和随后形成的源极/漏极接触件(这里称为MD)之间产生短路风险。
单独使用一臭氧溶液从底部导体蚀刻停止层(BCESL)1206的顶部、底部导体蚀刻停止层(BCESL)的侧壁和栅极间隔物1204的侧壁去除钨材料的湿式清洁操作，可能导致太多的钨材料来自金属栅极(MG)1202的顶部被去除而消除侧壁上的钨材料，因此阻碍了钨帽盖作为一中间件与使用一黏合层作为中间层相比的一些优势(例如，较低的电阻)。
使用包含一臭氧溶液和HCL的一溶液进行湿式清洁操作，可以使得从底部导体蚀刻停止层(BCESL)1206的顶部、底部导体蚀刻停止层(BCESL)1206的侧壁和栅极间隔物1204的侧壁去除钨材料，而不会从金属栅极(MG)1202顶部去除太多钨材料。与单独使用臭氧溶液相比，HCl可以更有效地去除与底部导体蚀刻停止层(BCESL)1206混合的钨材料，从而减少蚀刻时间并减少从金属栅极(MG)1202的顶部蚀刻钨材料。如此可以允许钨帽盖具有更大厚度1211。
在一实施例中，使用包含臭氧和盐酸混合在水中的溶液(DIO3+盐酸(HCl))以在金属栅极(MG)上产生钨帽盖的湿式清洁操作被使用。此种混合物减少了在栅极间隔物上方延伸的一残留天线形成的可能性，如果存在，可能会对随后形成的源极/漏极接触件造成短路风险。在一个示例中，溶液包括在室温下浓度为5至100ppm的DIO3和在约25℃至约50℃下浓度为1:1至约1:50的HCl。钨帽盖形成为具有在2到大约10nm范围内的厚度，而且在栅极间隔物的上方没有残留物。
图12E示出了形成钨帽盖1212之后的区域1200，钨帽盖1212可以做为随后形成的通孔栅极(VG)和金属栅极(MG)1202之间的中介物。钨帽盖1212可以使用以下的各种组合来形成:(a)通过使用铵化学品例如一NH4OH溶液的湿式蚀刻操作；(b)使用臭氧(例如DIO3)的湿式蚀刻操作；以及/或(c)使用包含臭氧和盐酸混合在水中的溶液(DIO3+盐酸(HCl))的湿式蚀刻操作。钨帽盖1212可以形成为具有在2nm至大约10nm范围内的厚度而且在栅极间隔物上方没有残留物。
在步骤1108中，示例方法1100包括进行金属漏极制造步骤，以在源极/漏极区域上方形成一金属漏极(MD)，并且在步骤1110中，包括进行通孔栅极制造步骤，以在自钨帽盖1212开始的自底向上工艺中形成一通孔栅极(via gate；VG)。钨帽盖1212可以提供做为金属栅极1202和通孔栅极1214之间的互连件，其比使用黏合层作为互连件所实现的电阻低。
金属漏极制造步骤(步骤1108)可包括在区域1200上方形成一图案化掩模并且暴露出层间介电层1208的一部分。图案化掩模可包括一光刻胶层。图案化掩模可以通过一光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘烤)以及/或前述的组合来形成。在一些其他实施例中，可以在光刻胶层下方形成各种图案增进层以增进图案转移。图案增进层可包括三层(tri-layer)，包括一底部有机层、一中间无机层和一顶部有机层。图案增进层还可以包括一抗反射涂层材料、一聚合物层、源自TEOS(四乙氧基硅烷)的一氧化物、氧化硅或含硅抗反射涂层(ARC)材料，例如含42％硅的ARC层。在又一些其他实施例中，图案化掩模层包括一硬质掩模层。此硬质掩模层包括一氧化物材料、氮化硅、氮氧化硅、一非晶碳材料、碳化硅或四乙氧基硅烷(TEOS)。
金属漏极制造步骤(步骤1108)还可以包括去除层间介电层1208的暴露部分，以形成暴露下面的源极/漏极结构的一开口。层间介电层1208的暴露部分可以通过合适的蚀刻工艺去除，例如湿式蚀刻、干式蚀刻或前述的组合。在蚀刻层间介电层1208期间，选择蚀刻剂以提供层间介电层1208和其他结构(例如栅极间隔物1204和钨帽盖1212)之间的蚀刻选择性。例如，层间介电层1208对蚀刻剂的蚀刻抵抗力低于栅极间隔物1204和钨帽盖1212，使得可以蚀刻层间介电层1208同时保持栅极间隔物1204和钨帽盖1212大致上完整。
金属漏极制造步骤(步骤1108)还可以包括去除图案化掩模，并在开口中形成源极/漏极接触件(source/drain contact)1216。在开口中形成源极/漏极接触件1216可以包括在接触源极/漏极区的开口中填充导电材料，以形成源极/漏极接触件1216。源极/漏极接触件1216可以包括一层或多个层。例如，在一些实施例中，源极/漏极接触件1216包括一衬层和一金属填充材料(未单独示出)，通过例如CVD、ALD、无电镀沉积(ELD)、PVD、电镀、或另一种沉积技术而沉积。衬层，例如是一扩散阻挡层、一黏着层或其类似物，可以包括钛、氮化钛、钽、氮化钽、或其类似材料。导电材料可以是铜、铜合金、银、金、钨、钴、铝、钌、镍或其类似物。可以进行例如CMP的一平坦化工艺，以去除过多的衬层和导电材料。衬层和导电材料的留下部分则在开口中形成源极/漏极接触件1216。
通孔栅极制造步骤(步骤1110)可以包括形成穿过层间介电材料的一开口，以接触钨帽盖1212。可以使用可接受的光刻和蚀刻技术而形成用于通孔栅极制造步骤的开口。可以通过CVD、ALD、无电镀沉积(ELD)、PVD、电镀或其他沉积技术来沉积通孔栅极。
图12F示出了形成一通孔栅极1214之后的区域1200。其示出了金属栅极1202、栅极间隔物1204、一底部导体蚀刻停止层(BCESL)1206、通孔栅极1214、金属源极/漏极接触件1216和层间介电层1218。通孔栅极1214可以是或包括钨、钴、铜、钌、铝、金、银、其合金等或前述的组合。源极/漏极接触件1216可以是铜、铜合金、银、金、钨、钴、铝、钌、镍等。层间介电层是低介电常数的介电材料，例如氧化物。
在步骤1112中，示例方法1100包括进行进一步的制造步骤。半导体装置可经由进一步工艺，以形成本领域已知的各种部件和区域。例如，后续工艺可以在基底上形成接触开口、接触金属以及各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，配置为连接各种部件以形成可能包括一个或多个多栅极装置的一功能性电路。在进一步的例子中，一多层互连件可以包括垂直互连件例如通孔或接触件，以及水平互连件例如金属线。各种互连部件可以采用各种导电材料，包括铜、钨以及/或硅化物。在一个示例中，可使用镶嵌以及/或双镶嵌工艺来形成一与铜相关的多层互连结构。此外，可以在方法1100之前、期间和之后实施额外的工艺步骤，并且可以根据方法1100的各种实施例替换或去除上述的一些工艺步骤。
图13是根据一些实施例的一工艺流程图，其示出包括金属漏极制造和通孔栅极制造的进一步半导体制造的一示例方法1300。方法1300仅仅是一个示例，并且不旨在将本公开用来限制超出权利要求中明确记载的内容。可以在方法1300之前、期间和之后提供其他的步骤，并且对于方法1300的其他实施例，可以移动、替换或去除所描述的一些步骤。其他的部件可以添加到附图的集成电路中，并且在其他实施例中，可以替换、修改或删除下面所叙述的一些部件。
图13示出了根据一些实施例，可以在图11的步骤1108和步骤1110之间进行的示例操作。结合图13和图14A-图14E，其中图14A-图14E是描述根据一些实施例，在包括金属漏极制造和通孔栅极制造的半导体制造的各个阶段的示例性区域1400(对应于图12E-图12F中所示的区域)的放大示意图。为了便于描述，在一些附图中，可能会省略其中示出的元件或部件的一些附图标记，以避免与其他元件或部件产生混淆。
在步骤1302中，示例方法1300包括提供一基底，其具有一金属栅极、金属栅极侧面上的栅极间隔物、形成在金属栅极上方的钨帽盖、一蚀刻停止层(ESL)和在一源极/漏极区域的层间介电材料。
在步骤1304中，示例方法1300包括在钨帽盖的上方形成一第一层间介电(ILD)层。第一层间介电层可以包括或可以是例如氮化硅(SiN)的材料，但是其他合适的材料例如氧化硅(SiO2)、氧化铝(AlO)、碳氧化硅(SiOC)、碳化硅(SiC)、氮化锆(ZrN)、氧化锆(ZrO)、前述的组合也可以使用。第一层间介电(ILD)层可以使用一沉积工艺来沉积，例如等离子体辅助原子层沉积(PEALD)、热原子层沉积(热ALD)、等离子体辅助化学气相沉积(PECVD)、或其他合适的方法。任何合适的沉积工艺和工艺条件亦可以使用。
在步骤1306中，示例方法1300包括形成一图案化掩模(patterned mask)，其暴露出源极/漏极区上方的层间介电层的一部分。图案化掩模可以包括光刻胶层。图案化掩模可以通过光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘烤)以及/或前述的组合来形成。在一些其他实施例中，可以在光刻胶层下方形成各种图案加强层以加强图案转移。图案加强层可包括三层，包括一底部有机层、一中间无机层和一顶部有机层。图案加强层还可包括一抗反射涂层(ARC)材料、一聚合物层、源自TEOS(四乙氧基硅烷)的一氧化物、氧化硅或是含硅抗反射涂层(ARC)材料，例如含42％硅的ARC层。在又一些其他实施例中，图案化掩模层包括一硬质掩模层。此硬质掩模层包括一氧化物材料、氮化硅、氮氧化硅、一非晶碳材料、碳化硅或四乙氧基硅烷(TEOS)。
参考图14A的例子，在完成步骤1302、1304和1306之后的一实施例中，区域1400包括具有金属栅极1202的一基底1402、在金属栅极1202的侧面上的栅极间隔物1204、在金属栅极1202上方形成的一钨帽盖1212、一蚀刻停止层1206、一源极/漏极区域1404上方的层间介电层1208、钨帽盖1212上方的第一层间介电层1218以及暴露出源极/漏极区域1404上方的层间介电层1208的一部分的一图案化掩模1406。
在步骤1308中，示例方法1300包括去除在源极/漏极区域上方的层间介电层的材料，以形成暴露下面的源极/漏极区的开口。可以通过合适的蚀刻工艺，例如湿式蚀刻、干式蚀刻或前述的组合，去除层间介电层材料的暴露部分。
在步骤1310中，示例方法1300包括可以选择性的在已经暴露的源极/漏极区域上形成硅化物接触件(silicide contacts)。可选择的硅化物接触件可以包含钛(例如，硅化钛(TiSi))以降低接触件的萧特基势垒高度(Schottky barrier height)。然而，也可以使用其他金属，例如镍、钴、铒、铂、钯、或其类似物。硅化过程可以通过一合适的金属层的覆盖沉积来进行，随后进行一退火步骤而使金属与下方暴露出的源极/漏极区域的硅进行反应。
参照图14B的示例，在完成步骤1308和1310之后的一实施例中，区域1400包括暴露下面的源极/漏极区域1404的开口1408和可选择性地在已经暴露的源极/漏极区域1404上形成的硅化物接触件1409。图14B示出了源极/漏极区域1404上方的层间介电层1208已被去除，而以形成暴露下面的源极/漏极区域1404的开口(openings)1408。
在步骤1312中，示例方法1300包括在接触源极/漏极区的开口中填充一导电材料，以形成源极/漏极接触件。源极/漏极接触件1216可以包括一层或多个层。例如，在一些实施例中，源极/漏极接触件包括一衬层和一金属填充材料(未单独示出)，可通过例如CVD、ALD、无电镀沉积(ELD)、PVD、电镀或其他沉积技术而进行沉积。衬层，例如一扩散阻挡层、一黏着层或其类似物，可以包括钛、氮化钛、钽、氮化钽、或其类似材料。导电材料可以是铜、铜合金、银、金、钨、钴、铝、钌、镍、或其类似物。可以进行例如CMP的一平坦化工艺，以去除过多的衬层和导电材料。衬层和导电材料的留下部分则在开口中形成源极/漏极接触件。
参照图14C的示例，在完成步骤1312之后的一实施例中，区域1400包括于开口1408中填充一导电材料，此导电材料接触源极/漏极区域1404以形成源极/漏极接触件1216。
在步骤1314中，示例方法1300包括在源极/漏极区域和栅极区域的上方形成一接触蚀刻停止层(CESL)。此接触蚀刻停止层(CESL)可以使用一种或多种低温沉积工艺来沉积，例如使用化学气相沉积、物理气相沉积或原子层沉积进行沉积。
在步骤1316，示例方法1300包括在接触蚀刻停止层之上形成一第二层间介电层。第二层间介电层可以由例如氧化物(例如，氧化硅(SiO2))的介电材料形成，并且可以通过任何可接受的工艺(例如，CVD、PEALD、热原子层沉积、PECVD等)沉积在CESL上。第二层间介电层也可以是由通过任何合适的方法(例如CVD、PECVD、可流动式CVD、或类似方法)沉积的其他合适的绝缘材料(例如PSG、BSG、BPSG、USG、或其类似物)而形成。在形成之后，可以固化第二层间介电层，例如通过一紫外线固化工艺(ultraviolet curing process)而进行固化。
参见图14D的示例，在一实施例中，完成步骤1314和1316之后，区域1400包括形成在源极/漏极区域和栅极区域上方的接触蚀刻停止层(CESL)1410和形成在接触蚀刻停止层1410上方的第二层间介电层1412。
在步骤1318中，示例方法1300包括在接触蚀刻停止层(CESL)和第二层间介电层中形成接触件通孔开口(contact via openings)，以用于容置随后形成的栅极通孔接触件(gate via contact)和源极/漏极通孔接触件(source/drain via contacts)。通过使用一种或多种蚀刻工艺而形成用于栅极通孔接触件和源极/漏极通孔接触件的开口。根据一些实施例，栅极通孔接触件的开口是穿过第二层间介电层、接触蚀刻停止层(CESL)和第一层间介电层而形成，且源极/漏极通孔接触件的开口是穿过第二层间介电层和接触蚀刻停止层(CESL)而形成。可以使用可接受的光刻和合适的蚀刻技术的任何组合来形成前述开口，例如干式蚀刻工艺(例如，等离子体蚀刻、反应性离子蚀刻(RIE)、物理性蚀刻例如，离子束蚀刻(IBE))、湿式蚀刻工艺、类似工艺及前述工艺的组合。然而，可以利用任何合适的蚀刻工艺来形成接触件的开口。
在步骤1320中，示例方法1300包括形成栅极通孔接触件和源极/漏极通孔接触件。栅极通孔接触件形成在钨帽盖上并电性耦合到钨帽盖，源极/漏极通孔接触件形成在源极/漏极接触件上并电性耦合到源极/漏极接触件。可以通过在开口中沉积金属材料来形成栅极通孔接触件以及/或源极/漏极通孔接触件。金属材料可以通过CVD、ALD、无电镀沉积(ELD)、PVD、电镀或其他沉积技术来沉积。栅极通孔接触件以及/或源极/漏极通孔接触件可以是或包括钨、钴、铜、钌、铝、金、银、前述的合金、其类似物、或前述的组合。
参照图14E的示例，在完成步骤1318和1320之后的实施例中，区域1400包括栅极通孔接触件1214和源极/漏极通孔接触件(未示出)。
在步骤1322中，示例方法1300包括进行进一步的制造步骤。半导体装置可以经过进一步工艺，以形成本领域已知的各种部件和区域。例如，后续工艺可以在基底上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间介电层)，配置为连接各种部件以形成可能包括一个或多个多栅极装置的一功能性电路。在进一步的例子中，多层互连部件可以包括垂直互连件例如通孔或接触件，以及水平互连件例如金属线。各种互连部件可以采用各种导电材料，包括铜、钨以及/或硅化物。在一个示例中，使用镶嵌以及/或双镶嵌工艺来形成与铜相关的多层互连结构。此外，可以在方法1300之前、期间和之后实施其他的工艺步骤，并且根据方法1300的各种实施例，可以替换或去除上述的一些工艺步骤。
所描述的系统、方法、技术和产品可关于形成一改良的通孔栅极(VG)。所描述的系统、方法、技术和产品可用于范围广泛的半导体装置，包括GAA和FinFET。
一种半导体装置，包括：一基底，具有一金属栅极、位于金属栅极侧面的栅极间隔物(gate spacers)、一蚀刻停止层和一源极/漏极区域上方的一层间介电层；由钨材料形成的一钨(W)帽盖沉积在金属栅极的上方和栅极间隔物之间；以及在钨(W)帽盖上方形成的一通孔栅极(VG)。
在半导体装置的某些实施例中，钨帽盖的形成是通过在基底上沉积钨材料以及去除钨材料不需要的部分而形成。
在半导体装置的某些实施例中，钨帽盖是通过去除不需要的钨材料而形成的。
在半导体装置的某些实施例中，是通过使用氨水的湿式蚀刻操作而去除形成在蚀刻停止层的侧壁和栅极间隔物的侧壁上的氧化钨(WOx)，以去除不需要的钨材料。
在半导体装置的某些实施例中，在约50℃至约70℃下使用浓度为1:1至约1:50的NH4OH，通过湿式蚀刻操作而去除氧化钨(WOx)。
在半导体装置的某些实施例中，通过使用一臭氧溶液的湿式蚀刻操作从蚀刻停止层的顶部、蚀刻停止层的侧壁和栅极间隔物的侧壁去除钨材料，以去除不需要的钨材料。
在半导体装置的某些实施例中，前述臭氧溶液包括在室温下浓度为5ppm至100ppm的DIO3。
在半导体装置的某些实施例中，通过使用包括臭氧溶液和盐酸的一混合物，经由湿式蚀刻操作从蚀刻停止层的顶部、蚀刻停止层的侧壁和栅极间隔物的侧壁去除钨材料，以去除不需要的钨材料。
在半导体装置的某些实施例中，前述混合物包括在室温下浓度为5至100ppm的DIO3和在约25℃至约50℃下浓度为1:1至约1:50的盐酸(HCl)。
一种半导体装置的制造方法，包括：接收一基底，前述基底具有一金属栅极、在金属栅极两侧的栅极间隔物、一蚀刻停止层(ESL)以及一层间介电材料在多个源极/漏极区域的上方；在前述基底上沉积钨(W)材料；去除不需要的钨材料以在金属栅极上形成钨帽盖；在多个源极/漏极区域上方的层间介电材料中形成开口(openings)；在接触前述源极/漏极区域的开口中填充一导电材料，形成源极/漏极接触件(source/drain contacts)；在前述源极/漏极区域和栅极区域的上方形成一接触蚀刻停止层(CESL)；在接触蚀刻停止层之上形成层间介电层；形成接触件通孔开口于接触蚀刻停止层(CESL)和层间介电层中；通过一接触件通孔开口(contact via opening)在钨帽盖上形成一通孔栅极(VG)。
在半导体制造方法的某些实施例中，在基底上方沉积钨(W)材料包括在大约150至大约250mT的压力下使用物理气相沉积操作来沉积钨材料。
在半导体制造方法的某些实施例中，去除不需要的钨材料包括通过使用氨水的湿式蚀刻操作，去除形成在接触蚀刻停止层和栅极间隔物的侧壁上的氧化钨(WOx)。
在半导体制造方法的某些实施例中，去除不需要的钨材料包括通过湿式蚀刻操作，在约50℃至约70℃下使用浓度为1:1至约1:50的NH4OH以去除氧化钨(WOx)。
在半导体制造方法的某些实施例中，去除不需要的钨材料还包括通过使用一臭氧溶液的湿式蚀刻操作，从接触蚀刻停止层的顶部、接触蚀刻停止层的侧壁以及栅极间隔物的侧壁而去除钨材料。
在半导体制造方法的某些实施例中，去除不需要的钨材料还包括在室温下使用浓度为5至100ppm的DIO3，从接触蚀刻停止层的一顶部、接触蚀刻停止层的侧壁以及栅极间隔物的侧壁而去除钨材料。
在半导体制造方法的某些实施例中，去除不需要的钨材料还包括使用包括臭氧溶液和盐酸的一混合物，经由湿式蚀刻操作从接触蚀刻停止层的一顶部、接触蚀刻停止层的侧壁以及栅极间隔物的侧壁而去除钨材料。
在半导体制造方法的某些实施例中，前述混合物包括在室温下浓度为5至100ppm的DIO3和在约25℃至约50℃下浓度为1:1至约1:50的HCl。
另一种半导体制造方法包括：接收一基底，前述基底具有一金属栅极、在金属栅极两侧的栅极间隔物、一蚀刻停止层(ESL)以及一层间介电材料在多个源极/漏极区域的上方；在前述基底的上方沉积钨(W)材料；通过湿式蚀刻操作从前述蚀刻停止层(ESL)的一顶部、前述蚀刻停止层的侧壁和栅极间隔物的侧壁去除不需要的钨材料以形成钨帽盖；在多个源极/漏极区域上方的层间介电材料中形成开口；在接触源极/漏极区域的开口中填充导电材料，以形成源极/漏极接触件；在源极/漏极区域和栅极区域的上方形成接触蚀刻停止层(CESL)；在接触蚀刻停止层(CESL)之上形成一层间介电层；形成接触件通孔开口于所述接触蚀刻停止层(CESL)和所述层间介电层中；通过接触件通孔开口而在钨帽盖上形成一通孔栅极(via gate；VG)。
在半导体制造方法的某些实施例中，去除不需要的钨材料包括使用包括一臭氧溶液和盐酸混合于水中的一混合物，以从接触蚀刻停止层的一顶部、接触蚀刻停止层的侧壁以及栅极间隔物的侧壁而去除钨材料。
在半导体制造方法的某些实施例中，前述混合物包括在室温下浓度为5至100ppm的DIO3和在约25℃至约50℃下浓度为1:1至约1:50的HCl。
以上概述数个实施例的部件，以便在本实用新型所属技术领域中技术人员可以更加理解本实用新型实施例的观点。在本实用新型所属技术领域中技术人员应理解，他们能轻易地以本实用新型实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本实用新型所属技术领域中技术人员也应理解，此类等效的结构并无悖离本实用新型的精神与范围，且他们能在不违背本实用新型的精神和范围下，做各式各样的改变、取代和替换。因此，本实用新型的保护范围当视随附的权利要求所界定为准。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一基底，具有一金属栅极、位于该金属栅极的侧面的栅极间隔物、一蚀刻停止层以及一源极/漏极区域上方的一层间介电材料；
一钨帽盖，由钨材料形成且沉积在该金属栅极的上方和多个所述栅极间隔物之间；以及
在该钨帽盖的上方形成的一通孔栅极。
2.如权利要求1所述的半导体装置，其特征在于，该钨帽盖未有形成于多个所述栅极间隔物上方的部分。
3.如权利要求1所述的半导体装置，其特征在于，多个所述栅极间隔物的侧壁的上部与该钨帽盖的侧面直接接触。
4.如权利要求3所述的半导体装置，其特征在于，多个所述栅极间隔物的多个所述侧壁的下部与该金属栅极的多个所述侧面接触。
5.如权利要求1所述的半导体装置，其特征在于，多个所述栅极间隔物的顶表面与该钨帽盖的顶表面呈一夹角。
6.如权利要求1所述的半导体装置，其特征在于，多个所述栅极间隔物环绕和包覆该钨帽盖的侧壁，该钨帽盖与该蚀刻停止层以多个所述栅极间隔物相隔开来。
7.如权利要求1所述的半导体装置，其特征在于，在多个所述栅极间隔物的上方没有该钨帽盖的钨材料残留物。
8.如权利要求1所述的半导体装置，其特征在于，还包括一层间介电层位于该钨帽盖的上方，且该层间介电层覆盖多个所述栅极间隔物。
9.如权利要求8所述的半导体装置，其特征在于，该通孔栅极与该层间介电层覆盖该钨帽盖的顶表面。
10.如权利要求1所述的半导体装置，其特征在于，该钨帽盖的厚度在2纳米到10纳米范围内。
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