TWI446456B - 具有金屬閘極之電晶體及其製作方法 - Google Patents

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具有金屬閘極之電晶體及其製作方法
本發明是揭露一種製作具有金屬閘極之電晶體的方法。
在半導體產業中，由於多晶矽材料具有抗熱性質，因此在製作典型金屬氧化物半導體(MOS)電晶體時通常會使用多晶矽材料來製作電晶體的閘極電極，使其源極與汲極區域得以在高溫下一起進行退火。其次，由於多晶矽能夠阻擋以離子佈植所摻雜之原子進入通道區域，因此在閘極圖案化之後能容易地形成自行對準的源極與汲極區域。
然而，多晶矽閘極仍有許多缺點。首先，與大多數金屬材料相比，多晶矽閘極是以高電阻值的半導體材料所形成。這造成多晶矽閘極是以比金屬導線為低的傳導速率在操作。為了彌補高電阻與其相應之較低操作速率，多晶矽材料通常需要大量與昂貴的矽化金屬處理，使其操作速率可提升至可接受的範圍。
其次，多晶矽閘極容易產生空乏效應(depletion effect)。嚴格來說，目前多晶矽的摻雜濃度只能達到約2x2020 /cm3 到約3x1020 /cm3 的範圍。在閘極材料中的摻雜濃度需要至少達到5x1021 /cm3 的條件下，由於摻雜濃度上的限制，因 此當多晶矽閘極受到偏壓時，便會發生缺乏載子的現象，使得靠近多晶矽閘極與閘極介電層的介面上就容易產生空乏區。而此空乏效應除了會使等效的閘極介電層厚度增加，又同時造成閘極電容值下降，進而導致元件驅動能力衰退等困境。
故目前便有新的閘極材料被研製生產，例如利用具特定功函數(work function)之金屬閘極來取代傳統的多晶矽閘極。然而，製做金屬閘極時，一方面需要與NMOS元件搭配，另一方面則又需與PMOS元件相匹配，以符合NMOS電晶體與PMOS電晶體的需求，而分別形成功函數的費米能階(Fermi level)接近N型矽(N－type Si)與P型矽(P－typeSi)的準費米能階(Quasi Fermi level)的金屬，因此使得相關元件的整合技術以及製程控制更形複雜，且各材料的厚度與成分控制要求亦更形嚴苛。需注意的是，目前製作金屬閘極所廣泛採用的方法是先掏空虛置(dummy)閘極中的多晶矽材料，然後再依序填入所需的N型金屬與P型金屬。
然而，這種作法雖可同時製作出具有兩種功函數的金屬閘極，但在填入低電阻材料的時候時常會因空間的不足(例如N型金屬層佔據了閘極側壁的大部分空間)而提高閘極的電阻值，使兩邊的電晶體區無法獲得平均的電阻值，嚴重影響電晶體的效能。因此，如何改良目前製作雙功能函 數金屬閘極的製程而能同時達到降低成本與完成具有競爭力產品的作法即為一重要課題。
本發明之主要目的是揭露一種製作具有金屬閘極之電晶體的方法。
本發明之方法主要是先提供一基底，且基底上定義有一第一電晶體區與一第二電晶體區。然後形成一堆疊薄膜並覆蓋基底，且堆疊薄膜包含一高介電常數介電層與一第一金屬層。接著圖案化堆疊薄膜，以分別於第一電晶體區與第二電晶體區形成一閘極。然後形成一介電層並覆蓋該等閘極，再進行一平坦化製程以去除部分介電層直至各閘極頂部。然後去除第二電晶體區之閘極內的第一金屬層，並形成一第二金屬層於介電層及閘極表面，以於第一電晶體區及第二電晶體區分別形成一金屬閘極。
本發明的另一實施例是揭露一種具有金屬閘極之電晶體，包含有一基底，基底上定義有一第一電晶體區及一第二電晶體區以及一金屬閘極設於第一電晶體區。其中，金屬閘極另包含一高介電常數介電層設於金屬閘極的底部，一第一金屬層設於高介電常數介電層表面且不延伸至金屬閘極之側壁，以及一第二金屬層設於第一金屬層上並同時 覆蓋金屬閘極之側壁。
請參照第1圖至第9圖，第1圖至第9圖為本發明較佳實施例製作一具有金屬閘極之電晶體示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或一絕緣層上覆矽(silicon－on－insulator；SOI)基底等。然後在基底12中定義至少一NMOS電晶體區14以及一PMOS電晶體區16，並形成複數個隔離兩個電晶體區14、16的淺溝隔離(STI)結構18。
接著形成一由氧化物、氮化物等之介電材料所構成的閘極絕緣層20在基底12表面，並形成一由高介電常數介電層22、一選擇性之遮蓋層24、一N型金屬層26、一多晶矽層28以及一遮罩層30所構成的堆疊薄膜在閘極絕緣層20上。其中，選擇性之遮蓋層24僅覆蓋於NMOS電晶體區14上或省略此層，且多晶矽層28係用來做為一犧牲層，其亦可由非晶矽或其他材料所構成。
在本較佳實施例中，高介電常數介電層22是由矽酸鉿氧化合物(HfSiO)、矽酸鉿氮氧化合物(HfSiON)、氧化鉿(HfO)、氧化鑭(LaO)、鋁酸鑭(LaAlO)、氧化鋯(ZrO)、矽酸鋯氧化合物(ZrSiO)或鋯酸鉿(HfZrO)，或其組合所構成；遮 蓋層24是由氧化鑭(LaO)或氧化鏑(Dy2 O3 )，或其組合所構成；N型金屬層26是由氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)或鋁，或其組合所構成；多晶矽層28可由不具有任何摻質(undoped)的多晶矽材料或由具有N＋摻質的多晶矽材料所構成；而遮罩層30則是由二氧化矽(SiO2 )、氮化矽(SiN)、碳化矽(SiC)或氮氧化矽(SiON)所構成。
接著如第2圖所示，形成一圖案化光阻層(圖未示)在遮罩層30上，並利用圖案化光阻層當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分的遮罩層30、多晶矽層28、N型金屬層26、遮蓋層24、高介電常數介電層22及閘極絕緣層20，並剝除此圖案化光阻層，以於NMOS電晶體區14以及PMOS電晶體16區各形成一閘極32。
如第3圖所示，然後在NMOS電晶體區14及PMOS電晶體區16各選擇性進行一淺摻雜製程，以形成所需的輕摻雜源與汲極。舉例來說，本發明可先覆蓋一圖案化光阻層(圖未示)在NMOS電晶體區14以外的區域，然後利用該圖案化光阻層當作遮罩進行一離子佈植，將N型摻質植入NMOS電晶體區14之閘極32兩側的基底12中，以於NMOS電晶體區14形成一輕摻雜源與汲極34。接著去除上述的 圖案化光阻層，再覆蓋另一圖案化光阻層在PMOS電晶體區16以外的區域，並利用該圖案化光阻層當作遮罩進行另一離子佈植，將P型摻質植入PMOS電晶體區16之閘極32兩側的基底12中，以於PMOS電晶體區16形成一輕摻雜源與汲極36。
隨後進行第一階段的側壁子製程，例如先氧化多晶矽層28的表面或以沈積的方式形成一氧化矽層38，接著再沈積一氮化矽層40並利用蝕刻方式形成由氧化矽層38與氮化矽層40所構成的側壁子在NMOS電晶體區14與PMOS電晶體區16之閘極32的周圍側壁。
如第4圖所示，先覆蓋一由氮化矽所構成的保護層42於氮化矽層40表面，然後進行一選擇性磊晶成長(selective epitaxial growth,SEG)製程，以於NMOS電晶體區14或PMOS電晶體區16之基底12中形成應變矽(strained Si)。例如可先於PMOS電晶體區16之閘極32兩側的基底12中形成二凹槽，再利用選擇性磊晶成長製程實質上(substantially)填滿這兩個凹槽而形成矽鍺層44。此矽鍺層44可對PMOS電晶體區16的通道區域施加一壓縮應力(compressive strain)，進而提升PMOS電晶體的電洞遷移率。除此之外，也可依據製程的需求在NMOS電晶體區14之閘極32兩側的基底12中形成碳化矽(SiC)層(圖未示)， 並以此碳化矽層對NMOS電晶體區14的通道區域施加一拉伸應力(tensile strain)，以提升NMOS電晶體的電子遷移率。
接著進行第二階段的側壁子製程，例如可在NMOS電晶體區14與PMOS電晶體區16的保護層42側壁上再形成一由氧化矽所形成的側壁子46。
隨後在NMOS電晶體區14及PMOS電晶體區16各進行一重摻雜離子佈植製程，以分別形成所需的源極/汲極區域。如同上述形成輕摻雜汲極的作法，本發明可先覆蓋一圖案化光阻層(圖未示)在NMOS電晶體區14以外的區域，然後利用該圖案化光阻層當作遮罩進行一離子佈植製程，將N型摻質植入側壁子46兩側的基底12中，以於NMOS電晶體區14形成一源極/汲極區域48。接著去除上述的圖案化光阻層，再覆蓋另一圖案化光阻層在PMOS電晶體區16以外的區域，並利用該圖案化光阻層當作遮罩進行另一離子佈植，將P型摻質植入PMOS電晶體區16側壁子46兩側的基底12中，以形成另一源極/汲極區域50。
另需注意的是，上述源極/汲極區域的製程可利用選擇性磊晶成長製程來達成、這些製程的進行順序可依製程需求改變或調整、且側壁子的數目並不限於此。舉例來說，在 進行第一階段的側壁子製程時可省略氧化矽層38或氮化矽層40的其中一者，且在形成氮化矽所構成的保護層42及側壁子46時可省略其中一者。除此之外，由氧化矽層38及氮化矽層40所構成的主側壁子可在形成輕摻雜源極汲極34、36之前或之後才製作；可先形成由氧化矽層38及氮化矽層40所構成的主側壁子及源極/汲極區域，然後去除側壁子之後再形成輕摻雜源極汲極；可於形成複數個側壁子後先在半導體基底中蝕刻出凹槽並形成磊晶層，然後去除最外層的側壁子後再進行源極/汲極區域製程；可於輕摻雜源極汲極製程後先於半導體基底中蝕刻出凹槽以形成磊晶層，然後形成側壁子後再進行源極/汲極區域的製程。上述關於輕摻雜源極汲極、側壁子以及源極/汲極區域等製程順序都屬本發明所涵蓋的範圍。
然後在形成源極/汲極區域48、50後，進行一個自行對準矽化金屬(self－aligned silicide,Salicide)製程。例如先形成一由鈷、鈦、鎳、鉑、鈀或鉬等所構成的金屬層(圖未示)在基底12表面並覆蓋側壁子46，並進行一快速升溫退火製程，利用高溫使金屬層與側壁子46兩側的基底12表面反應為一矽化金屬層52。最後再去除未反應的金屬層。
接著形成一氮化矽層54在各閘極32、各側壁子46與基底12表面。在本較佳實施例中，氮化矽層54的厚度約為 100埃，其主要做為後續進行平坦化時之一蝕刻停止層。又，亦可在NMOS電晶體區14與PMOS電晶體區分別形成具有拉伸應力與收縮應力的較厚氮化矽層作為應力層，此應力層兼具有提供應力及作為蝕刻停止層的功用。然後形成一主要由氧化物所構成的層間介電層(interlayer dielectric)56並覆蓋NMOS電晶體區14與PMOS電晶體區16的氮化矽層54。此層間介電層可包含氮化物、氧化物、碳化物、低介電係數材料中之一或多者。
如第5圖所示，進行一化學機械研磨(chemical mechanical polishing,CMP)製程或一乾蝕刻製程，以去除部分的層間介電層56、氮化矽層54及遮罩層30，並使多晶矽層28頂部約略切齊於層間介電層56表面而受到裸露。
如第6圖所示，接著進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH4 OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除NMOS電晶體區14及PMOS電晶體區16中的多晶矽層28但不蝕刻層間介電層56，以在各電晶體區14、16形成一開口58。需注意的是，在形成開口58時會同時暴露出設於各開口58底部的N型金屬層26。
如第7圖所示，先形成一圖案化光阻層60在NMOS電 晶體區14，然後進行一乾蝕刻或濕蝕刻製程，以去除設置在PMOS電晶體區16的N型金屬層26。根據本發明之較佳實施例，如採用濕蝕刻製程，所使用的蝕刻劑可選自由氨水(ammonium hydroxide,NH4 OH)、過氧化氫(hydrogen peroxide,H2 O2 )、硫酸(H2 SO4 )及鹽酸與去離子水所組成的混合溶液。如採用乾蝕刻製程，所使用的蝕刻氣體則可選自由三氯化硼(BCl3 )、氯氣(Cl2 )、六氟化硫(SF6)、氮氣及氬氣所構成的群組。需注意的是，無論是採用何種蝕刻製程，本發明都是在不損害高介電常數介電層22的情況下來去除設置在PMOS電晶體區16的N型金屬層26，並暴露出高介電常數介電層22。
如第8圖所示，在除圖案化光阻層60之後，先沈積一P型金屬層62在層間介電層56上並同時覆蓋NMOS電晶體區14的開口58側壁及N型金屬層26，以及PMOS電晶體區16的開口58側壁及高介電常數介電層22。在本實施例中，P型金屬層62是由氮化鈦(TiN)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)或碳氮氧化鉭(TaCNO)所構成。
接著填入一由低電阻材料所構成的導電層64在NMOS電晶體區14與PMOS電晶體區16的P型金屬層62上並填滿開口58。在本實施例中，導電層64可由鋁、鎢、鈦鋁 合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料所構成。
最後如第9圖所示，進行另一化學機械研磨製程，去除部分的導電層64及P型金屬層62，以同時於NMOS電晶體區14及PMOS電晶體區16分別形成一具有金屬閘極66、68的電晶體。
再如第9圖所示，本發明依據上述製程另揭露一種具有金屬閘極66、68的CMOS電晶體結構，其主要包含有一基底12、兩個金屬閘極66、68分別設置於基底12上的NMOS電晶體區14及PMOS電晶體區16以及兩個源極/汲極區域48、50分別設於金屬閘極66、68兩側的基底12中。其中，NMOS電晶體區14的金屬閘極66包含有一閘極絕緣層20設於金屬閘極66的底部、一高介電常數介電層22設於閘極絕緣層20上、一遮蓋層24設於高介電常數介電層22上、一N型金屬層26設於遮蓋層24表面且不向上延伸成金屬閘極66的側壁、一U型之P型金屬層62設於N型金屬層26上並向上延伸成金屬閘極66的側壁以及一導電層64設於P型金屬層62上並填滿NMOS電晶體區14原本的開口58。在本實施例中，高介電常數介電層22、遮蓋層24以及N型金屬層26都是設置在金屬閘極66的相對底部且不延伸成金屬閘極66的側壁。
PMOS電晶體區16的金屬閘極68則包含有一閘極絕緣層20設於金屬閘極66的底部、一高介電常數介電層22設於閘極絕緣層20上、一U型之P型金屬層62設於高介電常數介電層22上並同時向上延伸成金屬閘極68的側壁以及一導電層64設於P型金屬層62上並填滿PMOS電晶體區16原本的開口58。
綜上所述，本發明主要是先全面性沈積一由高介電常數介電層、N型金屬層及多晶矽材料所構成的多層堆疊薄膜在基底上，然後再圖案化此堆疊薄膜以形成所須之閘極。接著形成一平坦化之層間介電層，再去除閘極中的多晶矽材料，並依序填入所需的P型金屬與低電阻材料。由於N型金屬層在去除多晶矽材料之前就已經設置在金屬閘極的底部，因此後續填入低電阻材料至NMOS電晶體區的時候不致因N型金屬佔據閘極的側壁而縮減了低電阻材料可容置的空間。藉由上述作法，本發明可使兩邊的電晶體區獲得更平均的電阻值，進而提升CMOS電晶體的整體效能。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12‧‧‧基底
14‧‧‧NMOS電晶體區
16‧‧‧PMOS電晶體區
18‧‧‧淺溝隔離結構
20‧‧‧閘極絕緣層
22‧‧‧高介電常數介電層
24‧‧‧遮蓋層
26‧‧‧N型金屬層
28‧‧‧多晶矽層
30‧‧‧遮罩層
32‧‧‧閘極
34‧‧‧輕摻雜汲極
36‧‧‧輕摻雜汲極
38‧‧‧氧化矽層
40‧‧‧氮化矽層
42‧‧‧保護層
44‧‧‧矽鍺層
46‧‧‧側壁子
48‧‧‧源極/汲極區域
50‧‧‧源極/汲極區域
52‧‧‧矽化金屬層
54‧‧‧氮化矽層
56‧‧‧層間介電層
58‧‧‧開口
60‧‧‧圖案化光阻層
62‧‧‧P型金屬層
64‧‧‧導電層
66‧‧‧金屬閘極
68‧‧‧金屬閘極
第1圖至第9圖為本發明較佳實施例製作一具有金屬閘極之電晶體示意圖。
12‧‧‧基底
14‧‧‧NMOS電晶體區
16‧‧‧PMOS電晶體區
18‧‧‧淺溝隔離結構
20‧‧‧閘極絕緣層
22‧‧‧高介電常數介電層
24‧‧‧遮蓋層
26‧‧‧N型金屬層
34‧‧‧輕摻雜汲極
36‧‧‧輕摻雜汲極
38‧‧‧氧化矽層
40‧‧‧氮化矽層
42‧‧‧保護層
44‧‧‧矽鍺層
46‧‧‧側壁子
48‧‧‧源極/汲極區域
50‧‧‧源極/汲極區域
52‧‧‧矽化金屬層
54‧‧‧氮化矽層
56‧‧‧層間介電層
62‧‧‧P型金屬層
64‧‧‧導電層
66‧‧‧金屬閘極
68‧‧‧金屬閘極

Claims (20)

  1. 一種製作具有金屬閘極之電晶體的方法，包含有下列步驟：提供一基底，該基底上定義有一第一電晶體區與一第二電晶體區；形成一堆疊薄膜並覆蓋該基底，該堆疊薄膜至少包含一高介電常數介電層與一第一金屬層；圖案化該堆疊薄膜，以分別於該第一電晶體區與該第二電晶體區形成一閘極；形成一介電層並覆蓋該等閘極；進行一平坦化製程，以去除部分該介電層直至各該閘極頂部：僅去除該第二電晶體區之該閘極內之該第一金屬層，且保留該第一電晶體區之該閘極內之該第一金屬層；以及形成一第二金屬層於該介電層及該等閘極表面，以於該第一電晶體區及該第二電晶體區分別形成一金屬閘極。
  2. 如申請專利範圍第1項所述之方法，其中該第一電晶體區之該堆疊薄膜另包含一遮蓋層設於該高介電常數介電層與該第一金屬層之間。
  3. 如申請專利範圍第2項所述之方法，其中該遮蓋層係由氧化鑭(LaO)或氧化鏑(Dy2 O3 )所構成。
  4. 如申請專利範圍第1項所述之方法，其中該堆疊薄膜另包含一犧牲層設於該第一金屬層表面。
  5. 如申請專利範圍第4項所述之方法，其中該犧牲層係為一多晶矽層。
  6. 如申請專利範圍第4項所述之方法，其中該堆疊薄膜另包含一遮罩層設於該犧牲層上。
  7. 如申請專利範圍第4項所述之方法，更包含利用一乾蝕刻製程或濕蝕刻製程來去除該犧牲層。
  8. 如申請專利範圍第1項所述之方法，其中該高介電常數介電層係由矽酸鉿氧化合物(HfSiO)、矽酸鉿氮氧化合物(HfSiON)、氧化鉿(HfO)、氧化鑭(LaO)、鋁酸鑭(LaAlO)、氧化鋯(ZrO)、矽酸鋯氧化合物(ZrSiO)或鋯酸鉿(HfZrO)所構成。
  9. 如申請專利範圍第1項所述之方法，其中該第一電晶體區係為一NMOS電晶體區。
  10. 如申請專利範圍第9項所述之方法，其中該第一金屬層係由氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽 鉭(TaSiN)或鋁所構成。
  11. 如申請專利範圍第1項所述之方法，其中該第二電晶體區係為一PMOS電晶體區。
  12. 如申請專利範圍第11項所述之方法，其中該第二金屬層係由氮化鈦(TiN)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)或碳氮氧化鉭(TaCNO)所構成。
  13. 如申請專利範圍第1項所述之方法，其中於形成該等閘極後另包含分別形成一側壁子於該等閘極之側壁。
  14. 如申請專利範圍第13項所述之方法，其中於形成該等側壁子後及形成該介電層前另包含分別形成一源極/汲極區域於該第一電晶體區及該第二電晶體區。
  15. 如申請專利範圍第1項所述之方法，其中於去除該第二電晶體區之該閘極內之第一金屬層之前另包含覆蓋一圖案化光阻層於該第一電晶體區。
  16. 如申請專利範圍第1項所述之方法，其中於形成第二金屬層之後另包含形成一低電阻導電層於該第二金屬層上。
  17. 一種具有金屬閘極之電晶體，包含有： 一基底，該基底具有一第一電晶體區及一第二電晶體區；一第一金屬閘極設於該第一電晶體區，該第一金屬閘極另包含：一第一高介電常數介電層設於該第一金屬閘極之底部；一第一金屬層設於該第一高介電常數介電層表面且不向上延伸成該第一金屬閘極之側壁；一第二金屬層設於第一金屬層上並向上延伸成該第一金屬閘極之側壁。
  18. 如申請專利範圍第17項所述之電晶體，更包含：一第二金屬閘極設於該第二電晶體區，包含有：該第一高介電常數介電層設於該第二金屬閘極之底部；以及該第二金屬層設於該第一高介電常數介電層表面並同時向上延伸成該第二金屬閘極之側壁。
  19. 如申請專利範圍第17項所述之電晶體，另包含一遮蓋層設於該高介電常數介電層與該第一金屬層之間。
  20. 如申請專利範圍第19項所述之電晶體，其中該遮蓋層包含氧化鑭(LaO)或氧化鏑(Dy2 O3 )。
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