CN106158617B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：鳍结构，设置在衬底上方；栅极结构，设置在鳍结构的部分上方；源极/漏极结构，其包括鳍结构中未被栅极结构覆盖的部分；层间介电层，形成在鳍结构、栅极结构和源极/漏极结构上方；接触孔，形成在层间介电层中；以及接触材料，设置在接触孔中。鳍结构在第一方向上延伸并且包括上层，上层的部分从隔离绝缘层暴露。栅极结构在与第一方向垂直的第二方向上延伸。本发明还提供了一种制造包括FinFET的半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路，更具体地，涉及具有金属栅极结构的半导体器件及其制造工艺。
背景技术
随着半导体产业已步入到纳米技术工艺节点以追求更高的器件密度、更高的性能和较低的成本，来自制造和设计问题的挑战已导致诸如鳍式场效应晶体管(Fin FET)的三维设计的发展和使用具有高k(介电常数)材料的金属栅极结构。通常使用栅极替代技术来制造金属栅极结构并且通过使用外延生长方法在凹进的鳍中形成源极和漏极。此外，锗(Ge)或锗化合物由于其较高的电子迁移率而代替硅用作基底材料。
发明内容
根据本发明的一个方面，提供了一种制造包括FinFET的半导体器件的方法，该方法包括：在衬底上方形成鳍结构，鳍结构在第一方向上延伸并且包括上层，上层的部分从隔离绝缘层暴露；在鳍结构中形成源极/漏极结构；在鳍结构的部分上方形成栅极结构，栅极结构在与第一方向垂直的第二方向上延伸；在鳍结构、源极/漏极结构和栅极结构上方形成层间介电层；在层间介电层中形成接触孔，从而暴露出源极/漏极结构；在接触孔中形成覆盖层；以及在覆盖层上方形成接触金属层。
优选地，该方法还包括：在覆盖层和接触金属层之间形成合金层。
优选地，该方法还包括：在形成覆盖层和形成接触金属层之间，在覆盖层上方形成介电层。
优选地，鳍结构是由锗或锗化合物制成的，以及覆盖层包括硅化合物。
优选地，硅化合物是磷化硅。
优选地，鳍结构是由锗或锗化合物制成的，以及介电层包括选自由氮化硅、氧化铝和氧化镧组成的组中的至少一种。
优选地，覆盖层包括磷化硅。
优选地，源极/漏极结构包括磷化锗。
根据本发明的另一方面，提供了一种制造包括FinFET的半导体器件的方法，该方法包括：在衬底上方形成鳍结构，鳍结构在第一方向上延伸并且包括上层，上层的部分从隔离绝缘层暴露；在鳍结构的部分上方形成栅极结构，栅极结构在与第一方向垂直的第二方向上延伸；在鳍结构和栅极结构上方形成层间介电层；在层间介电层中形成接触孔，从而暴露出鳍结构的部分；在暴露的鳍结构中形成源极/漏极结构；在源极/漏极结构上方的接触孔中形成覆盖层；以及在覆盖层上方形成接触金属层。
优选地，该方法还包括：在覆盖层和接触金属层之间形成合金层。
优选地，该方法还包括：在形成覆盖层和形成接触金属层之间，在覆盖层上方形成介电层。
优选地，鳍结构是由锗或锗化合物制成的，以及覆盖层包括硅化合物。
优选地，硅化合物是磷化硅。
优选地，鳍结构是由锗或锗化合物制成的，以及介电层包括选自由氮化硅、氧化铝和氧化镧组成的组中的至少一种。
优选地，覆盖层包括磷化硅。
优选地，源极/漏极结构包括磷化锗。
根据本发明的又一方面，提供了一种半导体器件，包括：鳍结构，设置在衬底上方，鳍结构在第一方向上延伸并且包括上层，上层的部分从隔离绝缘层暴露；栅极结构，设置在鳍结构的部分上方，栅极结构在与第一方向垂直的第二方向上延伸；源极/漏极结构，源极/漏极结构包括鳍结构中未被栅极结构覆盖的部分；层间介电层，形成在鳍结构、栅极结构和源极/漏极结构上方；接触孔，形成在层间介电层中；以及接触材料，设置在接触孔中，其中，接触材料包括磷化硅层和金属层。
优选地，半导体器件，还包括：
介电层，设置在磷化硅层和金属层之间。
优选地，接触材料还包括磷化锗层。
优选地，硅化物层形成在磷化硅层和金属层之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制并且仅用于示出的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增加或减少。
图1是根据本发明的一个实施例的Ge FinFET器件的示例性平面图。
图2是根据本发明的第一实施例的制造Ge FinFET器件的示例性流程图。
图3A至图11B示出了根据本发明的第一实施例的制造Ge FinFET器件的各个阶段的示例图。
图12是根据本发明的修改的第一实施例的制造Ge FinFET器件的示例性流程图。
图13A至图14B示出了根据本发明的修改的第一实施例的制造Ge FinFET器件的示例图。
图15是根据本发明的第二实施例的制造Ge FinFET器件的示例性流程图。
图16A至图22B示出了根据本发明的第二实施例的制造Ge FinFET器件的各个阶段的示例图。
图23是根据本发明的修改的第二实施例的制造Ge FinFET器件的示例性流程图。
图24A至图25B示出了根据本发明的修改的第二实施例的制造Ge FinFET器件的各个阶段的示例图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例，或实例。下面描述了组件和布置的具体实施例以简化本发明。当然，这些仅仅是实例而不意为限制。例如，元件的尺寸不限制于公开的范围或数值，但是可以取决于工艺条件和/或期望的器件性能。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。此外，术语“由...制成”意为“包括”或者“由...组成”。
图1是根据本发明的一个实施例的Ge FinFET器件的示例性平面图；在一个实施例中，Ge FinFET器件是N型FET。
在本发明的一个实施例中，如图1所示，多个鳍结构20设置在衬底10上方而多个栅电极100设置在鳍结构20上方。在一些实施例中，一个或多个伪栅电极100D也设置在衬底10上方的栅电极100的两侧处。类似地，一个或多个伪鳍结构可以设置在鳍结构20的两侧处。虽然在图1中，伪栅电极100D没有设置在鳍结构20的任何部分上方，但是在一些实施例中，伪栅电极100D可以设置在鳍结构20的部分上方。如图1所示，四个鳍结构20在X方向上延伸而三个栅电极100和两个伪栅电极100D在Y方向延伸。然而，不限制鳍结构和/或栅电极的数量。
如图1所示，FinFET器件也包括源极120和漏极130。如下文所述，由于源极/漏极材料的外延生长，在平面图中，源极/和漏极的宽度大于鳍结构的宽度。FinFET器件还包括源极接触件125和漏极接触件135。
图2是根据本发明的第一实施例的制造Ge FinFET器件的示例性流程图。该工艺流程仅示出了Ge Fin FET器件的整个制造工艺的相关部分。应该理解，可以在图2示出的操作之前、期间和/或之后提供附加的操作，并且对于该方法的额外的实施例，下文描述的一些操作可以被替换或省略。可以交换各操作/工艺的顺序。
以下实施例主要描述了Ge FinFET器件作为一个半导体器件的实例及其制造方法，并且本文中描述的技术也适用于水平多栅极晶体管、堆叠式纳米线晶体管和/或三栅极晶体管。
图3A和图3B是根据本发明的第一实施例的Ge FinFET器件在制造工艺的多个阶段之一的示例性截面图。图3A对应于沿着图1的线X-X’截取的截面图而图3B对应于沿着图1的线Y-Y’截取的截面图。
在图2的步骤S101中，在衬底10上方形成伪栅极结构。在衬底上制造鳍结构20，并且鳍结构20从隔离绝缘层50处突起。鳍结构20中从隔离绝缘层50处突起的部分用作沟道层。
为了根据一个实施例来制造鳍结构，在衬底上方形成掩模层。例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成掩模层。例如，衬底10是具有在约1×1015cm-3和约1×1016cm-3范围内的杂质浓度的p型硅或锗衬底。在其他实施例中，衬底是具有在约1×1015cm-3和约1×1016cm-3范围内的杂质浓度的n型硅或锗底。例如，在一些实施例中，掩模层包括衬垫氧化物(pad oxide)(例如，氧化硅)层和氮化硅掩模层。衬底10也可以是SixGe1-X衬底，其中x＝0.1至0.9(以下简称SiGe)。锗衬底可以包括形成在诸如硅衬底的另一衬底上方的锗层或SiGe层。此外，锗衬底可以包括形成在氧化物层(例如，SiGe氧化物)上方的锗层或SiGe层，该氧化物层设置在另一衬底上方。衬底可以包括已适当地掺杂杂质(例如，p型或n型导电性)的各种区域。
可以通过使用热氧化或CVD工艺形成衬垫氧化物层。可以通过物理汽相沉积(PVD)(诸如溅射方法)、CVD、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)，和/或其他工艺形成氮化硅掩模层。
在一些实施例中，衬垫氧化物层的厚度在约2nm至约15nm的范围内，而氮化硅掩模层的厚度在约2nm至约50nm的范围内。在掩模层上方进一步形成掩模图案。例如，掩模图案是通过光刻操作形成的光刻胶图案。
通过将掩模图案用作蚀刻掩模，形成衬垫氧化物层和氮化硅掩模层的硬掩模图案。在一些实施例中，硬掩模图案的宽度在约5nm至约40nm的范围内。在特定实施例中，硬掩模图案的宽度在约7nm至约12nm的范围内。
通过将掩模图案用作蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法进行沟槽蚀刻而将衬底图案化为鳍结构20。鳍结构20的高度在约20nm到约300nm的范围内。在特定实施例中，该高度在约30nm到约60nm的范围内。当各个鳍结构的高度不均匀时，可以从对应于鳍结构的平均高度的平面测量从衬底开始的高度。鳍结构20的高度在约4nm到约15nm的范围内。
当设置多个鳍结构时，各鳍结构之间的间距在约5nm到约80nm的范围内，并且在其他实施例中，可以在约7nm到15nm的范围内。然而本领域普通技术人员应当理解，在整个说明书中所列举的尺寸和数值仅仅是实例，可以做出改变以适合集成电路的不同尺寸。
在形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层50。例如，隔离绝缘层50由通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的二氧化硅制成。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。正如它们的名字所表明的，可流动介电材料在沉积期间可以“流动”以填充具有高纵横比的间隙或空间。通常，将各种化学物质加入到含硅的前体内以允许沉积的膜流动。在一些实施例中，添加氮氢键合物(bond)。可流动介电前体的实例，特别是可流动氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(perhydrosilazane，TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。在多次操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，对可流动膜进行固化和然后进行退火以去除不期望的元素以形成氧化硅。当去除不期望的元素后，可流动膜变得致密和收缩。在一些实施例中，进行多次退火工艺。在诸如在约1000℃至约1200℃的范围内的温度下不止一次地对可流动膜进行固化和退火，并且持续总共诸如30小时以上的时间。可以通过使用SOG形成隔离绝缘层50。在一些实施例中，SiO、SiON、SiOCN或掺氟的硅酸盐玻璃(FSG)可用作隔离绝缘层50。在鳍结构20上方形成隔离绝缘层50之后，实施平坦化操作以去除隔离绝缘层50的部分和去除掩模层(衬垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。然后，进一步去除隔离绝缘层50，从而使得鳍结构20的沟道层(上层)暴露。沟道层(上层)的高度在约20nm到约60nm的范围内。
在特定实施例中，部分地去除隔离绝缘层50可以使用湿蚀刻工艺来实施，例如，通过将衬底浸没在氢氟酸(HF)中。在另一实施例中，部分地去除隔离绝缘层50可以使用干蚀刻工艺来实施。例如，可以使用将CHF3BF3用作蚀刻气体的蚀刻工艺。
在形成隔离绝缘层50之后，可以实施热工艺(例如，退火工艺)以改进隔离绝缘层50的质量。在特定实施例中，通过使用快速热退火(RTA)来实施热工艺，快速热退火(RTA)的实施条件为：在惰性气体环境中(例如，N2、Ar或He环境中)，在约900℃至约1050℃的范围内的温度下并且持续时间为1.5秒至约10秒。
在隔离绝缘层50和暴露的鳍结构上方形成介电层和多晶硅层，然后实施图案化操作以获得包括由多晶硅和伪栅极介电层(未示出)制成的伪栅极层210，210D的伪栅极结构。在一些实施例中，通过使用包括形成在氧化硅层上方的氮化硅层的硬掩模200，200D来实施图案化多晶硅层。在其他实施例中，硬掩模可包括形成在氮化硅层上方的氧化硅层。伪栅极介电层可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，栅极介电层可包括氮化硅、氮氧化硅或高k电介质。在一些实施例中，栅极介电层的厚度在约2nm至约20nm的范围内，并且在其他实施例中，在约2nm至约10nm的范围内。
在一些实施例中，伪栅极层210，210D可以包括单层或多层结构。伪栅极层210，210D可以是具有均匀或非均匀掺杂的掺杂的多晶硅。伪栅极层210，210D可通过诸如ALD、CVD、PVD或它们的组合的合适工艺形成。在本实施例中，伪栅极层210，210D的宽度在约30nm至约60nm的范围内。在一些实施例中，栅电极层的厚度在约50nm到约400nm的范围内，并且可以在约100nm到200nm的范围内。
此外，在伪栅极结构上方形成绝缘间隔件(侧壁间隔件)层。在一些实施例中，绝缘间隔件可以包括氧化硅层220，220D和氮化硅层225，225D。如图3A所示，对应于栅电极100的三个伪栅电极层210设置在鳍结构20(和隔离绝缘层50)上方，而对应于伪栅电极100D的两个伪栅极层210D不设置在鳍结构上方。如图3B所示，鳍结构的未被伪栅极层覆盖的部分变为源极区和漏极区。
在图2的步骤S102中，在鳍结构的未被伪栅极层覆盖的部分中形成凹槽230。图4A和4B是根据本发明的第一实施例的Ge FinFET器件在处于制造工艺的多个阶段之一的示例性截面图。图4A对应于沿着图1的线X-X’截取的截面图和图4B对应于沿着图1的线Y-Y’截取的截面图。在一些实施例中，凹槽230的深度在约20nm至约60nm的范围内。
在一些实施例中，通过等离子体蚀刻实施鳍结构20的凹槽蚀刻，该等离子体蚀刻使用处于3至20毫托的压力下包括CH4、CF4、CH2F2、CHF3、O2、HBr、Cl2、NF3、N2和/或He的气体。凹槽蚀刻是各向异性蚀刻。
在图2的步骤S103中，如图5A和图5B所示，在鳍结构的未被伪栅极层覆盖的部分中形成源极/漏极(S/D)外延层240。图5A和5B是根据本发明的第一实施例的Ge FinFET器件在处于制造工艺的多个阶段之一的示例性截面图。图5A对应于沿着图1的线X-X’截取的截面图和图5B对应于沿着图1的线Y-Y’截取的截面图。
在一些实施例中，S/D外延层240包括GeP(磷化锗)。P的浓度可以在约1×1020至约2×1020cm-3的范围内。当衬底的主表面为(100)表面时，该S/D外延层垂直和横向生长，并且在截面中形成“菱形”形状，如图5B所示。通过使用含锗的气体(诸如GeH4,、Ge2H6、GeCl2H2)和含磷的气体(诸如PH3)，在约80至150托的压力下和在约600℃至800℃的温度下实施GeP外延生长。采用这种外延生长，在鳍结构的凹槽230内和上方选择性地形成GeP层。
在图2的步骤S104中，在图5A和5B形成的结构上方形成第一层间介电层，并且实施平坦化操作。在图6A和6B中示出了在平坦化操作之后得到的结构。图6A和6B是根据本发明的第一实施例的Ge FinFET器件处于制造工艺的多个阶段之一的示例性截面图。图6A对应于沿着图1的线X-X’截取的截面图和图6B对应于沿着图1的线Y-Y’截取的截面图。
在一些实施例中，第一层间介电层可以包括第一介电层250和第二介电层260。第一介电层250可以由氮化硅制成并且可用作接触蚀刻停止层。第二介电层260可以包括通过CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、掺氟的硅酸盐玻璃(FSG)或低k介电材料的一个或多个层。在其他实施例中，第一层间介电层可以是单层。
实施平坦化操作以去除第一层间介电层的部分。平坦化操作包括化学机械抛光(CMP)和/或回蚀刻工艺。通过这一平坦化操作，也去除硬掩模200，200D。
在图2的步骤S105中，如图7A和图7B所示，形成金属栅极结构。图7A和7B是根据本发明的第一实施例的Ge FinFET器件处于多个制造工艺阶段之一的示例性截面图。图7A对应于沿着图1的线X-X’截取的截面图和图7B对应于沿着图1的线Y-Y’截取的截面图。
分别通过适当的蚀刻工艺去除伪栅极层210，210D和伪介电层以形成开口。如图7A和图7B所示，在开口中形成包括栅极介电层(未示出)和金属栅极层270，270D的金属栅极结构。
可以在设置于鳍结构20的沟道层上方的界面层(未示出)上方形成栅极介电层。在一些实施例中，该界面层可以包括具有0.2nm至1.5nm的厚度的氧化硅或氧化锗。可以通过氧化Ge沟道层形成氧化锗界面层。在其他实施例中，界面层的厚度在约0.5nm至约1.0nm的范围内。
栅极介电层包括一个或多个介电材料层，诸如氧化硅，氮化硅或高K介电材料，其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。例如，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)或其他合适的方法和/或它们的组合形成栅极介电层。一些实施例中，栅极介电层的厚度在约1nm至约10nm的范围内，并且在其他实施例中，可以在约2nm至约7nm的范围内。一些实施例中，栅极介电层可以包括由二氧化硅制成的界面层。
在栅极介电层上方形成金属栅电极270，270D。金属栅电极270，270D包括任何合适的金属材料，诸如铝，铜，钛，钽，钴，钼，氮化钽，硅化镍，硅化钴，TiN，WN，TiAl，TiAlN，TaCN，TaC，TaSiN，金属合金，其他合适的材料和/或它们的组合。
在本发明的特定实施例中，还可以在栅极介电层30和金属栅电极270，270D之间设置一个或多个功函调整层(未示出)。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种以上的多层。对于n沟道FinFET而言，TaN、TiAlC、TiN、TiC Co、TiAl、HfTi、TiSi和TaSi中的一个或多个可以用作功函调整层，而对于p沟道FinFET而言，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一个或多个可以用作功函调整层。
在沉积用于金属栅极结构的合适的材料之后，实施诸如CMP的平坦化操作，从而获得图7A和7B所示的结构。
在图2的步骤S106中，在图7A和7B中示出的结构上方形成第二层间介电层，并且如图8A和图8B所示，形成接触孔300。图8A和8B是根据本发明的第一实施例的Ge FinFET器件处于多个制造工艺阶段之一的示例性截面图。图8A对应于沿着图1的线X-X’截取的截面图和图8B对应于沿着图1的线Y-Y’截取的截面图。
在一些实施例中，第二层间介电层可以包括第一绝缘层280和第二绝缘层290。第一绝缘层280可以由氮化硅制成，并且可用作接触蚀刻停止层。第二绝缘层290可以包括通过CVD形成的氧化硅，氮化硅，氮氧化硅(SiON)，SiOCN，掺氟的硅酸盐玻璃(FSG)或低k介电材料。在其他实施例中，第二层间介电层可以是单层。
通过使用包括光刻的图案化操作，在第一、第二层间介电层280、290中形成接触孔300，以暴露源极和漏极区。
在图2的步骤S107中，如图9A和9B所示，在接触孔中形成覆盖层310。图9A和9B是根据本发明的第一实施例的Ge FinFET器件处于多个制造工艺阶段之一的示例性截面图。图9A对应于沿着图1的线X-X’截取的截面图和图9B对应于沿着图1的线Y-Y’截取的截面图。
覆盖层310可以包括SiP(磷化硅)。覆盖层中的P浓度可以在约1×1021至约3×1021cm-3的范围内。通过使用诸如SiH4、Si2H6、SiCl2H2的含硅气体和诸如PH3的含磷气体，在约80至150托的压力下和在约300至600℃的低温下形成SiP。通过这种沉积，SiP不仅形成在鳍结构的源极/漏极极区上，而且还形成在层间介电层上和接触孔300的侧壁上。SiP层310在源极/漏极区上的厚度在约8nm到约10nm的范围内，并且在层间介电层上和接触孔300的侧壁上的厚度在约4nm至约6nm的范围内。可以在鳍结构的源极/漏极极区上方外延地生长SiP层310。
在图2的步骤S108中，如图10A和10B所示，在覆盖层310上方形成接触金属层320。图10A和10B是根据本发明的第一实施例的Ge FinFET器件在处于多个阶段制造工艺之一的示例性截面图。图10A对应于沿着图1的线X-X’截取的截面图和图10B对应于沿着图1的线Y-Y’截取的截面图。
接触金属层320可以包括任何合适的金属(诸如，Co，W，Ti，Ta，Cu，Al和/或Ni)和/或它们的氮化物的单层或者多层。在形成接触金属层320后，可以在覆盖层310和接触金属层320之间形成合金层。例如，可以实施硅化物形成操作，以使硅化物层325位于接触金属层320和SiP覆盖层310之间。硅化物形成操作可包括在约250℃至850℃的温度下的退火工艺。
硅化物层325在源极/漏极区上的厚度在约5nm到约7nm的范围内，并且在形成硅化物之后，SiP层的部分保留。
在图2的步骤S109中，实施平坦化操作以去除部分的金属层320、部分硅化物层325和部分覆盖层310，从而获得在图11A和图11B中示出的所得到的结构。图11A和11B是根据本发明的第一实施例的Ge FinFET器件处于多个制造工艺阶段之一的示例性截面图。图11A对应于沿着图1的线X-X’截取的截面图和图11B对应于沿着图1的线Y-Y’截取的截面图。
平坦化操作可以包括CMP和/或回蚀刻工艺。去除金属层320、硅化物层325和覆盖层310中设置在第二层间介电层310上方的部分。
在平坦化操作之后，实施进一步的CMOS工艺以形成各个部件，诸如附加的层间介电层、接触件/通孔、互连金属层、钝化层等。
图12是根据本发明的修改的第一实施例的制造Ge FinFET器件的示例性流程图。在图12中，S101至S109与图2中的步骤大致相同。在修改的第一实施例中，在SiP覆盖层(S107)和金属接触层(S108)之间形成薄高k介电层410(S111)。
图13A和13B是根据本发明的修改的第一实施例的Ge FinFET器件处于多个制造工艺阶段之一的示例性截面图。图13A对应于沿着图1的线X-X’的截面图和图13B对应于沿着图1的线Y-Y’的截面图。
在图12的步骤S107中，类似于图1的步骤S107，形成SiP覆盖层。然而，在修改的第一实施例中，SiP层310在源极/漏极区上的厚度在约4nm到约6nm的范围内，而在层间介电层上和接触孔300的侧壁上的厚度在约1nm至约2nm的范围内。
在图12的步骤S111中，在SiP覆盖层310上方形成薄高-K介电层410。介电层410的厚度是在约0.5nm至约3nm的范围内。当覆盖层是硅基时，高k介电层410可以包括氮化硅，氧化铝，氧化铝/氧化硅，氧化镧和/或氧化镧/氧化硅。当覆盖层是锗基时，高k介电层可以包括氮化锗，氮氧化硅，氧化锗，氧化铝，氧化镁和/或氧化钛。这些介电材料可以是化学计量和非化学计量的氧化物组合物。
形成高k介电层410后，实施与图2的步骤S108和S109基本上相同的图12中的步骤S108和S109，从而获得在图14A和14B所示的结构。图14A对应于沿着图1的线X-X’的截面图和图14B对应于沿着图1的线Y-Y’的截面图。
虽然介电层410设置在SiP覆盖层310和金属接触层320之间，因为高介电常数和小的厚度，带结构(MIS图)中的隧道势垒高度降低，并可获得较低的接触电阻。
图15是根据本发明的第二实施例的制造Ge FinFET器件的示例性流程图。该流程图仅示出了Ge FinFET器件的整个制造工艺的相关部分。应当理解，可以在图15示出的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替代或省略下文描述的一些操作。各操作/工艺的顺序可交换。可以在第二实施例中使用与第一实施例相同或类似的操作、工艺和材料。
类似于第一实施例的S101，在图15的S201中形成伪栅极结构。所得到的结构是与图3A和3B相同。在形成伪栅极结构之后，在图15的S202中形成包括第一介电层250和第二介电层260的第一层间介电层。实施诸如CMP的平坦化操作以去除第一层间介电层的部分。在图16A和图16B中示出了所得到的结构。图16A对应于沿着图1的线X-X’的截面图和图16B对应于沿着图1的线Y-Y’的截面图。与第一实施例的图6A和图6B不同，不形成凹槽和S/D外延层。
类似第一实施例的S105，在S203中形成金属栅极结构。分别通过适当的蚀刻工艺去除伪栅极层210，210D和伪介电层以形成开口。如图17A和图17B所示，在开口中形成包括栅极介电层(未示出)和金属栅极层270，270D的金属栅极结构。图17A对应于沿着图1的线X-X’的截面图和图17B对应于沿着图1的线Y-Y’的截面图。
类似于第一实施例的S106，在图15的S204中，形成包括第一绝缘层280和第二绝缘层290的第二层间介电层，并且在第二和第一层间介电层中形成接触孔300，从而暴露源极和漏极区。图18A和18B中示出了所得到的结构。图18A对应于沿着图1的线X-X’的截面图和图18B对应于沿着图1的线Y-Y’的截面图。
在图15的S205，形成源极/漏极(S/D)外延层510，510’。类似于第一实施例的S102，在鳍结构的暴露于接触孔300的部分中形成凹槽。类似于第一实施例的S102，如图19A和19B所示，在鳍结构上方的凹槽中形成S/D外延层510。图19A对应于沿着图1的线X-X’的截面图和图19B对应于沿着图1的线Y-Y’的截面图。
在一些实施例中，S/D外延层510包括GeP(磷化锗)。P的浓度可以在约2×1020至约6×1020cm-3的范围内，这高于第一实施例的GeP层240的P浓度。通过使用诸如GeH4,、Ge2H6、GeCl2H2的含锗气体和诸如PH3的含磷气体，在约80至150托的压力下和在约300至600℃的温度下实施GeP外延生长。采用这种外延生长，GeP层不仅形成在鳍结构上方，还形成在隔离绝缘层50，接触孔300的侧壁和第二层间介电层上，如图19A和图19B所示。形成在隔离绝缘层50、接触孔300的侧壁和第二层间介电层上的GeP层510’的厚度在约1nm至约2nm的范围内。
在图15的S206中，如图20A和图20B所示，在接触孔中形成覆盖层520，类似于第一实施例的S107。图20A和20B是根据本发明的第一实施例的Ge FinFET器件处于多个制造工艺阶段之一的示例性截面图。图20A对应于沿着图1的线X-X’的截面图和图20B对应于沿着图1的线Y-Y’的截面图。
覆盖层520可以包括SiP(磷化硅)。P浓度可以在约1×1021至约3×1021cm-3的范围内。通过使用诸如SiH4,Si2H6,SiCl2H2的含硅气体和诸如PH3的含磷气体，在约20至60托的压力下和在约300至600℃的低温下形成SiP。通过这种沉积，SiP不仅形成在鳍结构的源极/漏极极区(GeP层510)上，而且还形成在GeP层510’上，GeP层510’形成在层间介电层和接触孔300的侧壁上。SiP层520在源极/漏极区上的厚度在约8nm到约10nm的范围内，而在层间介电层和接触孔300的侧壁上的厚度在约4nm至约6nm的范围内。可以在鳍结构的源极/漏极极区上方外延地生长SiP层520。
在图15的S207中，类似于第一实施例的S108，如图21A和21B所示，在覆盖层520上方形成接触金属层320。图21A和21B是根据本发明的第一实施例的Ge FinFET器件处于多个制造工艺阶段之一的示例性截面图。图21A对应于沿着图1的线X-X’的截面图和图21B对应于沿着图1的线Y-Y’的截面图。
在形成接触金属层320后，可以在覆盖层520和接触金属层320之间形成合金层。例如，可以实施硅化物形成操作，以使硅化物层525位于接触金属层320和SiP覆盖层520之间。硅化物形成操作可包括在约250℃至850℃的温度下的退火工艺。
硅化物层525在源极/漏极区上的厚度在约5nm到约7nm的范围内，并且在形成硅化物之后，SiP层的部分保留。
在图15的S208中，类似于第一实施例的S109，实施平坦化操作以去除部分金属层320、部分硅化物层525和部分覆盖层520，从而获得在图22A和图22B中示出的所得到的结构。图22A和22B是根据本发明的第一实施例的Ge FinFET器件处于多个制造工艺阶段之一的示例性截面图。图22A对应于沿着图1的线X-X’的截面图和图22B对应于沿着图1的线Y-Y’的截面图。
平坦化操作可以包括CMP和/或回蚀刻工艺。去除金属层320、硅化物层525和覆盖层520中设置在第二层间介电层上方的部分。
在平坦化操作之后，实施进一步的CMOS工艺以形成各个部件，诸如额外的层间介电层、接触件/通孔、互连金属层、钝化层等。
图23是根据本发明的修改的第二实施例的制造Ge FinFET器件的示例性流程图。在图23中，S201至S208与图12中基本相同。在修改的第二实施例中，在SiP覆盖层(S206)和金属接触层(S207)之间形成薄高K介电层610(S211)。
图24A和图24B是根据本发明的修改的第二实施例的制造Ge FinFET器件的各个阶段的示例图。图24A对应图沿着图1的线X-X’的截面图和图24B对应于沿着图1的线Y-Y’的截面图。
在图23的S206中，类似于图15的S206，形成SiP覆盖层。然而，在修改的第二实施例中，SiP层520在源极/漏极区上的厚度在约4nm到约6nm的范围内，而在层间介电层和接触孔300的侧壁上的厚度在约1nm至约2nm的范围内。
在图23的S211中，在SiP覆盖层520上方形成薄高k介电层610。介电层610的厚度在约0.5nm至约3nm的范围内。当覆盖层是硅基时，高k介电层610可以包括氮化硅，氧化铝，氧化铝/氧化硅，氧化镧和/或氧化镧/氧化硅。当覆盖层是锗基时，高k介电层可以包括氮化锗，氮氧化硅，氧化锗，氧化铝，氧化镁和/或氧化钛。这些介电材料可以是化学计量和非化学计量的氧化物组合物。
形成高k介电层610后，实施图15中的操作S207和S208，从而获得在图25A和25B所示的结构。图25A对应于沿着图1的线X-X’的截面图和图25B对应于沿着图1的线Y-Y’的截面图。
虽然介电层620设置在SiP覆盖层520和金属接触层320之间，因为高介电常数和小的厚度，带结构(MIS图)中的隧道势垒高度降低，并可获得较低的接触电阻。
在第一和第二实施例中，采用具有金属栅电极和高k栅极电介质的栅极替代技术。然而，也可以采用具有多栅极结构的前栅技术。在前栅技术中，伪栅极层210是栅电极。
通常，使用Ge或Ge基材料具有诸如较低的N型掺杂剂活化水平和靠近价带的费米能级钉扎的问题，这导致N型Ge Fin FET的源极/漏极和接触金属之间的N型接触电阻的增加。在本发明中，通过使用形成在源极/漏极GeP层上方的N+SiP覆盖层，可以抑制费米能级钉扎。
此外，在接触孔形成之后形成SiP覆盖层，防止在接触蚀刻工艺中覆盖层的缺失是可能的。此外，可以减小N型Ge Fin FET的源极/漏极和接触金属之间的N型接触电阻。
应当理解，并非所有的优点都必须在本文中论述，没有特别的优点是所有实施例或实例必需的，以及其他实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造包括FinFET的半导体器件的方法中，在衬底上方形成鳍结构。鳍结构在第一方向上延伸并且包括上层。上层的部分从隔离绝缘层暴露。在鳍结构中形成源极/漏极结构。在鳍结构的部分上方形成栅极结构。栅极结构在与第一方向垂直的第二方向上延伸。在鳍结构、源极/漏极结构和栅极结构上方形成层间介电层。在层间介电层中形成接触孔，从而暴露出源极/漏极结构。在接触孔中形成覆盖层。在覆盖层上方形成接触金属层。
根据本发明的另一方面，在制造包括FinFET的半导体器件的方法中，在衬底上方形成鳍结构。鳍结构在第一方向上延伸并且包括上层。上层的部分从隔离绝缘层暴露。在鳍结构的部分上方形成栅极结构。栅极结构在与第一方向垂直的第二方向上延伸。在栅极结构和未被栅极结构覆盖的鳍结构上方形成非晶层。在鳍结构和栅极结构上方形成层间介电层。在层间介电层中形成接触孔，从而暴露出鳍结构的部分。在暴露的鳍结构中形成源极/漏极结构。在源极/漏极结构上方的接触孔中形成覆盖层。在覆盖层上方形成接触金属层。
根据本发明的另一个方面，一种半导体器件包括：鳍结构，设置在衬底上方；栅极结构，设置在鳍结构的部分上方；源极/漏极结构，其包括未被栅极结构覆盖的鳍结构的部分；层间介电层，形成在鳍结构、栅极结构和源极/漏极结构上方；接触孔，形成在层间介电层中；以及接触材料，设置在接触孔中。鳍结构在第一方向上延伸并且包括上层，上层的部分从隔离绝缘层暴露。栅极结构在与第一方向垂直的第二方向上延伸。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到、这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下、在此他们可以做出多种变化、替换以及改变。

Claims (16)

1.一种制造包括FinFET的半导体器件的方法，所述方法包括：
在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，所述上层的部分从隔离绝缘层暴露；
通过利用含锗的气体和第一含磷的气体，在所述鳍结构中外延形成包括磷化锗的源极/漏极结构；
在所述鳍结构的部分上方形成栅极结构，所述栅极结构在与所述第一方向垂直的第二方向上延伸；
在所述鳍结构、所述源极/漏极结构和所述栅极结构上方形成层间介电层；
在所述层间介电层中形成接触孔，从而暴露出所述源极/漏极结构；
通过利用含硅的气体和第二含磷的气体，在所述接触孔的底面和侧壁上以及所述层间介电层的整个表面上直接沉积包括磷化硅的覆盖层，其中，所述覆盖层为N型重掺杂，所述第一含磷的气体与所述第二含磷的气体选自相同的组；以及
在所述覆盖层上方形成接触金属层。
2.根据权利要求1所述的方法，还包括：
在所述覆盖层和所述接触金属层之间形成合金层。
3.根据权利要求1所述的方法，还包括：
在形成所述覆盖层和形成所述接触金属层之间，在所述覆盖层上方形成介电层。
4.根据权利要求1所述的方法，其中：
所述鳍结构是由锗或锗化合物制成的。
5.根据权利要求3所述的方法，其中：
所述鳍结构是由锗或锗化合物制成的，以及
所述介电层包括选自由氮化硅、氧化铝和氧化镧组成的组中的至少一种。
6.根据权利要求1所述的方法，其中，硅化物层形成在所述覆盖层和所述接触金属层之间。
7.一种制造包括FinFET的半导体器件的方法，所述方法包括：
在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，所述上层的部分从隔离绝缘层暴露；
在所述鳍结构的部分上方形成栅极结构，所述栅极结构在与所述第一方向垂直的第二方向上延伸；
在所述鳍结构和所述栅极结构上方形成层间介电层；
在所述层间介电层中形成接触孔，从而暴露出所述鳍结构的部分；
通过利用含锗的气体和第一含磷的气体，在暴露的所述鳍结构中以及所述隔离绝缘层、所述接触孔的侧壁和所述层间介电层上外延形成包括磷化锗的源极/漏极外延层；
通过利用含硅的气体和第二含磷的气体，在所述源极/漏极外延层上方的所述接触孔的底面和侧壁上以及所述层间介电层的整个表面上直接沉积包括磷化硅的覆盖层，其中，所述覆盖层为N型重掺杂，所述第一含磷的气体与所述第二含磷的气体选自相同的组；以及
在所述覆盖层上方形成接触金属层。
8.根据权利要求7所述的方法，还包括：
在所述覆盖层和所述接触金属层之间形成合金层。
9.根据权利要求7所述的方法，还包括：
在形成所述覆盖层和形成所述接触金属层之间，在所述覆盖层上方形成介电层。
10.根据权利要求7所述的方法，其中：
所述鳍结构是由锗或锗化合物制成的。
11.根据权利要求9所述的方法，其中：
所述鳍结构是由锗或锗化合物制成的，以及
所述介电层包括选自由氮化硅、氧化铝和氧化镧组成的组中的至少一种。
12.根据权利要求7所述的方法，其中，硅化物层形成在所述覆盖层和所述接触金属层之间。
13.一种半导体器件，包括：
鳍结构，设置在衬底上方，所述鳍结构在第一方向上延伸并且包括上层，所述上层的部分从隔离绝缘层暴露；
栅极结构，设置在所述鳍结构的部分上方，所述栅极结构在与所述第一方向垂直的第二方向上延伸；
源极/漏极外延层，包括磷化锗并且位于所述鳍结构中未被所述栅极结构覆盖的部分；
层间介电层，形成在所述鳍结构、所述栅极结构和所述源极/漏极外延层上方；
接触孔，形成在所述层间介电层中；以及
接触材料，设置在所述接触孔中，其中，
所述接触材料包括磷化硅层和金属层，其中，所述磷化硅层为N型重掺杂，所述磷化硅层位于所述接触孔的侧壁和底面上，其中，所述源极/漏极外延层还位于所述隔离绝缘层、所述接触孔的侧壁和所述层间介电层上。
14.根据权利要求13所述的半导体器件，还包括：
介电层，设置在所述磷化硅层和所述金属层之间。
15.根据权利要求13所述的半导体器件，其中，所述鳍结构是由锗或锗化合物制成的。
16.根据权利要求13所述的半导体器件，其中，硅化物层形成在所述磷化硅层和所述金属层之间。
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