CN107068755B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包含设置于衬底上方的鳍结构、栅极结构及源极。鳍结构包含暴露于隔离绝缘层的上层。栅极结构设置于鳍结构的上层的一部分上方。源极包含未被栅极结构覆盖的鳍结构的上层。源极的鳍结构的上层由晶体半导体层覆盖。晶体半导体层由Si和第一金属元素形成的硅化物层覆盖。硅化物层由第一金属层覆盖。由第一金属元素制成的第二金属层置于第一金属层和隔离绝缘层之间。本发明实施例涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及一种半导体集成电路，更具体地涉及一种鳍式场效晶体管(FinFET)的源极/漏极结构及其制造工艺。
背景技术
随着半导体工业已步入到纳米技术工艺节点以追求更高的器件密度、更高的性能以及更低的成本，来自制造和设计问题的挑战已经带来了具有高K(介电常数)材料的金属栅极结构的使用。金属栅极结构通常是通过使用栅极替换技术制造，以及在凹进的鳍结构中通过使用外延生长方法形成源极和漏极。但是，现有技术的挑战之一是减少源极和漏极上的电流拥挤以及增加晶体管的电流驱动能力。
发明内容
根据本发明的一些实施例，提供了一种用于制造包含FinFET的半导体器件的方法，所述方法包括：在衬底的上方形成第一鳍结构和第二鳍结构，所述第一鳍结构和第二鳍结构沿第一方向延伸并从隔离绝缘层突出；在所述第一鳍结构和第二鳍结构的部分的上方形成栅极结构，所述栅极结构沿与所述第一方向垂直的第二方向延伸；在未被所述栅极结构覆盖的各个所述第一鳍结构和第二鳍结构的两个主侧面上形成侧壁间隔件；在所述侧壁间隔件上形成第一金属层，以填充所述第一鳍结构和第二鳍结构之间的间隔；在形成所述第一金属层后，去除所述侧壁间隔件；在去除所述侧壁间隔件后，形成与所述鳍结构接触的非晶层；通过部分再结晶所述鳍结构上的所述非晶层形成再结晶层；去除未再结晶的剩余的非晶层；在去除所述剩余的非晶层后，形成第二金属层，以及通过所述再结晶层和所述第一金属层及所述第二金属层之间的硅化反应形成硅化物层。
在上述方法中，所述第一金属层包含W、Co、Ti和Ni中的一种或多种。
在上述方法中，所述第二金属层包含W、Co、Ti和Ni中的一种或多种。
在上述方法中，所述第二金属层由与所述第一金属层相同的材料制成。
在上述方法中，未被所述栅极结构覆盖的所述鳍结构的上层的整个顶面和侧面被所述再结晶层覆盖。
在上述方法中，所述非晶层包含非晶硅。
在上述方法中，所述非晶硅掺杂的杂质的量为2×1020cm-3至1×1021cm-3。
在上述方法中，在去除所述剩余的非晶层中，通过湿蚀刻去除所述剩余的非晶层。
在上述方法中，在500℃到650℃的温度下实施形成所述再结晶层。
根据本发明的另一些实施例，还提供了一种用于制造包含FinFET的半导体器件的方法，所述方法包括：在衬底的上方形成第一鳍结构和第二鳍结构，所述第一鳍结构和第二鳍结构沿第一方向延伸并从隔离绝缘层突出；在所述第一鳍结构和第二鳍结构的部分的上方形成栅极结构，所述栅极结构沿与所述第一方向垂直的第二方向延伸；在未被所述栅极结构覆盖的各个所述第一鳍结构和第二鳍结构的两个主侧面上形成侧壁间隔件；在所述侧壁间隔件上形成第一金属层并在所述第一金属层上形成第二金属层，以填充所述第一鳍结构和第二鳍结构之间的间隔；在形成所述第一金属层和第二金属层后，去除所述侧壁间隔件；在去除所述侧壁间隔件后，形成与所述鳍结构接触的非晶层；通过部分再结晶所述鳍结构上的所述非晶层形成再结晶层；去除未再结晶的剩余的非晶层；在去除所述剩余的非晶层后，形成第三金属层，以及通过所述再结晶层和所述第一金属层及所述第三金属层之间的硅化反应形成硅化物层。
在上述方法中，所述第一金属层包含具有比所述第二金属层的金属材料的更低的硅化物形成温度的金属材料。
在上述方法中，所述第一金属层包含Ni、Ti及Ta中的至少一种，且所述第二金属层包含W。
在上述方法中，所述第三金属层由与所述第一金属层相同的材料制成。
在上述方法中，所述第三金属层由与所述第二金属层相同的材料制成。
在上述方法中，进一步包括在形成所述第三金属层之后及在形成所述硅化物层之前，在所述第三金属层上形成第四金属层。
在上述方法中，所述第一金属层包含具有比所述第二金属层的金属材料的更低的硅化物形成温度的金属材料。
在上述方法中，所述第一金属层和所述第三金属层由相同的金属材料制成，以及所述第二金属层和所述第四金属层由相同的金属材料制成。
在上述方法中，所述第一金属层和所述第三金属层由Ni、Ti及Ta中的至少一种制成，以及所述第二金属层和所述第四金属层由W制成。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：鳍结构，设置在衬底上方，所述鳍结构包含从隔离绝缘层暴露的上层；栅极结构，设置在所述鳍结构的上层的一部分上方；以及源极，包含未被所述栅极结构覆盖的所述鳍结构的上层，其中：所述源极的鳍结构的所述上层由晶体半导体层覆盖，所述晶体半导体层由通过Si和第一金属元素形成的硅化物层覆盖，所述硅化物层由第一金属层覆盖，以及由所述第一金属元素制成的第二金属层设置在所述第一金属层和所述隔离绝缘层之间。
在上述半导体器件中，所述硅化物层包含由Si和所述第一金属元素形成的第一硅化物层以及由Si和第二金属元素形成的第二硅化物层。
附图说明
当结合附图阅读本发明时，最好从以下详细描述中理解。需强调的是，按照本行业的标准惯例，各部件未按照比例绘制，并且仅用于说明目的。实际上，为论述清楚，各部件的尺寸可任意放大或缩小。
图1至图11示出了根据本发明第一实施例的半导体FET器件的连续制造操作的不同阶段的示例性视图。
图12至图14示出了根据本发明第二实施例的半导体FET器件的连续制造操作的不同阶段的示例性视图。
图15和图16示出了根据本发明第三实施例的半导体FET器件的连续制造操作的不同阶段的示例性视图。
图17A至图17H示出了根据本发明第四实施例的半导体FET器件的连续制造操作的不同阶段的示例性视图。
具体实施方式
应了解，以下公开提供用于实施本发明的不同功能的多个不同的实施例或实例。为简化本发明，下面描述组件和设置的具体实施例。当然，这些仅仅是示例，并非旨在限制例如，元件的尺寸并非局限于所公开的范围或值，而是可取决于工艺条件和/或器件的所需性能。此外，在随后的描述中，第一部件形成于第二部件上或者上方可能包含其中第一和第二部件形成直接接触的实施例，也能可包含其中额外部件形成于第一和第二部件之间，以便第一和第二部件可能不会有直接接触的实施例。出于简洁和清晰目的，各种部件可以按不同比例随意绘制。
进一步地，为便于描述，本文可使用空间相对术语，例如“在……之下”、“在……下面”、“低”、“在……之上”、“上面”来描述附图所示的一元件或部件与另一元件或部件的关系。除了附图所示的取向之外，空间相对术语意欲包含器件在使用或操作时的不同取向。该装置可被往其他方向调整(旋转90度或者有其他取向)，那么本文中使用的空间相对叙词就可能同样要进行相对应的解释。此外，术语“由……制成”可表示“包括”或“由……组成”。
图1-11示出了根据本发明第一实施例的半导体FET器件的源极/漏极结构的连续制造操作的不同阶段的示例性视图。应了解，可在图1所示的工艺之前、期间和之后提供附加操作，并且针对本方法的附加实施例，以下描述的一些操作可被替换或删除。操作/工艺的顺序可相互交换。在本发明中，源极和漏极可以互换使用，且“源极/漏极”是指FET的源极和漏极的其中一个或两者。
以下实施例主要描述作为半导体器件的一个实例的FinFET器件及其制造方法，且此处所描述的技术也同样适用于水平全环栅(GAA)型晶体管或氧化物上沟道型晶体管。
图1为根据本发明的第一实施例的半导体器件的连续制造工艺的一个阶段的示例性透视图。
图1示出了鳍结构形成后的一种结构。一个或多个鳍结构20在衬底10上方形成并自隔离绝缘层50突出。在一实施例中，各个鳍结构20包含阱层20B和沟道层20A。在本实施例中，鳍结构20包含硅。在其他实施例中，鳍结构20包含Si1-xGex，其中x为0.1到0.9。下文中Si1-xGex可被简称为SiGe。
为制造鳍结构，在衬底(如Si衬底10)上方形成掩模层。掩模层通过例如热氧化工艺和/或化学汽相沉积(CVD)工艺形成。衬底10例如为杂质浓度范围为约1×1015cm-3至约1×1018cm-3的p型硅衬底。在其他实施例中，衬底10为杂质浓度范围为约1×1015cm-3至约1×1018cm-3的n型硅衬底。掩模层包含例如衬垫氧化物(例如，氧化硅)层以及氮化硅掩模层。
可选地，衬底10可包括诸如锗的另一元素半导体；包含诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体或其组合的化合物半导体。在一实施例中，衬底10为SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可从SOI衬底的硅层中突出或者可从SOI衬底的绝缘层中突出。在后种情况中，SOI衬底中的硅层被用于形成鳍结构。非晶衬底，例如非晶Si或者非晶SiC，或者诸如氧化硅的绝缘材料，也可用作衬底10。衬底10可包含已适当地掺杂有杂质的各个区域(例如，p型或者n型导电性)。
衬垫氧化物层可通过使用热氧化或者CVD工艺形成。氮化硅掩模层可通过物理汽相沉积(PVD)，例如溅射法、CVD、等离子增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他工艺形成。
在一些实施例中，衬垫氧化物层的厚度范围为约2nm至约15nm，以及氮化硅掩模层的厚度范围为约2nm至约50nm。在掩模层的上方还形成了掩模图案。掩模图案是，例如，通过光刻操作形成的光刻胶图案。
通过将掩模图案用作蚀刻掩模，形成了衬垫氧化物层的硬掩模图案和形成了氮化硅掩模层。在一些实施例中，该硬掩模图案的宽度范围为约5nm至约40nm。在特定实施例中，该硬掩模图案的宽度范围为约4nm至约12nm。
通过将硬掩模图案用作蚀刻掩模，Si衬底通过使用干蚀刻法和/或湿蚀刻法的沟槽蚀刻被图案化为鳍结构20。
在一些实施例中，鳍结构20的宽度范围为约5nm至约40nm，而在特定的实施例中为约4nm至约12nm。在一些实施例中，鳍结构20的高度范围为约100nm至约300nm，而在其他实施例中为约50nm至约100nm。当鳍结构的高度不一致时，可从与鳍结构的平均高度相对应的平面测量自衬底的高度。在一些实施例中，沟道层20A的高度范围为约35nm至约80nm。在一些实施例中，鳍结构20之间的间隔范围为约5nm至约80nm，而在其他实施例中为约7nm至约20nm。但是，本领域的技术人员将认识到本说明书上下文所列举的尺寸和值仅为实例，并且可被更改为适合不同尺度的集成电路。
在图1中，在X方向上延伸的三个鳍结构20在Y方向上彼此邻近放置。然而，鳍结构的数量不限于三。其数量可能为一、二、四或五或更多。此外，多个伪鳍结构之一可邻近鳍结构20的两侧设置以在图案化工艺中提高图案保真度。
在形成鳍结构20之后，在鳍结构20的上方形成隔离绝缘层50。隔离绝缘层50包含一个或多个经由LPCVD(低压化学汽相沉积)、等离子体CVD或可流动绝缘体的旋涂沉积形成的例如二氧化硅、氧氮化硅或氮化硅等绝缘材料层。在可流动沉积技术中，可流动介电材料代替氧化硅被沉积。可流动介电材料，如其名称所指示的，在沉积以填充具有高宽比的缝隙或间隔过程中可“流动”。通常，各种化学成分被添加至含硅前体以允许沉积膜流动。在一些实施例中，氢氮键合物被添加。可流动介电前体，特别是可流动氧化硅前体的实例包含硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺，例如三甲硅烷基胺(TSA)。这些可流动氧化硅材料形成于多操作工艺中。可流动膜沉积之后，对其固化并且退火以移除不期望的元素来形成氧化硅。当不期望的元素被移除后，可流动膜致密化并且收缩。在一些实施例中，多次退火工艺被实施。可流动膜不止一次固化并且被退火。可流动膜可使用硼和/或磷掺杂。在一些实施例中，隔离绝缘层50可由一个或多个SOG、SiO、SiON、SiOCN和/或掺氟硅酸盐玻璃(FSG)层形成。
在鳍结构20的上方形成隔离绝缘层50之后，执行平坦化操作以去除隔离绝缘层50和掩模层(衬垫氧化物层和氮化硅掩模层)的部分。平坦化操作可包含化学机械抛光(CMP)和/或回蚀刻工艺。接着，进一步去除隔离绝缘层50，从而暴露鳍结构20的沟道层20A，如图1所示。
在特定的实施例中，可通过使用湿蚀刻(例如通过将衬底浸渍在氢氟酸(HF)中)执行部分去除隔离绝缘层50。在另一实施例中，可通过使用干蚀刻工艺执行部分去除隔离绝缘层50。例如，可使用将CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层50之后，可执行热工艺(例如退火工艺)以提高隔离绝缘层50的质量。在特定的实施例中，热工艺通过在惰性环境，例如N2、Ar或者O2环境中使用温度范围为约900℃至约1050℃、约1.5秒至约10秒之间的快速热退火执行。
在本实施例中，使用了栅极替换技术。如图2所示，伪栅极结构40在鳍结构20的一部分上方形成。图2为根据第一实施例的在连续制造工艺的一阶段中FinFET器件的示例性透视图。图3A是沿着图2中的线a-a(栅极区域)的示例性剖面图，且图3B是沿着图2中的线b-b(源极/漏极区)的示例性剖面图。图4-11示出了对应于图2中的线b-b的示例性剖面图。
介电层和多晶硅层在隔离绝缘层50和暴露的鳍结构20A的上方形成，然后执行图案化操作以便获得包含由多晶硅制成的伪栅电极层45以及伪栅极介电层30的伪栅极结构40。在一些实施例中，通过使用包含在氧化层62上方形成的氮化硅层64的硬掩模60执行多晶硅层的图案化。在其他实施例中，硬掩模层可包含形成于氮化物层上方的氧化硅层。伪栅极介电层30可以是通过CVD、PVD、ALD、电子束蒸发或者其他合适的工艺形成的氧化硅。在一些实施例中，栅极介电层30可包含一层或多层氧化硅、氮化硅、氮氧化硅或其他高K介电层。在一些实施例中，栅极介电层的厚度范围为约5nm至约20nm，而在其他实施例中为约5nm至约10nm。
栅电极层45可包括单层或多层结构。伪栅电极层45可能为被均匀或不均匀地掺杂的掺杂多晶硅。伪栅电极层45可通过使用诸如ALD、CVD、PVD、镀或其组合等合适的工艺形成。在本实施例中，伪栅电极层45的宽度范围为约30nm至约60nm。在一些实施例中，栅电极层的厚度范围为约30nm至约50nm。
伪栅极结构40可包含置于伪栅电极45的两个主侧面上方的侧壁绝缘层47。侧壁绝缘层47包含一个或多个氧化硅层、氮化硅层、氮氧化硅层或其他合适的材料层。侧壁绝缘层47可包括单层或多层结构。侧壁绝缘材料的毯式层可通过CVD、PVD、ALD或其他合适的技术形成。然后，在侧壁绝缘材料上执行各向异性蚀刻以在栅极结构的两个主侧上形成一对侧壁绝缘层(间隔件)47。侧壁绝缘层47的厚度范围在一些实施例中为约1nm至约20nm，而在其他实施例中为约2nm至约10nm。
如图4所示，间隔件层100在源极/漏极(S/D)区中的鳍结构20的侧壁上形成。间隔件层100包含一个或多个氧化硅层、氮化硅层、氮氧化硅层或其他合适的材料层。在此实施例中，使用了诸如SiN或SiCN等氮化硅基材料。间隔件层的绝缘材料的毯式层通过CVD、PVD、ALD或其他合适的技术在图2的结构上方形成。然后，在毯式层上执行各向异性蚀刻以在鳍结构的两个主侧壁上形成一对间隔件层100并在间隔件层之间留有间隔105。在一些实施例中，间隔105的宽度范围为约4nm至约30nm。间隔件层100的厚度范围在一些实施例中为约1nm至约10nm，而在其他实施例中为约2nm至约5nm。在一些实施例中，通过用于形成伪栅极结构的侧壁绝缘层47的操作形成形成间隔件层100。
随后，如图5所示，在图4的结构的间隔105中形成第一金属层110。第一金属材料的毯式层在图4的结构的上方形成，并且执行诸如回蚀刻工艺的平坦化操作以便第一金属材料填充于间隔105中。第一金属层110包含Co、Ti、Ta、W或Ni，或其他合适的金属材料中的一种或多种。第一金属层通过CVD、PVD、ALD或者其他合适的技术形成。
第一金属层110形成后，间隔件层100通过使用湿蚀刻被去除，从而留下间隔115，如图6所示。
接下来，如图7所示，非晶层120在图6所示的结构上方形成。形成非晶层120，以便将间隔115完全填充为高于鳍结构20。
非晶层120可以由与鳍结构20的相同材料或不同材料制成。当鳍结构20由Si制成且FinFET为n型时，则非晶层120可由Si或SiP制成。当鳍结构20由Si制成且FinFET为p型时，则非晶层120由Si、SiGe或SiGeB制成。当鳍结构20由SiGe制成且FinFET为n型时，则非晶层120可由Si或SiGe制成，并且当鳍结构20由SiGe制成且FinFET为P型时，则非晶层120可由Ge或SiGe制成。
以剂量为约2×1020cm-3至约1×1021cm-3的适当的掺杂剂对非晶层120进行重掺杂。p型FET的掺杂剂包含硼，并且n型FET的掺杂剂包含磷和/或砷。
可以使用SiH4、SiHCl3、SiH2Cl2和/或Si2H6作为非晶硅的源气体或者使用GeH4作为非晶SiGe的源气体，通过CVD方法形成非晶层120。也使用了ALD方法。非晶层120在例如约520和620℃之间的温度下以及在约2到300mTorr的压力范围下通过热解(上述气体之一的热分解)产生。
随后，与鳍结构20接触的部分非晶层120通过热操作被再结晶，如图8所示。该再结晶通常被称为固相外延。
在再结晶操作中，当非晶层120为非晶硅时，具有被非晶层120覆盖的鳍结构20和伪栅极结构40的衬底在一些实施例中被加热至温度为约450℃至约650℃，或在其他实施例中被加热至温度为约550℃至600℃。通过固相外延，非晶层120的一些纳米层通过使用鳍结构20(结晶硅)作为晶种层被再结晶成再结晶层130。再结晶层130的厚度范围为约0.5nm至约4nm。在绝缘层上形成的非晶层120未被再结晶。
当非晶层120为非结晶SiGe时，加热温度范围在一些实施例中为约400℃至550℃。
如图9所示，再结晶层130在暴露的鳍结构20的顶面和侧面上大体上均匀生长。生长的再结晶层120在侧面和顶面之间的厚度差可能为约0.2nm至约1nm。如果使用汽相外延代替上述的固相外延，由于Si的晶向具有不同的生长速率，因此外延生长层将在横向上生长的比在纵向上生长的多，以形成“金刚石”形状横截面。
在再结晶操作后，未被再结晶的剩余的非晶层120通过例如湿蚀刻操作被去除。在湿蚀刻情况下，稀HNO3和HF被用作蚀刻溶液。也可能使用氢氧化四甲铵(THMA)溶液、氨(NH4OH)或氢氧化钾(KOH)溶液或CF4O2等离子体。干蚀刻可被用于去除非结晶的非晶层。
在去除剩余的未使用的非结晶层120后，第二金属层140在图9的结构的上方形成，如图10所示。在此实施例中，第二金属层140的金属材料与第一金属层110的材料相同。在其他实施例中，使用的是不同的材料。
随后，如图11所示，硅化物层150在再结晶层130和第一及第二金属层110、140之间形成。
为了形成硅化物层150，则需要执行热操作，例如快速热退火(RTA)操作。当第一和第二金属层由W制成时，将衬底10加热至为约900℃至约1100℃，当第一和第二金属层由Co制成时，将衬底10加热至为约600℃至约800℃，当第一和第二金属层由Ti制成时，将衬底10加热至为约700℃至约900℃，或者当第一和第二金属层由Ni制成时，将衬底10加热至为约400℃至约600℃。
如图11所示，再结晶层130的一部分变为硅化物层150。在一些实施例中，硅化物层150的厚度范围为1nm至5nm。当再结晶层130较薄时，整个再结晶层130会变成硅化物层150，此外，鳍结构20的又一部分也会变成硅化物层150。此情况下，硅化物层150在一些实施例中的厚度范围为约5nm至约15nm。
如图11所示，由于再结晶层130在暴露的鳍结构20的上方大体上均匀生长，硅化物层150也大体上均匀形成。在一些实施例中，硅化物层150在鳍结构20的侧面和顶面之间的厚度差可能为约0.2nm至约1nm。
硅化物层150形成后，形成介电层，然后伪栅电极层45和伪介电层30分别通过适当的蚀刻工艺被去除以形成开口。金属栅极结构在通过去除伪栅极结构的开口中形成。栅极介电层和金属栅极层在开口中形成。栅极介电层在界面层的上方形成，界面层设置于鳍结构的沟道层上方。在一些实施例中，界面层可包含具有0.2nm至1.5nm厚度的氧化硅。氧化硅界面层可通过氧化Si沟道层形成。在其他实施例中，界面层的厚度范围为约0.5nm至约1.0nm。栅极介电层包含一层或者多层介电材料，例如氧化硅、氮化硅、或者高K介电材料、其他合适的介电材料，和/或其组合。高K介电材料的实例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料，和/或其组合。栅极介电层75通过例如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、或者其他合适的方法和/或其组合形成。金属栅电极形成于栅极介电层的上方。金属栅电极包含一个或者多个任意合适的金属材料层，例如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或其组合。在本发明的具体实施例中，一个或者多个功函调整层可被插入于栅极介电层和栅电极之间。功函调整层由导电材料制成，诸如，TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或两种以上的这些材料的多层。对于p型FinFET，可使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一种或多种可用作功函调整层。
在上述制造工艺中，当n型FinFET的S/D结构被制造时，形成p型FET的区域被诸如SiN的保护层覆盖。同样，当p型FinFET的S/D结构被制造时，形成n型FET的区域被保护层覆盖。
应了解，执行进一步CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层和钝化层等的多种部件。
在本实施例中，由于第一金属层在非晶层的再结晶之前形成，因此有可能在源极/漏极结构中增加组装密度(以减少鳍间距/间隔)。此外，通过使用固相外延，再结晶层在暴露的鳍结构的顶面和侧面上大体上均匀生长。再结晶层完全覆盖暴露的鳍结构，硅化物层也完全覆盖再结晶层，和因此S/D接触插塞可以覆盖鳍结构的整个源极/漏极区。因此，S/D金属电极层和源极/漏极区之间的接触电阻可被减小。
图12-14示出了根据本发明第二实施例的半导体FET器件的连续制造操作的不同阶段的示例性视图。结合第一实施例所描述的配置、材料和/或工艺可适用于第二实施例，且其具体细节可省略。
在第二实施例中，超过一种金属材料被用于填充间隔105。在图4的结构形成后，第三金属层112形成，然后第一金属层110形成，接下来是平坦化操作，以获得图12中所示的结构。第三金属层112的金属材料不同于第一金属层的金属材料。第三金属层包112含Co、Ti、W或Ni，或其他合适的金属材料中的一种或多种。第三金属层通过CVD、PVD、ALD或者其他合适的技术形成。第三金属层112为具有较低硅化物形成温度且所形成的硅化物的质量比第一金属层110高的金属。当第一金属层110为W时，第三金属层112为用于n型FET的Ni和/或Ti，以及用于p型FET的Ni、Ti和/或Ta。在一些实施例中，第三金属层112的厚度小于第一金属层的厚度，并且厚度范围为约0.5nm至约3nm。
在第一和第三金属层上进行平坦化操作后，图6-9所描述的操作被执行。
接下来，如图13所示，第四金属层142形成且第二金属层140进一步在第四金属层142上形成。第四金属层142为具有较低硅化物形成温度且所形成的硅化物的质量比第一和/或第二金属层高的金属。第二金属层140为电阻率比第三和/或第四金属层低的材料。在此实施例中，第二金属层140的金属材料与第一金属层110的金属材料相同，并且第三金属层112的金属材料与第四金属层142的金属材料相同。在其他实施例中，使用的是不同的金属材料。在一些实施例中，第四金属层142的厚度范围为约0.5nm至约3nm。
随后，如图14所示，硅化物层152通过图11所描述的类似的热操作在再结晶层130和第三及第四金属层112、142之间形成。
在第二实施例中，通过使用具有较低硅化物形成温度并形成较高质量的硅化物作为硅化物源的金属材料(例如第三和第四金属层)以及使用作为覆盖硅化物层的接触金属层的具有较低电阻率的金属材料(例如第一和第二金属层)，即有可能在实现源极/漏极上良好导电性的同时降低整体工艺温度和热预算。尤其是，至S/D接触插塞的接触电阻可被降低。
图15-16示出了根据本发明第三实施例的半导体FET器件的连续制造操作的不同阶段的示例性视图。结合第一和第二实施例所描述的配置、材料和/或工艺可适用于第三实施例，且其具体细节可省略。
与第二实施例相似，两个金属层110和112形成，如图12所示。在第一和第三金属层上进行平坦化操作后，实施图6-9所描述的操作。
接下来，如图15所示，第二金属层140形成，且未形成第四金属层。第二金属层140为电阻率比第三金属层112低的材料。在此实施例中，第二金属层140的金属材料与第一金属层110的材料相同。在其他实施例中，使用的是不同的材料。
随后，如图16所示，在再结晶层130和第三金属层112之间形成下部硅化物层154，且在再结晶层130和第二金属层140之间形成上部硅化物层156，其均通过如图11所描述的类似热操作形成。
在第三实施例中，可以获取与第二实施例同样的优势。在第三实施例中，至S/D接触插塞的接触电阻可比第二实施例进一步降低。尽管上部硅化物层156的质量可能低于下部硅化物层154的质量，但是上部硅化物层156的面积/体积远小于下部硅化物层154的面积/体积，因此，上部硅化物层156对S/D结构的电气性能的影响是有限的。
图17A-17H示出了根据本发明第四实施例的半导体FET器件的连续制造操作的不同阶段的示例性视图。在第四实施例中，一鳍结构的S/D结构被制造。结合第一至第三实施例所描述的配置、材料和/或工艺可能适用于第四实施例，且其具体细节可省略。
在图17A中，与图4相似，在源极/漏极(S/D)区中的鳍结构20的侧壁上形成间隔件层25。
在图17B中，与图5相似，在间隔件层25的侧壁上形成第一金属层65。
在图17C中，与图6相似，去除间隔件层25。
在图17D中，与图7相似，形成非晶层70。
在图17E中，与图8相似，与鳍结构20接触的非晶层70的部分被再结晶以形成再结晶层75。
如图17F所示，与图9相似，去除剩余的、未使用的非结晶层70。
如图17G所示，与图10相似，形成第二金属层80。
如图17H所示，与图11所示，通过热操作形成硅化物层90。形成于隔离绝缘层50的表面上的第二金属层80通过包含湿和/或干蚀刻的适当的蚀刻操作去除。
将要理解的是，本文不一定论述了所有的优势，所有实施例或示例不要求特定优势，并且其他实施例或示例可提供不同的优势。
根据本发明的一方面，在一种用于制造包含FinFET的半导体器件的方法中，第一鳍结构和第二鳍结构形成于衬底的上方。第一和第二鳍结构沿第一方向延伸并自隔离绝缘层突出。栅极结构形成于部分第一和第二鳍结构的上方。栅极结构沿与第一方向垂直的第二方向延伸。侧壁间隔件在未被栅极结构覆盖的各个第一和第二鳍结构的两个主侧面上形成。第一金属层在侧壁间隔件上形成，以填充第一和第二鳍结构之间的间隔。在形成第一金属层后，侧壁间隔件被去除。在去除侧壁间隔件后，与鳍结构接触的非晶层形成。通过部分再结晶鳍结构上的非晶层形成再结晶层。剩余的未再结晶的非晶层被去除。在去除剩余的非晶层后，第二金属层形成。硅化物层通过再结晶层和第一金属层及第二金属层之间的硅化反应形成。
根据本发明的另一方面，在一种用于制造包含FinFET的半导体器件的方法中，第一鳍结构和第二鳍结构形成于衬底的上方。第一和第二鳍结构沿第一方向延伸并自隔离绝缘层突出。栅极结构形成于部分第一和第二鳍结构的上方。栅极结构沿与第一方向垂直的第二方向延伸。侧壁间隔件在未被栅极结构覆盖的各个第一和第二鳍结构的两个主侧面上形成。第一金属层在侧壁间隔件上形成，且第二金属层在第一金属层上形成，以填充第一和第二鳍结构之间的间隔。在形成第一和第二金属层后，侧壁间隔件被去除。在去除侧壁间隔件后，与鳍结构接触的非晶层形成。通过部分再结晶鳍结构上的非晶层形成再结晶层。剩余的未再结晶的非晶层被去除。在去除剩余的非晶层后，第三金属层形成。硅化物层由再结晶层和第一金属层及第三金属层之间的硅化反应形成。
根据本发明的又一方面，一种半导体器件包含置于衬底上方的鳍结构、栅极结构及源极。鳍结构包含暴露于隔离绝缘层的上层。栅极结构置于鳍结构的上层的一部分上方。源极包含未被栅极结构覆盖的鳍结构的上层。源极的鳍结构的上层由晶体半导体层覆盖。晶体半导体层由Si和第一金属元素形成的硅化物层覆盖。硅化物层由第一金属层覆盖。由第一金属元素制成的第二金属层置于第一金属层和隔离绝缘层之间。
根据本发明的一些实施例，提供了一种用于制造包含FinFET的半导体器件的方法，所述方法包括：在衬底的上方形成第一鳍结构和第二鳍结构，所述第一鳍结构和第二鳍结构沿第一方向延伸并从隔离绝缘层突出；在所述第一鳍结构和第二鳍结构的部分的上方形成栅极结构，所述栅极结构沿与所述第一方向垂直的第二方向延伸；在未被所述栅极结构覆盖的各个所述第一鳍结构和第二鳍结构的两个主侧面上形成侧壁间隔件；在所述侧壁间隔件上形成第一金属层，以填充所述第一鳍结构和第二鳍结构之间的间隔；在形成所述第一金属层后，去除所述侧壁间隔件；在去除所述侧壁间隔件后，形成与所述鳍结构接触的非晶层；通过部分再结晶所述鳍结构上的所述非晶层形成再结晶层；去除未再结晶的剩余的非晶层；在去除所述剩余的非晶层后，形成第二金属层，以及通过所述再结晶层和所述第一金属层及所述第二金属层之间的硅化反应形成硅化物层。
在上述方法中，所述第一金属层包含W、Co、Ti和Ni中的一种或多种。
在上述方法中，所述第二金属层包含W、Co、Ti和Ni中的一种或多种。
在上述方法中，所述第二金属层由与所述第一金属层相同的材料制成。
在上述方法中，未被所述栅极结构覆盖的所述鳍结构的上层的整个顶面和侧面被所述再结晶层覆盖。
在上述方法中，所述非晶层包含非晶硅。
在上述方法中，所述非晶硅掺杂的杂质的量为2×1020cm-3至1×1021cm-3。
在上述方法中，在去除所述剩余的非晶层中，通过湿蚀刻去除所述剩余的非晶层。
在上述方法中，在500℃到650℃的温度下实施形成所述再结晶层。
根据本发明的另一些实施例，还提供了一种用于制造包含FinFET的半导体器件的方法，所述方法包括：在衬底的上方形成第一鳍结构和第二鳍结构，所述第一鳍结构和第二鳍结构沿第一方向延伸并从隔离绝缘层突出；在所述第一鳍结构和第二鳍结构的部分的上方形成栅极结构，所述栅极结构沿与所述第一方向垂直的第二方向延伸；在未被所述栅极结构覆盖的各个所述第一鳍结构和第二鳍结构的两个主侧面上形成侧壁间隔件；在所述侧壁间隔件上形成第一金属层并在所述第一金属层上形成第二金属层，以填充所述第一鳍结构和第二鳍结构之间的间隔；在形成所述第一金属层和第二金属层后，去除所述侧壁间隔件；在去除所述侧壁间隔件后，形成与所述鳍结构接触的非晶层；通过部分再结晶所述鳍结构上的所述非晶层形成再结晶层；去除未再结晶的剩余的非晶层；在去除所述剩余的非晶层后，形成第三金属层，以及通过所述再结晶层和所述第一金属层及所述第三金属层之间的硅化反应形成硅化物层。
在上述方法中，所述第一金属层包含具有比所述第二金属层的金属材料的更低的硅化物形成温度的金属材料。
在上述方法中，所述第一金属层包含Ni、Ti及Ta中的至少一种，且所述第二金属层包含W。
在上述方法中，所述第三金属层由与所述第一金属层相同的材料制成。
在上述方法中，所述第三金属层由与所述第二金属层相同的材料制成。
在上述方法中，进一步包括在形成所述第三金属层之后及在形成所述硅化物层之前，在所述第三金属层上形成第四金属层。
在上述方法中，所述第一金属层包含具有比所述第二金属层的金属材料的更低的硅化物形成温度的金属材料。
在上述方法中，所述第一金属层和所述第三金属层由相同的金属材料制成，以及所述第二金属层和所述第四金属层由相同的金属材料制成。
在上述方法中，所述第一金属层和所述第三金属层由Ni、Ti及Ta中的至少一种制成，以及所述第二金属层和所述第四金属层由W制成。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：鳍结构，设置在衬底上方，所述鳍结构包含从隔离绝缘层暴露的上层；栅极结构，设置在所述鳍结构的上层的一部分上方；以及源极，包含未被所述栅极结构覆盖的所述鳍结构的上层，其中：所述源极的鳍结构的所述上层由晶体半导体层覆盖，所述晶体半导体层由通过Si和第一金属元素形成的硅化物层覆盖，所述硅化物层由第一金属层覆盖，以及由所述第一金属元素制成的第二金属层设置在所述第一金属层和所述隔离绝缘层之间。
在上述半导体器件中，所述硅化物层包含由Si和所述第一金属元素形成的第一硅化物层以及由Si和第二金属元素形成的第二硅化物层。
前述内容概述了多个实施例的特征，从而使得本领域的技术人员能较好地理解本发明的方面。本领域的技术人员应理解，其可以轻松地将本发明作为基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应当意识到，这种等效结构不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，他们可以作出多种修改、替换和改变。

Claims (20)

1.一种用于制造包含FinFET的半导体器件的方法，所述方法包括：
在衬底的上方形成第一鳍结构和第二鳍结构，所述第一鳍结构和第二鳍结构沿第一方向延伸并从隔离绝缘层突出；
在所述第一鳍结构和第二鳍结构的部分的上方形成栅极结构，所述栅极结构沿与所述第一方向垂直的第二方向延伸；
在未被所述栅极结构覆盖的各个所述第一鳍结构和第二鳍结构的两个主侧面上形成侧壁间隔件；
在所述侧壁间隔件上形成第一金属层，以填充所述第一鳍结构和第二鳍结构之间的间隔；
在形成所述第一金属层后，去除所述侧壁间隔件；
在去除所述侧壁间隔件后，形成与所述鳍结构接触的非晶层；
通过部分再结晶所述鳍结构上的所述非晶层形成再结晶层；
去除未再结晶的剩余的非晶层；
在去除所述剩余的非晶层后，形成第二金属层，以及
通过所述再结晶层和所述第一金属层及所述第二金属层之间的硅化反应形成硅化物层。
2.根据权利要求1所述的方法，其中，所述第一金属层包含W、Co、Ti和Ni中的一种或多种。
3.根据权利要求2所述的方法，其中，所述第二金属层包含W、Co、Ti和Ni中的一种或多种。
4.根据权利要求2所述的方法，其中，所述第二金属层由与所述第一金属层相同的材料制成。
5.根据权利要求2所述的方法，其中，未被所述栅极结构覆盖的所述鳍结构的上层的整个顶面和侧面被所述再结晶层覆盖。
6.根据权利要求1所述的方法，其中，所述非晶层包含非晶硅。
7.根据权利要求6所述的方法，其中，所述非晶硅掺杂的杂质的量为2×1020cm-3至1×1021cm-3。
8.根据权利要求1所述的方法，其中，在去除所述剩余的非晶层中，通过湿蚀刻去除所述剩余的非晶层。
9.根据权利要求1所述的方法，其中，在500℃到650℃的温度下实施形成所述再结晶层。
10.一种用于制造包含FinFET的半导体器件的方法，所述方法包括：
在衬底的上方形成第一鳍结构和第二鳍结构，所述第一鳍结构和第二鳍结构沿第一方向延伸并从隔离绝缘层突出；
在所述第一鳍结构和第二鳍结构的部分的上方形成栅极结构，所述栅极结构沿与所述第一方向垂直的第二方向延伸；
在未被所述栅极结构覆盖的各个所述第一鳍结构和第二鳍结构的两个主侧面上形成侧壁间隔件；
在所述侧壁间隔件上形成第一金属层并在所述第一金属层上形成第二金属层，以填充所述第一鳍结构和第二鳍结构之间的间隔；
在形成所述第一金属层和第二金属层后，去除所述侧壁间隔件；
在去除所述侧壁间隔件后，形成与所述鳍结构接触的非晶层；
通过部分再结晶所述鳍结构上的所述非晶层形成再结晶层；
去除未再结晶的剩余的非晶层；
在去除所述剩余的非晶层后，形成第三金属层，以及
通过所述再结晶层和所述第一金属层及所述第三金属层之间的硅化反应形成硅化物层。
11.根据权利要求10所述的方法，其中，所述第一金属层包含具有比所述第二金属层的金属材料的更低的硅化物形成温度的金属材料。
12.根据权利要求10所述的方法，其中，所述第一金属层包含Ni、Ti及Ta中的至少一种，且所述第二金属层包含W。
13.根据权利要求10所述的方法，其中，所述第三金属层由与所述第一金属层相同的材料制成。
14.根据权利要求10所述的方法，其中，所述第三金属层由与所述第二金属层相同的材料制成。
15.根据权利要求10所述的方法，进一步包括在形成所述第三金属层之后及在形成所述硅化物层之前，在所述第三金属层上形成第四金属层。
16.根据权利要求15所述的方法，其中，所述第一金属层包含具有比所述第二金属层的金属材料的更低的硅化物形成温度的金属材料。
17.根据权利要求16所述的方法，其中：
所述第一金属层和所述第三金属层由相同的金属材料制成，以及
所述第二金属层和所述第四金属层由相同的金属材料制成。
18.根据权利要求17所述的方法，其中：
所述第一金属层和所述第三金属层由Ni、Ti及Ta中的至少一种制成，以及
所述第二金属层和所述第四金属层由W制成。
19.一种半导体器件，包括：
鳍结构，设置在衬底上方，所述鳍结构包含从隔离绝缘层暴露的上层；
栅极结构，设置在所述鳍结构的上层的一部分上方；以及
源极，包含未被所述栅极结构覆盖的所述鳍结构的上层，其中：
所述源极的鳍结构的所述上层由晶体半导体层覆盖，
所述晶体半导体层的相对侧壁由通过Si和第一金属元素形成的硅化物层完全覆盖，
所述硅化物层由第一金属层覆盖，以及
由所述第一金属元素制成的第二金属层设置在所述第一金属层和所述隔离绝缘层之间；其中，所述第一金属层的电阻率比所述第二金属层的电阻率低。
20.根据权利要求19所述的半导体器件，其中：
所述硅化物层包含由Si和所述第一金属元素形成的第一硅化物层以及由Si和第二金属元素形成的第二硅化物层。
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