TW201640681A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置，包含：鰭片結構，設置在基板的上方；閘極結構，設置在鰭片結構之部分的上方；源極/汲極結構，包括未被閘極結構覆蓋之鰭片結構的部分；層間介電層，形成於鰭片結構、閘極結構及源極/汲極結構的上方；接觸孔，形成於層間介電層中；及接觸材料，設置在接觸孔中。鰭片結構在第一方向上延伸且包括上部層，其中上部層的一部分自隔離絕緣層被暴露出。閘極結構在垂直於第一方向的第二方向上延伸。接觸材料包括磷化矽層及金屬層。

Description

半導體裝置及其製造方法
本發明係關於一種半導體積體電路，特別是有關於一種具有金屬閘極結構的半導體裝置及其製程。
隨著半導體工業在追求高裝置密度、高效能及低成本下已發展到奈米技術製程節點，來自製造與設計問題兩者的挑戰已造成三維設計的發展，如鰭式場效電晶體(fin field effect transistor；Fin FET)及具有高k(介電常數)材料的金屬閘極結構之使用。通常藉由使用閘極替換技術製造金屬閘極結構，且藉由使用磊晶生長方法在凹陷鰭片中形成源極與汲極。另外，為了更高的電子遷移率，亦將鍺(Ge)或Ge化合物作為基底材料，而非使用矽。
根據本發明之一個態樣，在製造包括Fin FET之半導體裝置的方法中，在基板的上方形成鰭片結構。鰭片結構在第一方向上延伸且包括上部層。自隔離絕緣層暴露出上部層的部分。在鰭片結構中形成源極/汲極結構。在鰭片 結構之部分的上方形成閘極結構。閘極結構在垂直於第一方向的第二方向上延伸。在鰭片結構、源極/汲極結構及閘極結構的上方形成層間介電層。在層間介電層中形成接觸孔，以暴露出源極/汲極結構。在接觸孔中形成蓋層。在蓋層上方形成接觸金屬層。
根據本發明之另一態樣，在製造包括Fin FET的半導體裝置之方法中，在基板的上方形成鰭片結構。鰭片結構在第一方向上延伸且包括上部層。自隔離絕緣層暴露出上部層的部分。在鰭片結構之部分的上方形成閘極結構。閘極結構在垂直於第一方向的第二方向上延伸。在閘極結構及未被閘極結構覆蓋的鰭片結構上方形成非晶層。在鰭片結構及閘極結構的上方形成層間介電層。在層間介電層中形成接觸孔，以暴露出鰭片結構的部分。在所暴露出的鰭片結構中形成源極/汲極結構。在源極/汲極結構上方的接觸孔中形成蓋層。在蓋層的上方形成接觸金屬層。
根據本發明之另一態樣，半導體裝置包括：鰭片結構，設置在基板的上方；閘極結構，設置在鰭片結構之部分的上方；源極/汲極結構，包括未被閘極結構覆蓋之鰭片結構的部分；層間介電層，形成於鰭片結構、閘極結構及源極/汲極結構的上方；接觸孔，形成於層間介電層中；及接觸材料，設置在接觸孔中。鰭片結構在第一方向上延伸且包括上部層，其中上部層的一部分自隔離絕緣層被暴露出。閘極結構在垂直於第一方向的第二方向上延伸。接觸材料包括磷化矽層及金屬層。
10‧‧‧基板
20‧‧‧鰭片結構
50‧‧‧隔離絕緣層
100‧‧‧閘電極
100D‧‧‧虛擬閘電極
120‧‧‧源極
125‧‧‧源極觸點
130‧‧‧汲極
135‧‧‧汲極觸點
200‧‧‧硬遮罩
200D‧‧‧硬遮罩
210‧‧‧虛擬閘極層
210D‧‧‧虛擬閘極層
220‧‧‧氧化矽層
220D‧‧‧氧化矽層
225‧‧‧氮化矽層
225D‧‧‧氮化矽層
230‧‧‧凹部
240‧‧‧源極/汲極磊晶層
250‧‧‧第一介電層
260‧‧‧第二介電層
270‧‧‧金屬閘極層
270D‧‧‧金屬閘極層
280‧‧‧第一絕緣層
290‧‧‧第二絕緣層
300‧‧‧接觸孔
310‧‧‧蓋層
320‧‧‧接觸金屬層、金屬接觸層、金屬層
325‧‧‧矽化物層
410‧‧‧高k介電層、介電層
510‧‧‧源極/汲極磊晶層
510’‧‧‧源極/汲極磊晶層
520‧‧‧蓋層
525‧‧‧矽化物層
610‧‧‧高k介電層
620‧‧‧介電層
S101‧‧‧步驟
S102‧‧‧步驟
S103‧‧‧步驟
S104‧‧‧步驟
S105‧‧‧步驟
S106‧‧‧步驟
S107‧‧‧步驟
S108‧‧‧步驟
S109‧‧‧步驟
S111‧‧‧步驟
S201‧‧‧步驟
S202‧‧‧步驟
S203‧‧‧步驟
S204‧‧‧步驟
S205‧‧‧步驟
S206‧‧‧步驟
S207‧‧‧步驟
S208‧‧‧步驟
S211‧‧‧步驟
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本發明。應注意，根據工業中的標準實務，各特徵並非按比例繪製且僅用於繪示出目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖係根據本發明之一個實施方式的鍺鰭式場效電晶體(Ge Fin FET)裝置之示例性平面圖。
第2圖係根據本發明之第一實施方式製造Ge Fin FET裝置的示例性流程圖。
第3A圖至第11B圖繪示出根據本發明之第一實施方式製造Ge Fin FET裝置的各階段之示例性視圖。
第12圖係根據本發明之修改後第一實施方式製造Ge Fin FET裝置的示例性流程圖。
第13A圖至第14B圖繪示出根據本發明之修改後第一實施方式製造Ge Fin FET裝置的各階段之示例性視圖。
第15圖係根據本發明之第二實施方式製造Ge Fin FET裝置的示例性流程圖。
第16A圖至第22B圖繪示出根據本發明之第二實施方式製造Ge Fin FET裝置的各階段之示例性視圖。
第23圖係根據本發明之修改後第二實施方式製造Ge Fin FET裝置的示例性流程圖。
第24A圖至第25B圖繪示出根據本發明之修改後第二實施方式製造Ge Fin FET裝置的各階段之示例性視圖。
應理解，以下揭示內容提供許多不同實施方式或實例，以便實施本發明之不同特徵。下文描述組件及排列之特定實施方式或實例以簡化本發明。當然，此等實例僅為示例性且並不欲為限制性。舉例而言，元件之尺寸並不受限於所揭示之範圍或值，但可取決於製程條件及/或裝置之所欲特性。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施方式，且亦可包括可在第一特徵與第二特徵之間插入形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施方式。為了簡明性及清晰性，可以不同尺度任意繪製各特徵。
另外，為了便於描述，本文可使用空間相對性術語(如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所繪示出一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。另外，術語「由……製成」可意謂「包含」或「由……組成」任一者。
第1圖係根據本發明之一個實施方式的Ge Fin FET裝置之示例性平面圖。在一個實施方式中，Ge Fin FET為N型FET。
在本發明之一個實施方式中，如第1圖所示，在基板10上方設置多個鰭片結構20及在鰭片結構20上方設置多個閘電極100。在一些實施方式中，亦在基板10上方的閘電極100之兩側處設置一或更多個虛擬閘電極100D。類似地，可在鰭片結構20之兩側處設置一或更多個虛擬鰭片結構。儘管在第1圖中並未在鰭片結構之任何部分上方設置虛擬閘電極100D，但在一些實施方式中可在鰭片結構20的部分上方設置虛擬閘電極100D。如第1圖所示，四個鰭片結構20在X方向上延伸及三個閘電極100及兩個虛擬閘電極100D在Y方向上延伸。然而，鰭片結構及/或閘電極之數目並不受限。
如第1圖所示，Fin FET裝置亦包括源極120與汲極130。如下文所闡述，由於源極/汲極材料之磊晶生長，平面視圖中的源極與汲極之寬度較鰭片結構之寬度寬。Fin FET裝置進一步包括源極觸點125與汲極觸點135。
第2圖係根據本發明之第一實施方式製造Ge Fin FET裝置的示例性流程圖。流程圖僅繪示出Ge Fin FET裝置的整個製程的相關部分。應理解，可在第2圖所示製程之前、期間及之後提供額外操作，且對於方法之額外實施方式可替換或剔除下文所描述之操作中的一些。操作/製程之次序可為可互換的。
以下實施方式主要描述Ge Fin FET裝置作為半導體裝置及其製造方法之一個實例，且本文所描述之技術亦可應用於水平多閘極電晶體、堆疊奈米線電晶體及/或三閘極電晶體。
第3A圖及第3B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第3A圖對應於沿第1圖之線X-X’之橫截面視圖及第3B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
在第2圖之S101中，在基板10上方形成虛擬閘極結構。在基板上方製造鰭片結構20，及鰭片結構20自隔離絕緣層50突起。將自隔離絕緣層50突起的鰭片結構20的部分作為通道層。
為了根據一個實施方式製造鰭片結構，在基板上方形成遮罩層。藉由例如熱氧化製程及/或化學氣相沉積(chemical vapor deposition；CVD)製程形成遮罩層。基板10為例如p型矽或鍺基板，其中雜質濃度處於約1×1015cm-3至約1×1016cm-3範圍內。在其他實施方式中，基板為n型矽或鍺基板，其中雜質濃度處於約1×1015cm-3至約1×1016cm-3範圍內。在一些實施方式中，遮罩層包括例如襯墊氧化物(例如，氧化矽)層及氮化矽遮罩層。基板10亦可為SixGe1-x基板，其中x=0.1至0.9(以下稱為SiGe)。鍺基板可包括於另一基板(如矽基板)上方形成之鍺層或SiGe層。另外，鍺基板可包括形成在設置於另一基板上方之氧化物層(例如，SiGe氧化物)上方的鍺層或SiGe層。 基板可包括已適當摻有雜質(例如，p型或n型導體)的各區域。
可藉由使用熱氧化或CVD製程形成襯墊氧化物層。可藉由物理氣相沉積(physical vapor deposition，PVD)(如濺射方法)、CVD、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition，APCVD)、低壓CVD(low-pressure CVD，LPCVD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、原子層沉積(atomic layer deposition，ALD)及/或其他製程來形成氮化矽遮罩層。
在一些實施方式中，襯墊氧化物層之厚度處於約2nm至約15nm範圍內及氮化矽遮罩層之厚度處於約2nm至約50nm範圍內。在遮罩層上方進一步形成遮罩圖案。遮罩圖案為例如藉由微影操作所形成之抗蝕圖案。
藉由使用遮罩圖案作為蝕刻遮罩，形成襯墊氧化物層及氮化矽遮罩層之硬遮罩圖案。在一些實施方式中，硬遮罩圖案之寬度處於約5nm至約40nm範圍內。在某些實施方式中，硬遮罩圖案之寬度處於約7nm至約12nm範圍內。
藉由使用硬遮罩圖案作為蝕刻遮罩，藉由使用乾式蝕刻方法及/或濕式蝕刻方法的溝槽蝕刻將基板圖案化成鰭片結構20。鰭片結構20之高度處於約20nm至約300 nm範圍內。在某些實施方式中，高度處於約30nm至約60nm範圍內。當鰭片結構之高度並不均勻時，可自對應於鰭片結構之平均高度的平面量測自基板的高度。鰭片結構20之寬度處於約4nm至約15nm範圍內。
當設置多個鰭片結構時，在一些實施方式中，鰭片結構之間的間隔處於約5nm至約80nm範圍內，及在其他實施方式中，間隔可處於約7nm至約15nm範圍內。然而，所屬領域中具有通常知識者將了解，整個描述所敍述之尺寸及值僅為示例性，且可變動以適應積體電路之不同尺度。
在形成鰭片結構20後，在鰭片結構20上方形成隔離絕緣層50。隔離絕緣層50包括藉由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成之一或更多層絕緣材料(如氧化矽、氮氧化矽或氮化矽)。在可流動CVD中，可沉積可流動介電材料，而非氧化矽。可流動介電材料顧名思義可在沉積期間「流動」以填充具有高深寬比的縫隙或間隔。通常，將各種化學品添加至含矽前驅物以允許沉積薄膜流動。在一些實施方式中，添加氫化氮黏著劑。可流動介電質前驅物之實例，尤其是可流動氧化矽前驅物，包括矽酸鹽、矽氧烷、甲基矽倍半氧烷(methyl silsesquioxane，MSQ)、三氧化矽烷(hydrogen silsesquioxane，HSQ)、MSQ/HSQ、全氫矽氮烷(perhydrosilazane，TCPS)、全氫聚矽氮烷(perhydro-polysilazane，PSZ)、正矽酸四乙酯(tetraethyl orthosilicate，TEOS)或矽烷基胺(如三矽 烷基胺(trisilylamine，TSA))。在多個操作製程中形成此等可流動氧化矽材料。在沉積可流動薄膜後，固化及隨後退火可流動薄膜以移除非所欲元素來形成氧化矽。當移除非所欲元素時，可流動薄膜緻密及收縮。在一些實施方式中，實施多個退火製程。不止一次地固化及退火可流動薄膜。可流動薄膜可摻有硼及/或磷。在一些實施方式中，可藉由一或更多層SOG、SiO、SiON、SiOCN及/或摻氟化物的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)形成隔離絕緣層50。
在鰭片結構20上方形成隔離絕緣層50後，執行平坦化操作以便移除部分的隔離絕緣層50及遮罩層(襯墊氧化物層及氮化矽遮罩層)。平坦化操作可包括化學機械研磨(chemical mechanical polishing，CMP)及/或回蝕製程。隨後，進一步移除隔離絕緣層50，以暴露出鰭片結構20之通道層(上部層)。通道層(上部層)之高度處於約20nm至約60nm範圍內。
在某些實施方式中，可使用例如藉由將基板浸泡在氫氟酸(HF)中的濕式蝕刻製程執行部分移除隔離絕緣層50。在另一實施方式中，可使用乾式蝕刻製程執行部分移除隔離絕緣層50。舉例而言，可使用以CHF3或BF3作為蝕刻氣體的乾式蝕刻製程。
在形成隔離絕緣層50後，可執行熱製程(例如，退火製程)以改良隔離絕緣層50之品質。在某些實施方式中，藉由使用快速熱退火(rapid thermal annealing， RTA)，在惰性氣體環境(如N2、Ar或He環境)中於約900℃至約1050℃範圍內之溫度下經歷約1.5秒至約10秒來執行熱製程。
在隔離絕緣層50及暴露鰭片結構上方形成介電層及聚矽層，及隨後執行圖案化操作以便獲得包括由聚矽製成之虛擬閘極層210、210D及虛擬閘極介電層(未繪示出)的虛擬閘極結構。在一些實施方式中，藉由使用包括氧化矽層上方形成之氮化矽層的硬遮罩200、200D執行聚矽層之圖案化。在其他實施方式中，硬遮罩可包括氮化矽層上方形成之氧化矽層。虛擬閘極介電層可為藉由CVD、PVD、ALD、電子束蒸發或其他適宜製程形成之氧化矽。在一些實施方式中，閘極介電層可包括一或更多層氧化矽、氮化矽、氮氧化矽或高k介電質。在一些實施方式中，閘極介電層之厚度處於約2nm至約20nm範圍內，且在其他實施方式中，處於約2nm至約10nm範圍內。
在一些實施方式中，虛擬閘極層210、210D可包含單層或多層結構。虛擬閘極層210、201D可在均勻或非均勻摻雜下摻有聚矽。可使用如ALD、CVD、PVD或上述之組合之適宜製程形成虛擬閘極層210、210D。在本實施方式中，虛擬閘極層210、210D之寬度處於約30nm至約60nm範圍內。在一些實施方式中，閘電極層之厚度處於約50nm至約400nm範圍內，且可處於約100nm至200nm範圍內。
另外，在虛擬閘極結構上方形成絕緣間隙壁(側壁間隙壁)層。在一些實施方式中，絕緣間隙壁可包括氧化矽層220、220D及氮化矽層225、225D。如第3A圖所示，對應於閘電極100的三個虛擬閘電極層210設置在鰭片結構20(及隔離絕緣層50)上方，而對應於虛擬閘電極100D的兩個虛擬閘極層210D並未設置在鰭片結構上方。如第3B圖所示，未被覆蓋虛擬閘極層的鰭片結構的部分變成源極與汲極區域。
在第2圖之S102中，在未被虛擬閘極層覆蓋的鰭片結構的部分中形成凹部230。第4A圖及第4B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第4A圖對應於沿第1圖之線X-X’之橫截面視圖及第4B圖對應於沿第1圖之線Y-Y’之橫截面視圖。在一些實施方式中，凹部230之深度處於約20nm至約60nm範圍內。
在一些實施方式中，藉由在3至20毫托(mTorr)之壓力下使用包括CH4、CF4、CH2F2、CHF3、O2、HBr、Cl2、NF3、N2及/或He之氣體的電漿蝕刻執行鰭片結構20之凹部蝕刻。凹部蝕刻為各向異性蝕刻(anisotropic etching)。
在第2圖之S103中，如第5A圖及第5B圖所示，在未被虛擬閘極層覆蓋的鰭片結構的部分中形成源極/汲極(source/drain；S/D)磊晶層240。第5A圖及第5B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第5A圖對應於沿第1圖之線X-X’之橫截面視圖及第5B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
在一些實施方式中，S/D磊晶層240包括GeP(磷化鍺)。P濃度可處於約1×1020至約2×1020cm-3範圍內。當基板之主表面為(100)表面時，S/D磊晶層垂直及橫向生長，且如第5B圖所示，橫截面形成「菱形」形狀。藉由使用含Ge氣體(如GeH4、Ge2H6、GeCl2H2)及含磷氣體(如PH3)在約600至800℃之溫度及約80至150托之壓力下執行GeP磊晶生長。在此磊晶生長下，在鰭片結構之凹部230中及上方選擇性形成GeP層。
在第2圖之S104中，在第5A圖及第5B圖之所得結構上方形成第一層間介電層，並執行平坦化操作。在第6A圖及第6B圖中繪示出平坦化操作後的所得結構。第6A圖及第6B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第6A圖對應於沿第1圖之線X-X’之橫截面視圖及第6B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
在一些實施方式中，第一層間介電層可包括第一介電層250及第二介電層260。第一介電層250可由氮化矽製成且作為接觸蝕刻終止層。第二介電層260可包括藉由CVD形成之一或多層之氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、摻氟化物的矽酸鹽玻璃(FSG)或低K介電材料。在其他實施方式中，第一層間介電層可為單層。
執行平坦化操作以移除第一層間介電層的部分。平坦化操作包括化學機械研磨(CMP)及/或回蝕製程。藉由此平坦化操作，亦移除硬遮罩200、200D。
在第2圖之S105中，如第7A圖及第7B圖所示，形成金屬閘極結構。第7A圖及第7B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第7A圖對應於沿第1圖之線X-X’之橫截面視圖及第7B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
藉由適宜蝕刻製程分別移除虛擬閘極層210、210D及虛擬介電層以形成開口。如第7A圖及第7B圖所示，在開口中形成包括閘極介電層(未繪示出)及金屬閘極層270、270D的金屬閘極結構。
在設置於鰭片結構20之通道層上方的中間層(未繪示出)之上方形成閘極介電層。在一些實施方式中，中間層可包括具有0.2nm至1.5nm之厚度的氧化矽或氧化鍺。可藉由氧化鍺通道層形成氧化鍺中間層。在其他實施方式中，中間層之厚度處於約0.5nm至約1.0nm範圍內。
閘極介電層包括一或更多層介電材料，如氧化矽、氮化矽、高k介電材料、其他適宜介電材料及/或上述之組合。舉例而言，高k介電材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適宜高k介電材料及/或上述之組合。藉由例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度CVD (HDPCVD)或其他適宜方法及/或上述之組合形成閘極介電層。在一些實施方式中，閘極介電層之厚度處於約1nm至約10nm範圍內，及在其他實施方式中，可處於約2nm至約7nm範圍內。在一些實施方式中，閘極介電層30可包括由二氧化矽製成的介面層。
在閘極介電層上方形成金屬閘電極270、270D。金屬閘電極270、270D包括任何適宜金屬材料，如鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適宜材料及/或上述之組合。
在本發明之某些實施方式中，可在閘極介電層與金屬閘電極270、270D之間插入一或更多個功函數調整層(未繪示出)。功函數調整層由導電材料製成，如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之單層或此等材料中的兩者或更多者之多層。對於n通道Fin FET，將TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一或更多者作為功函數調整層，及對於p通道Fin FET，將TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一或更多者作為功函數調整層。
在沉積金屬閘極結構的適宜材料後，執行如CMP之平坦化操作，從而獲得第7A圖及第7B圖所示之結構。
在第2圖之S106中，如第8A圖及第8B圖所示，在第7A圖及第7B圖所示之所得結構上方形成第二層間介 電層，及形成接觸孔300。第8A圖及第8B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第8A圖對應於沿第1圖之線X-X’之橫截面視圖及第8B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
在一些實施方式中，第二層間介電層可包括第一絕緣層280及第二絕緣層290。第一絕緣層280可由氮化矽製成且作為接觸蝕刻終止層。第二絕緣層290可包括藉由CVD形成之氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、摻氟化物的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)或低K介電材料。在其他實施方式中，第二層間介電層可為單層。
藉由使用包括微影的圖案化操作，在第二層間介電層280及第一層間介電層290中形成接觸孔300，以暴露出源極與汲極區域。
在第2圖之S107中，如第9A圖及第9B圖所示，在接觸孔中形成蓋層310。第9A圖及第9B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第9A圖對應於沿第1圖之線X-X’之橫截面視圖及第9B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
蓋層310可包括SiP(磷化矽)。蓋層中的P濃度可處於約1×1021至約3×1021cm-3範圍內。藉由使用含Si氣體(如SiH4、Si2H6、SiCl2H2)及含磷氣體(如PH3) 在約300至600℃之溫度及約20至60托(Torr)之壓力下執行SiP之形成。藉由此沉積，不僅在鰭片結構之源極/汲極區域上，而且在層間介電層及接觸孔300之側壁上皆形成SiP。SiP層310之厚度在源極/汲極區域上處於約8nm至約10nm範圍內及在層間介電層及接觸孔300之側壁上處於約4nm至約6nm範圍內。SiP層310可在鰭片結構之源極/汲極區域上方磊晶生長。
在第2圖之S108中，如第10A圖及第10B圖所示，在蓋層310上方形成接觸金屬層320。第10A圖及第10B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第10A圖對應於沿第1圖之線X-X’之橫截面視圖及第10B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
接觸金屬層320可包括如Co、W、Ti、Ta、Cu、Al及/或Ni之任何適宜金屬及/或上述之氮化物之單層或多層。在形成接觸金屬層320後，可在蓋層310與接觸金屬層320之間形成合金層。舉例而言，可執行矽化物形成操作以便在接觸金屬層320與SiP蓋層310之間產生矽化物層325。矽化物形成操作可包括約250℃至850℃之溫度下的退火製程。
源極/汲極區域上的矽化物層325之厚度處於約5nm至約7nm範圍內，且在矽化物形成後保留SiP層的一部分。
在第2圖之S109中，執行平坦化操作以移除金屬層320、矽化物層325及蓋層310的部分，並獲得第11A圖及第11B圖所示之所得結構。第11A圖及第11B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第11A圖對應於沿第1圖之線X-X’之橫截面視圖及第11B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
平坦化操作可包括CMP及/或回蝕製程。移除設置在第二層間介電層上方的金屬層320、矽化物層325及蓋層310的部分。
在平坦化操作後，執行進一步CMOS製程以形成各種特徵，如額外層間介電層、觸點/通孔、互連金屬層及鈍化層等。
第12圖係根據本發明之修改後第一實施方式製造Ge Fin FET裝置的示例性流程圖。在第12圖中，S101-S109實質上與第2圖相同。在修改後第一實施方式中，在SiP蓋層(S107)與金屬接觸層(S108)之間形成薄高k介電層410(S111)。
第13A圖及第13B圖係根據本發明之修改後第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第13A圖對應於沿第1圖之線X-X’之橫截面視圖及第13B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
在第12圖之S107中，類似於第1圖之S107，形成SiP蓋層。然而，在修改後第一實施方式中，SiP層310之厚度在源極/汲極區域上處於約4nm至約6nm範圍內，而在層間介電層及接觸孔300之側壁上處於約1nm至約2nm範圍內。
在第12圖之S111中，在SiP蓋層310上方形成薄高k介電層410。介電層410之厚度處於約0.5nm至約3nm範圍內。當蓋層為矽基時，高k介電層410可包括氮化矽、氧化鋁、氧化鋁/氧化矽、氧化鑭及/或氧化鑭/氧化矽。 當蓋層為鍺基時，高k介電層可包括氮化鍺、氮氧化矽、氧化鍺、氧化鋁、氧化鎂及/或氧化鈦。此等介電材料可為化學計量或非化學計量氧化物組成。
在形成高k介電層410後，執行實質上與第2圖之S108及S109相同的第12圖之操作S108及S109，從而獲得第14A圖及第14B圖所示之結構。第14A圖對應於沿第1圖之線X-X’之橫截面視圖及第14B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
儘管在SiP蓋層310與金屬接觸層320之間設置介電層410，但由於高介電常數及小厚度，帶結構(MIS圖)中的隧道阻障層高度減小且可獲得較低接觸電阻。
第15圖係根據本發明之第二實施方式製造Ge Fin FET裝置的示例性流程圖。流程圖僅繪示出Ge Fin FET裝置的整個製程的相關部分。應理解，可在第15圖所示製程之前、期間及之後提供額外操作，且對於方法之額外實施 方式可替換或剔除下文所描述之操作中的一些。操作/製程之次序可為可互換的。在第二實施方式中可使用與第一實施方式相同或類似的操作、製程及材料。
類似於第一實施方式之S101，在第15圖之S201中形成虛擬閘極結構。所得結構與第3A圖及第3B圖相同。在形成虛擬閘極結構後，在第15圖之S202中形成包括第一介電層250及第二介電層260的第一層間介電層。執行平坦化操作(如CMP)以移除第一層間介電層的部分。在第16A圖及第16B圖中繪示出所得結構。第16A圖對應於沿第1圖之線X-X’之橫截面視圖及第16B圖對應於沿第1圖之線Y-Y’之橫截面視圖。與第一實施方式之第6A圖及第6B圖不同，並未形成凹部及S/D磊晶層。
類似於第一實施方式之S105，在S203中形成金屬閘極結構。藉由適宜蝕刻製程分別移除虛擬閘極層210、210D及虛擬介電層以形成開口。如第17A圖及第17B圖所示，在開口中形成包括閘極介電層(未繪示出)及金屬閘極層270、270D的金屬閘極結構。第17A圖對應於沿第1圖之線X-X’之橫截面視圖及第17B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
類似於第一實施方式之S106，在第15圖之S204中，形成包括第一絕緣層280及第二絕緣層290的第二層間介電層，在第二層間介電層及第一層間介電層中形成接觸孔300，以暴露出源極與汲極區域。在第18A圖及第18B圖中繪示出所得結構。第18A圖對應於沿第1圖之線X-X’ 之橫截面視圖及第18B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
在第15圖之S205中，形成源極/汲極(S/D)磊晶層510、510’。類似於第一實施方式之S102，在暴露於接觸孔300中的鰭片結構的部分中形成凹部。類似於第一實施方式之S102，如第19A圖及第19B圖所示，在鰭片結構上方的凹部中形成S/D磊晶層510。第19A圖對應於沿第1圖之線X-X’之橫截面視圖及第19B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
在一些實施方式中，S/D磊晶層510、510’包括GeP(磷化鍺)。P濃度可處於約2×1020至約6×1020cm-3範圍內，此濃度比第一實施方式之GeP層240之P濃度高。 藉由使用含Ge氣體(如GeH4、Ge2H6、GeCl2H2)及含磷氣體(如PH3)在約300至600℃之溫度及約80至150托之壓力下執行GeP磊晶生長。在此磊晶生長下，如第19A圖及第19B圖所示，不僅在鰭片結構上，而且在隔離絕緣層50、接觸孔300之側壁及第二層間介電層上皆形成GeP層。隔離絕緣層50、接觸孔300之側壁及第二層間介電層上所形成之GeP層510’之厚度處於約1nm至約2nm範圍內。
類似於第一實施方式之S107，在第15圖之S206中，如第20A圖及第20B圖所示，在接觸孔中形成蓋層520。第20A圖及第20B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截 面視圖。第20A圖對應於沿第1圖之線X-X’之橫截面視圖及第20B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
蓋層520可包括SiP(磷化矽)。P濃度可處於約1×1021至約3×1021cm-3範圍內。藉由使用含Si氣體(如SiH4、Si2H6、SiCl2H2)及含磷氣體(如PH3)在約300至600℃之低溫及約20至60托之壓力下執行SiP形成。藉由此沉積，不僅在鰭片結構之源極/汲極區域(GeP層510)上，而且在層間介電層及接觸孔300之側壁上所形成之GeP層510’上皆形成SiP。SiP層520之厚度在源極/汲極區域上處於約8nm至約10nm範圍內及在層間介電層及接觸孔300之側壁上方處於約4nm至約6nm範圍內。SiP層520可在鰭片結構之源極/汲極區域上方磊晶生長。
在第15圖之S207中，類似於第一實施方式之S108，如第21A圖及第21B圖所示，在蓋層520上方形成接觸金屬層320。第21A圖及第21B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第21A圖對應於沿第1圖之線X-X’之橫截面視圖及第21B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
在形成接觸金屬層320後，可在蓋層520與接觸金屬層320之間形成合金層。舉例而言，可執行矽化物形成操作以便在接觸金屬層320與SiP蓋層520之間產生矽化物層525。矽化物形成操作可包括約250℃至850℃之溫度下的退火製程。
源極/汲極區域上的矽化物層525之厚度處於約5nm至約7nm範圍內，且在矽化後保留SiP層的一部分。
在第15圖之S208中，類似於第一實施方式之S109，執行平坦化操作以移除部分的金屬層320、矽化物層525及蓋層520，並獲得第22A圖及第22B圖所示之所得結構。第22A圖及第22B圖係根據本發明之第一實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第22A圖對應於沿第1圖之線X-X’之橫截面視圖及第22B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
平坦化操作可包括CMP及/或回蝕製程。移除設置在第二層間介電層上方之部分的金屬層320、矽化物層525及蓋層520。
在平坦化操作後，執行進一步CMOS製程以形成各種特徵，如額外層間介電層、觸點/通孔、互連金屬層及鈍化層等。
第23圖係根據本發明之修改後第二實施方式製造Ge Fin FET裝置的示例性流程圖。在第23圖中，S201-S208實質上與第12圖相同。在修改後第二實施方式中，在SiP蓋層(S206)與金屬接觸層(S207)之間形成薄高k介電層610(S211)。
第24A圖與第24B圖係根據本發明之修改後第二實施方式的製程之各階段之一者處的Ge Fin FET裝置之示例性橫截面視圖。第24A圖對應於沿第1圖之線X-X’之橫 截面視圖及第24B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
在第23圖之S206中，類似於第15圖之S206，形成SiP蓋層。然而，在修改後第二實施方式中，SiP層520之厚度在源極/汲極區域上處於約4nm至約6nm範圍內，而在層間介電層及接觸孔300之側壁上處於約1nm至約2nm範圍內。
在第23圖之S211中，在SiP蓋層520上方形成薄高k介電層610。介電層610之厚度處於約0.5nm至約3nm範圍內。當蓋層為矽基時，高k介電層610可包括氮化矽、氧化鋁、氧化鋁/氧化矽、氧化鑭及/或氧化鑭/氧化矽。當蓋層為鍺基時，高k介電層可包括氮化鍺、氮氧化矽、氧化鍺、氧化鋁、氧化鎂及/或氧化鈦。此等介電材料可為化學計量或非化學計量組成。
在形成高k介電層610後，執行第15圖之操作S207及S208，從而獲得第25A圖及第25B圖所示之結構。第25A圖對應於沿第1圖之線X-X’之橫截面視圖及第25B圖對應於沿第1圖之線Y-Y’之橫截面視圖。
儘管在SiP蓋層520與金屬接觸層320之間設置介電層620，但由於高介電常數及小厚度，帶結構(MIS圖)中的隧道阻障層高度減小且可獲得較低接觸電阻。
在第一實施方式及第二實施方式中，採用具有金屬閘電極及高k閘極介電質的閘極替換技術。然而，亦可 採用具有多閘極結構的前閘極技術。在前閘極技術中，虛擬閘極層210為閘電極。
大體而言，Ge或Ge基材料之使用具有如價帶附近的較低N型摻雜劑活化能階及費米能階釘紮(Fermi level pinning)之問題，從而引發N型Ge Fin FET的源極/汲極與接觸金屬之間的N型接觸電阻增加。在本發明中，藉由使用形成於源極/汲極GeP層上方的N+ SiP蓋層，可抑制費米能階釘紮。
另外，在接觸孔形成後形成SiP蓋層，可能防止接觸蝕刻製程中漏失蓋層。另外，N型Ge Fin FET的源極/汲極與接觸金屬之間的N型接觸電阻可減小。
應將理解，並非所有優勢皆必須在本文中論述，沒有特定優勢對所有實施方式或實例皆為必需，及其他實施方式或實例可提供不同優勢。
根據本發明之一個態樣，在製造包括Fin FET之半導體裝置的方法中，在基板的上方形成鰭片結構。鰭片結構在第一方向上延伸且包括上部層。自隔離絕緣層暴露出上部層的部分。在鰭片結構中形成源極/汲極結構。在鰭片結構之部分的上方形成閘極結構。閘極結構在垂直於第一方向的第二方向上延伸。在鰭片結構、源極/汲極結構及閘極結構的上方形成層間介電層。在層間介電層中形成接觸孔，以暴露出源極/汲極結構。在接觸孔中形成蓋層。在蓋層上方形成接觸金屬層。
根據本發明之另一態樣，在製造包括Fin FET的半導體裝置之方法中，在基板的上方形成鰭片結構。鰭片結構在第一方向上延伸且包括上部層。自隔離絕緣層暴露出上部層的部分。在鰭片結構之部分的上方形成閘極結構。閘極結構在垂直於第一方向的第二方向上延伸。在閘極結構及未被閘極結構覆蓋的鰭片結構上方形成非晶層。在鰭片結構及閘極結構的上方形成層間介電層。在層間介電層中形成接觸孔，以暴露出鰭片結構的部分。在所暴露出的鰭片結構中形成源極/汲極結構。在源極/汲極結構上方的接觸孔中形成蓋層。在蓋層的上方形成接觸金屬層。
根據本發明之另一態樣，半導體裝置包括：鰭片結構，設置在基板的上方；閘極結構，設置在鰭片結構之部分的上方；源極/汲極結構，包括未被閘極結構覆蓋之鰭片結構的部分；層間介電層，形成於鰭片結構、閘極結構及源極/汲極結構的上方；接觸孔，形成於層間介電層中；及接觸材料，設置在接觸孔中。鰭片結構在第一方向上延伸且包括上部層，其中上部層的一部分自隔離絕緣層被暴露出。閘極結構在垂直於第一方向的第二方向上延伸。接觸材料包括磷化矽層及金屬層。
上文概述若干實施方式或實例之特徵，使得熟習此項技術者可更好地理解本發明之態樣。熟習此項技術者應瞭解，可輕易使用本發明作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施方式或實例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等 效結構並未脫離本發明之精神及範疇，且可在不脫離本發明之精神及範疇的情況下產生本文的各種變化、替代及更改。
20‧‧‧鰭片結構
50‧‧‧隔離絕緣層
240‧‧‧源極/汲極磊晶層
250‧‧‧第一介電層
260‧‧‧第二介電層
270‧‧‧金屬閘極層
270D‧‧‧金屬閘極層
280‧‧‧第一絕緣層
290‧‧‧第二絕緣層
310‧‧‧蓋層
320‧‧‧接觸金屬層
325‧‧‧矽化物層

Claims (20)

  1. 一種製造包括一鰭式場效電晶體(Fin FET)之一半導體裝置的方法，該方法包含：在一基板的上方形成一鰭片結構，該鰭片結構在一第一方向上延伸且包括一上部層，自一隔離絕緣層暴露出該上部層的一部分；在該鰭片結構中形成一源極/汲極結構；在該鰭片結構之一部分的上方形成一閘極結構，該閘極結構在垂直於該第一方向的一第二方向上延伸；在該鰭片結構、該源極/汲極結構及該閘極結構的上方形成一層間介電層；在該層間介電層中形成一接觸孔，以暴露出該源極/汲極結構；在該接觸孔中形成一蓋層；以及在該蓋層的上方形成一接觸金屬層。
  2. 如申請專利範圍第1項之方法，更包含：在該蓋層與該接觸金屬層之間形成一合金層。
  3. 如申請專利範圍第1項之方法，更包含：在形成該蓋層的步驟與形成該接觸金屬層的步驟之間，形成一介電層在該蓋層的上方。
  4. 如申請專利範圍第1項之方法，其中：該鰭片結構由鍺或鍺化合物製成，以及 該蓋層包括一矽化合物。
  5. 如申請專利範圍第4項之方法，其中該矽化合物為磷化矽。
  6. 如申請專利範圍第3項之方法，其中：該鰭片結構由鍺或鍺化合物製成，以及該介電層包括選自由氮化矽、氧化鋁及氧化鑭所組成之群組中的至少一者。
  7. 如申請專利範圍第6項之方法，其中該蓋層包括磷化矽。
  8. 如申請專利範圍第1項之方法，其中該源極/汲極結構包括磷化鍺。
  9. 一種製造包括一鰭式場效電晶體(Fin FET)之一半導體裝置的方法，該方法包含：在一基板的上方形成一鰭片結構，該鰭片結構在一第一方向上延伸且包括一上部層，自一隔離絕緣層暴露出該上部層的一部分；在該鰭片結構之一部分的上方形成一閘極結構，該閘極結構在垂直於該第一方向的一第二方向上延伸；在該鰭片結構及該閘極結構的上方形成一層間介電層； 在該層間介電層中形成一接觸孔，以暴露出該鰭片結構的一部分；在所暴露出之該鰭片結構中形成一源極/汲極結構；在該源極/汲極結構上方的該接觸孔中形成一蓋層；以及在該蓋層的上方形成一接觸金屬層。
  10. 如申請專利範圍第9項之方法，更包含：在該蓋層與該接觸金屬層之間形成一合金層。
  11. 如申請專利範圍第9項之方法，更包含：在形成該蓋層的步驟與形成該接觸金屬層的步驟之間，形成一介電層在該蓋層的上方。
  12. 如申請專利範圍第9項之方法，其中：該鰭片結構由鍺或鍺化合物製成，以及該蓋層包括一矽化合物。
  13. 如申請專利範圍第12項之方法，其中該矽化合物為磷化矽。
  14. 如申請專利範圍第11項之方法，其中：該鰭片結構由鍺或鍺化合物製成，以及該介電層包括選自由氮化矽、氧化鋁及氧化鑭所組成之群組中的至少一者。
  15. 如申請專利範圍第14項之方法，其中該蓋層包括磷化矽。
  16. 如申請專利範圍第9項之方法，其中該源極/汲極結構包括磷化鍺。
  17. 一種半導體裝置，包含：一鰭片結構，設置在一基板的上方，該鰭片結構在一第一方向上延伸且包括一上部層，自一隔離絕緣層暴露出該上部層的一部分；一閘極結構，設置在該鰭片結構之一部分的上方，該閘極結構在垂直於該第一方向的一第二方向上延伸；一源極/汲極結構，包括未被該閘極結構覆蓋之該鰭片結構的一部分；一層間介電層，形成於該鰭片結構、該閘極結構及該源極/汲極結構的上方；一接觸孔，形成於該層間介電層中；以及一接觸材料，設置在該接觸孔中，其中：該接觸材料包括一磷化矽層及一金屬層。
  18. 如申請專利範圍第17項之半導體裝置，更包含：一介電層，設置在該磷化矽層與該金屬層之間。
  19. 如申請專利範圍第17項之半導體裝置，其中該接觸材料更包括一磷化鍺層。
  20. 如申請專利範圍第17項之半導體裝置，其中在該磷化矽層與該金屬層之間形成一矽化物層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI626458B (zh) * 2017-08-22 2018-06-11 台灣積體電路製造股份有限公司 半導體測試裝置、其製造方法及其應用方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103249B2 (en) 2015-09-10 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method for fabricating the same
KR102421730B1 (ko) 2016-04-05 2022-07-18 삼성전자주식회사 레이아웃 방법 및 반도체 소자
CN107275210B (zh) * 2016-04-06 2023-05-02 联华电子股份有限公司 半导体元件及其制作方法
CN107369621B (zh) * 2016-05-13 2020-03-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US10297505B2 (en) * 2017-04-26 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
US10304735B2 (en) * 2017-06-22 2019-05-28 Globalfoundries Inc. Mechanically stable cobalt contacts
US10685880B2 (en) * 2017-08-30 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for reducing contact depth variation in semiconductor fabrication
WO2019132858A1 (en) * 2017-12-26 2019-07-04 Intel Corporation Non-selective epitaxial source/drain deposition to reduce dopant diffusion for germanium nmos transistors
US10861750B2 (en) * 2018-07-02 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10607922B1 (en) 2018-10-24 2020-03-31 International Business Machines Corporation Controlling via critical dimension during fabrication of a semiconductor wafer
CN112103249B (zh) * 2019-06-18 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10964598B2 (en) * 2019-07-18 2021-03-30 Globalfoundries U.S. Inc. Methods of forming source/drain regions of a FinFET device and the resulting structures

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174793B1 (en) * 1999-10-11 2001-01-16 United Microelectronics Corp. Method for enhancing adhesion between copper and silicon nitride
KR100751803B1 (ko) * 2006-08-22 2007-08-23 삼성전자주식회사 반도체 소자의 제조 방법
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7781799B2 (en) * 2007-10-24 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain strained layers
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8685825B2 (en) * 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
CN103377924B (zh) 2012-04-12 2016-01-20 中国科学院微电子研究所 一种半导体结构及其制造方法
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) * 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8921191B2 (en) * 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
US8999779B2 (en) 2013-09-06 2015-04-07 International Business Machines Corporation Locally raised epitaxy for improved contact by local silicon capping during trench silicide processings
KR102175854B1 (ko) * 2013-11-14 2020-11-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US9379209B2 (en) * 2014-11-07 2016-06-28 Globalfoundries Inc. Selectively forming a protective conductive cap on a metal gate electrode

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI626458B (zh) * 2017-08-22 2018-06-11 台灣積體電路製造股份有限公司 半導體測試裝置、其製造方法及其應用方法
US10670641B2 (en) 2017-08-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof
US10732209B2 (en) 2017-08-22 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof
US11513145B2 (en) 2017-08-22 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof

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