TWI626458B - 半導體測試裝置、其製造方法及其應用方法 - Google Patents

半導體測試裝置、其製造方法及其應用方法 Download PDF

Info

Publication number
TWI626458B
TWI626458B TW106135179A TW106135179A TWI626458B TW I626458 B TWI626458 B TW I626458B TW 106135179 A TW106135179 A TW 106135179A TW 106135179 A TW106135179 A TW 106135179A TW I626458 B TWI626458 B TW I626458B
Authority
TW
Taiwan
Prior art keywords
layer
fin structures
pad
contact layer
contact
Prior art date
Application number
TW106135179A
Other languages
English (en)
Other versions
TW201913126A (zh
Inventor
彭成毅
何嘉政
林銘祥
張智勝
迪亞茲 卡羅司
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI626458B publication Critical patent/TWI626458B/zh
Publication of TW201913126A publication Critical patent/TW201913126A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/16—Measuring impedance of element or network through which a current is passing from another source, e.g. cable, power line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Automation & Control Theory (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種用以測量接觸電阻的半導體測試裝置包含：第一鰭片結構，其中第一鰭片結構之上部分係自隔離絕緣層中突出；分別形成在第一鰭片結構之上部分上的磊晶層；分別形成在磊晶層上的第一導電層；設置在第一導電層之第一點上的第一接觸層；設置在第一導電層之第二點上的第二接觸層，其中第二點係不同於第一點；透過第一佈線耦合於第一接觸層的第一襯墊；以及透過第二佈線耦合於第二接觸層的第二襯墊。半導體測試裝置係配置以測量介於第一接觸層及第一鰭片結構之間的接觸電阻，接觸電阻係藉由在第一襯墊及第二襯墊之間施加電流。

Description

半導體測試裝置、其製造方法及其應用 方法
本揭露是關於一種半導體測試裝置及其製造方法，特別是關於一種半導體測試裝置、其製造方法以及利用半導體測試裝置測量接觸電阻的方法。
隨著半導體產業已進步至追求較高元件密度之奈米技術製程節點，降低介於源極/汲極磊晶層及包含矽化物層之導電接觸層間的接觸電阻已成為重要的議題之一。因此，可較精準地測量接觸電阻的半導體測試裝置(結構)係必須的。
本揭露之一態樣係提供一種用以測量接觸電阻的半導體測試裝置。半導體測試裝置係包含：第一鰭片結構，其中第一鰭片結構之上部分係自隔離絕緣層突伸出；分別形成在第一鰭片結構之上部分上的磊晶層；分別形成在磊 晶層上的第一導電層；設置在第一導電層之第一點上的第一接觸層；設置在第一導電層之第二點上的第二接觸層，其中第二點係不同於第一點；透過第一佈線耦合至第一接觸層的第一襯墊；以及透過第二佈線耦合至第二接觸層的第二襯墊。半導體測試裝置係配置以藉由在第一襯墊及第二襯墊之間施加電流，以測量介於第一接觸層及第一鰭片結構之間的接觸電阻。
本揭露之另一態樣提供一種利用半導體測試裝置測量接觸電阻的方法。半導體測試裝置包含：第一鰭片結構，其中第一鰭片結構之上部分係自隔離絕緣層突伸出；分別形成在第一鰭片結構之上部分上的磊晶層；分別形成在磊晶層上的第一導電層；設置在第一導電層之第一點上的第一接觸層；設置在第一導電層之第二點上的第二接觸層，其中第二點係不同於第一點；透過第一佈線耦合至第一接觸層的第一襯墊；以及透過第二佈線耦合至第二接觸層的第二襯墊。在此方法中，施加電流於第一襯墊及第二襯墊之間，以使電流流過第一鰭片結構。測量介於第一襯墊及鰭片結構之第一點的底部之間的電壓。計算介於第一接觸層及第一鰭片結構之間的接觸電阻。
本揭露之再一態樣提供一種半導體測試裝置的製造方法。方法包含形成第一鰭片結構及設置在相鄰於第一鰭片結構的第二鰭片結構。第一鰭片結構及第二鰭片結構之上部分係自隔離絕緣層突伸出，且隔離絕緣層係設置在基材上。形成磊晶層覆蓋第一鰭片結構及第二鰭片結構之上部 分。形成矽化物層在磊晶層上。形成接觸矽化物層的第一接觸層在第一鰭片結構之第一點上。形成接觸矽化物層的第二接觸層在第一鰭片結構之第二點上。形成接觸矽化物層的第三接觸層在第二鰭片結構之第三點上。形成透過第一佈線耦合至第一接觸層的第一襯墊、透過第二佈線耦合至第二接觸層的第二襯墊及透過第三佈線耦合至第三接觸層的第三襯墊。
10‧‧‧基材
20‧‧‧緩衝層
24‧‧‧第一半導體層
25‧‧‧鰭片結構
26‧‧‧第二半導體層
30‧‧‧絕緣層
32‧‧‧第一絕緣層
34‧‧‧第二絕緣層
36‧‧‧第三絕緣層
40‧‧‧第四絕緣層
42‧‧‧第五絕緣層
44‧‧‧第六絕緣層
48‧‧‧開口
50‧‧‧磊晶層
52‧‧‧矽化物層
54‧‧‧黏著層
60‧‧‧主體金屬層
62‧‧‧第七絕緣層
64‧‧‧第八絕緣層
66‧‧‧接觸開口
70‧‧‧接觸金屬層
72‧‧‧第九絕緣層
74‧‧‧第十絕緣層
76‧‧‧開口
80‧‧‧佈線金屬層
101‧‧‧第一襯墊
102‧‧‧第二襯墊
103‧‧‧第三襯墊
110‧‧‧基材
111‧‧‧第一佈線
112‧‧‧第二佈線
113‧‧‧第三佈線
116‧‧‧鰭片襯層
120‧‧‧鰭片結構
121a‧‧‧第一鰭片結構
121b‧‧‧第二鰭片結構
122‧‧‧上部分
123‧‧‧第一半導體層
124‧‧‧第二半導體層
125‧‧‧上部分
130‧‧‧隔離絕緣層
140‧‧‧第一介電層
142‧‧‧第二介電層
144‧‧‧第三介電層
150‧‧‧第四介電層
152‧‧‧第五介電層
154‧‧‧第六介電層
160‧‧‧半導體磊晶層
161‧‧‧半導體磊晶層
170‧‧‧接觸層
170-1/170-2/170-3‧‧‧接觸層
172‧‧‧合金層
174‧‧‧黏著層
175‧‧‧開口
176‧‧‧主體層
200-1‧‧‧第一電阻測量結構
200-2‧‧‧第二電阻測量結構
200-3‧‧‧第三電阻測量結構
R1/R2/R3/R4/R5/R6/R7‧‧‧電阻
V1/V3/VB‧‧‧電壓
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1A]至[圖1D]係繪示根據本揭露一實施例之半導體測試裝置的各種視圖。[圖1A]及[圖1B]為根據本揭露一實施例之半導體測試裝置的透視圖及剖面視圖。[圖1C]及[圖1D]為根據本揭露另一些實施例之半導體測試裝置的剖面視圖。
[圖2A]及[圖2B]係繪示根據本揭露一實施例之半導體測試裝置的平面視圖(佈局圖)及透視圖。[圖2C]係半導體測試裝置的等值電路圖。
[圖3A]及[圖3B]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖及剖面視圖。
[圖4A]及[圖4B]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖及剖面視圖。
[圖5A]及[圖5B]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖及剖面視圖。
[圖6A]及[圖6B]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖及剖面視圖。
[圖7A]及[圖7B]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖及剖面視圖。
[圖8A]及[圖8B]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖及剖面視圖。
[圖9A]及[圖9B]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖及剖面視圖。
[圖10A]及[圖10B]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖及剖面視圖。
[圖11A]及[圖11B]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖及剖面視圖。
[圖12A]、[圖12B]及[圖12C]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖、剖面視圖及斷面視圖。
[圖13A]、[圖13B]及[圖13C]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖、剖面視圖及斷面視圖。
[圖14A]、[圖14B]及[圖14C]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖、剖面視圖及斷面視圖。
[圖15A]、[圖15B]及[圖15C]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖、剖面視圖及斷面視圖。
[圖16A]、[圖16B]及[圖16C]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖、剖面視圖及斷面視圖。
[圖17A]、[圖17B]及[圖17C]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖、剖面視圖及斷面視圖。
[圖18A]、[圖18B]及[圖18C]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖、剖面視圖及斷面視圖。
[圖19A]、[圖19B]及[圖19C]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖、剖面視圖及斷面視圖。
[圖20A]、[圖20B]及[圖20C]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖、剖面視圖及斷面視圖。
[圖21A]、[圖21B]及[圖21C]係繪示根據本揭露一實施例之製造半導體測試裝置的不同階段之一者的透視圖、剖面視圖及斷面視圖。
須理解以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，元件的尺寸係不限於所揭露的範圍或數值，而係取決於製程狀況及/或所要的裝置特性。再者，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。許多特徵的尺寸可以不同比例繪示，以使其簡化且清晰。
再者，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。除此之外，用語「由…製成(made of)」的意義可為「包含(comprising)」或「由…組成(consisting of)」。用語「A及B之至少一者」表示「A」、「B」或「A及B」，而非表示「一者來自A及一者來自B」，除非有另外說明。
在本揭露中，說明一種半導體測試裝置，其係用以測量接觸電阻，其中接觸電阻係介於場效電晶體(field effect transistor，FET)之源極/汲極磊晶層及包含矽化物層的導電接觸層之間。在製作場效電晶體時，半導體測試裝置係與場效電晶體一起被製作在相同基材(晶圓)上。在本揭露中，源極/汲極係表示源極及/或汲極。再者，本揭露的場效電晶體包含平面場效電晶體(planar FET)、鰭式場效電晶體(FinFET)及/或閘極全環場效電晶體(gate-all-around FET，GAA FET)。
源極/汲極磊晶層的接觸層係高階場效電晶體的其中一個關鍵結構。若接觸層及源極/汲極磊晶層之間的接觸面積是小的，接觸層及源極/汲極磊晶層之間的接觸電阻增加。特別是，當源極/汲極磊晶層之側部與接觸層不完全接觸時，無法獲得足夠低的接觸電阻。
圖1A至圖1D係繪示根據本揭露一實施例之半導體測試裝置的各種視圖。圖1A及圖1B為根據本揭露一實施例之半導體測試裝置的透視圖及剖面視圖。圖1C及圖1D為根據本揭露另一些實施例之半導體測試裝置的剖面視圖。
在本揭露中，如圖1A至圖1D所示，源極/汲極磊晶層(例如：160)之頂部及側部係完全地被接觸層(例如：170)所覆蓋(即包覆)。
如圖1A至圖1D所示，複數個半導體鰭片結構120係提供在半導體基材110上。在一些實施例中，基材110包含至少在其表面部分上的單晶半導體層。基材110可包含 單晶半導體材料，舉例而言但不限於，Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在特定實施例中，基材110係由晶體矽所組成。
基材110可包含其表面區域及一或多個緩衝層(圖未繪示)。緩衝層可用以從基材之晶格常數逐漸地改變晶格常數至源極/汲極區域之晶格常數。緩衝層係由磊晶成長單晶半導體材料所形成，其中單晶半導體材料可例如但不限於，Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN及InP。在特定實施例中，基材110包含磊晶成長在矽基材110上的矽鍺(SiGe)緩衝層。矽鍺緩衝層的鍺濃度可自緩衝層最底部的30原子%的鍺增加至緩衝層最頂部的70原子%的鍺。
鰭片結構120之底部部分係被絕緣層116(鰭片襯層)所覆蓋。鰭片襯層116包含一層或多層的絕緣材料。
隔離絕緣層130[例如淺溝渠隔離(shallow trench isolation，STI)]係設置在基材110上的溝渠內。隔離絕緣層130係由合適的介電材料[例如：氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(fluorine-doped silicate glass，FSG)、低k介電質(例如：碳摻雜氧化物)]、極低k介電質(例如：多孔性碳摻雜二氧化矽)、聚合物[例如：聚乙醯胺(polyimide)]、上述之組合或類似物所製成。在一些實施例中，隔離絕緣層130係透過例如化學氣相沉積(Chemical Vapor Deposition，CVD)、流動式化學氣相 沉積(Flowable Chemical Vapor Deposition，FCVD)或旋塗式玻璃(spin-on-glass)製程的製程所形成，亦可利用任何可接受的製程。
如圖1A至圖1D所示，鰭片結構之上部分122係自隔離絕緣層130中被暴露。在一些實施例中，如圖1B所示，鰭片結構之上部分122包含第一半導體層123及第二半導體層124的堆疊層。在另一些實施例中，如圖1C所示，上部分125為鰭片結構120的連續結構。再者，在另一些實施例中，如圖1D所示，實質沒有上部分及磊晶層係形成在鰭片結構之底部部分上。
如圖1A至圖1C所示，半導體磊晶層160係形成在各自的上部分122或上部分125上。半導體磊晶層160具有與場效電晶體之源極/汲極磊晶層相同的結構。在圖1D的例示中，半導體磊晶層161係形成在鰭片結構120上。
再者，合金層172係形成在磊晶層160上。合金層172包含矽及鍺之至少一者，以及一或多種金屬元素，例如鎢、鎳、鈷、鈦、銅及/或鋁。在一些實施例中，合金層為矽化物層，例如WSi、CoSi、NiSi、TiSi、MoSi及/或TaSi。
接觸層170係設置在合金層172上。接觸層170包含一或多層導電材料，例如鈷、鎳、鎢、鈦、鉭、銅、鋁、氮化鈦及氮化鉭。在一些實施例中，接觸層170包含黏著(黏合)層174及主體層176。在特定實施例中，黏著層174係由氮化鈦所組成，而主體層176包含鈷、鎳、鎢、鈦、鉭、銅及鋁之一或多者。
如圖1A所示，接觸層170係形成在開口175內，其中開口175係形成在一或多個介電層內。如下所述，在一些實施例中，介電層包含第一介電層140、第二介電層142、第三介電層144、第四介電層150、第五介電層152及第六介電層154。舉例而言，介電層係由氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、氟摻雜矽玻璃或低k介電材料所製成。
如圖1A所示，在一些實施例中，磊晶層(鰭片結構)在開口中的數量至少為5，在另一些實施例中，此數量至少為10。最大數量可為30。圖1A至圖1D所示之結構在之後係被稱為電阻測量結構。
圖2A及圖2B係繪示根據本揭露一實施例之半導體測試裝置的平面視圖(佈局圖)及透視圖。圖2C為半導體測試裝置的等值電路圖。
如圖2A所示，第一鰭片結構121a在Y方向上延伸，第二鰭片結構121b在Y方向上延伸，且第二鰭片結構121b係設置並相鄰於在X方向上的第一鰭片結構121a。雖然圖中繪示五個第一鰭片結構及五個第二鰭片結構，但第一鰭片結構及第二鰭片結構的數量並不限於五。
第一電阻測量結構200-1係設置在第一鰭片結構121a的第一點，且第二電阻測量結構200-2係設置在第一鰭片結構121a的第二點。在一些實施例中，第一點與第二點在Y方向上彼此分開約100nm至約2μm的距離。第三電阻測量結構200-3係設置在第二鰭片結構121b的第三點。第 一點及第三點係位於實質相同的Y位置。
第一電阻測量結構200-1之接觸層170-1係透過一或多個第一佈線111連接至第一襯墊101，第二電阻測量結構200-2之接觸層170-2係透過一或多個第二佈線112連接至第二襯墊102，且第三電阻測量結構200-3之接觸層170-3係透過一或多個第三佈線113連接至第三襯墊103。
接著，參閱圖2A至圖2C說明接觸電阻的測量方法。電壓V係施加在第一襯墊101及第二襯墊102之間，以使電流I透過第一鰭片結構121a流動於第一電阻測量結構200-1及第二電阻測量結構200-2之間。然後，量測第一襯墊101的電壓V1及第三襯墊103的電壓V3。第三襯墊103係透過第三佈線113電性連接至基材110及第三電阻測量結構200-3，無電流流入第三佈線113。因此，電壓V3係實質等於在基材或在第一電阻測量結構200-1之下的鰭片結構之底部部分的電壓VB。在圖2C中，R1為設置在接觸層170-1上的介層窗或接觸插塞部分的電阻，R2為接觸層170-1的電阻，R3為接觸層170-1及源極/汲極區域之磊晶層160之間的電阻，R4為井區(半導體鰭片結構120之底部)的電阻，R5為接觸層170-2的電阻，R6為接觸層170-3的電阻，而R7為設置在接觸層170-3上的介層窗或接觸插塞部分的電阻。
藉由以下式(1)，可獲得接觸電阻R：
圖3A至圖21C係繪示根據本揭露一實施例之 製造半導體測試裝置的例示連續製程。須理解的是，對於此方法的其他實施例而言，可提供額外的操作在圖3A至圖21C所示之製程之前、之中或之後，且以下敘述的一些操作可被取代或減少。操作/製程的順序係可互相交換的。在圖3A至圖21C中，A的圖式(例如：圖3A、圖4A...)為透視圖，B的圖式(例如：圖3B、圖4B...)為沿著X方向的剖面視圖，而C的圖式(例如：圖12C、圖13C...)為沿著X方向的斷面視圖。
須注意的是，半導體測試結構係與包含鰭式場效電晶體及/或閘極全環場效電晶體的功能性電路裝置一起形成。
如圖3A及圖3B所示，堆疊半導體層係形成在基材10上。堆疊半導體層包含第一半導體層24及第二半導體層26。再者，緩衝層20係形成在基材10及堆疊半導體層之間。
第一半導體層24及第二半導體層26係由具有不同晶格常數的材料所形成，且可包含一或多層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在一些實施例中，第一半導體層24及第二半導體層26係由矽、矽化合物、矽鍺、鍺或鍺化合物所形成。在一實施例中，第一半導體層24為Si(1-x)Gex，其中x為約大於0.3，或鍺(x=1.0)，而第二半導體層26為矽或Si(1-y)Gey，其中y為約小於0.4且x大於y。在本揭露中，「M 化合物」或「以M為基底的化合物」代表化合物大部分為M。在另一實施例中，第二半導體層26為矽或Si(1-y)Gey，其中y為約大於0.3，或鍺，而第一半導體層24為矽或Si(1-x)Gex，其中x為約小於0.4且x小於y。在再一實施例中，第一半導體層24係由Si(1-x)Gex所形成，其中x的範圍為約0.3至約0.8，或鍺(x=1.0)，而第二半導體層26係由Si1-yGey所形成，其中y的範圍為約0.1至約0.4。緩衝層20係由Si(1-z)Gez所形成，其中z大於x及/或y。
在圖3A及圖3B中，四層第一半導體層24及四層第二半導體層26係被設置。然而，層數並不限於四，而可為小至一(單層)，且在一些實施例中，二層至十層之每一個第一半導體層及第二半導體層係被形成。藉由調整堆疊層的層數，可調整閘極全環場效電晶體的驅動電流。
第一半導體層24及第二半導體層26為磊晶形成在緩衝層20上。第一半導體層24之厚度為大於或等於第二半導體層26之厚度，且在一些實施例中，第一半導體層24之厚度範圍為約2nm至約20nm，而在另一些實施例中，第一半導體層24之厚度範圍為約3nm至約10nm。在一些實施例中，第二半導體層26之厚度範圍為約2nm至約20nm，而在另一些實施例中，第二半導體層26之厚度範圍為約3nm至約10nm。每一個第一半導體層24之厚度及/或每一個第二半導體層26之厚度可為相同或可改變。在一些實施例中，緩衝層20之厚度範圍為約10nm至約50nm，或在另一些實施例中，緩衝層20之厚度範圍為約20nm至約40 nm。
在一些實施例中，取代形成堆疊結構的是，形成單磊晶層在基材10或緩衝層20上。在此例示中，單磊晶層係由Si(1-s)Ges所形成，其中s係大於0.1且小於等於1.0，且在一些實施例中，單磊晶層具有厚度為約30nm至約100nm。
接著，如圖4A及圖4B所示，第一半導體層24及第二半導體層26之堆疊層係圖案化至在Y方向上延伸之鰭片結構25。在圖4A及圖4B中，二個鰭片結構25係配置在X方向上。但鰭片結構的數量並不限於二，且可為五或以上(例如十)。在一些實施例中，一或多個虛設鰭片結構係形成在鰭片結構25之兩側，以在圖案化操作時優化圖案的保真度。
在一些實施例中，鰭片結構沿著X方向的寬度範圍為約4nm至約10nm，且在另一些實施例中，鰭片結構沿著X方向的寬度範圍為約4nm至約8nm。在一些實施例中，鰭片結構25的高度範圍為約10nm至約50nm，且在另一些實施例中，鰭片結構25的高度範圍為約12nm至約40nm。
堆疊鰭片結構25可藉由任何合適的方法被圖案化。舉例而言，結構係利用一或多個光微影製程(包含雙圖案化製程或多圖案化製程)被圖案化。一般而言，雙圖案化製程或多圖案化製程係結合光微影及自對準製程，以使圖案被製作為例如具有之高度小於利用單一且直接的光微影 製程所獲得者。舉例而言，在一實施例中，犠牲層係形成在基材上，且利用光微影製程被圖案化。間隙壁係利用自對準製程被沿著圖案化犠牲層而形成。接著，犠牲層係被移除，且剩餘的間隙壁係用以圖案化堆疊鰭片結構25。
在鰭片結構25形成之後，絕緣材料層30係形成在基材上，以使鰭片結構完全嵌入絕緣層內，其中絕緣材料層30包含一或多層絕緣材料。絕緣層的絕緣材料可包含藉由低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、電漿輔助化學氣相沉積法或流動式化學氣相沉積法形成的氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、氟摻雜矽玻璃或低k介電材料。退火操作可在絕緣層形成之後進行。然後，進行平坦化操作，例如化學機械研磨(chemical mechanical polishing，CMP)法及/或回蝕法，以使最上方的第二半導體層26之上表面從絕緣層中暴露，如圖4A及圖4B所示。在一些實施例中，在形成絕緣材料層之前，鰭片襯層(圖未繪示)係形成在鰭片結構上。鰭片襯層係由SiN或氮化矽為基底的材料(例如：SiON、SiCN或SiOCN)。
接著，如圖5A及圖5B所示，絕緣材料層係內凹形成隔離絕緣層30，以使鰭片結構25之上部分被暴露。隨著此操作，鰭片結構25係藉由隔離絕緣層30[亦稱為淺溝渠隔離(STI)]彼此電性隔離。在一些實施例中，鰭片結構25之暴露部分的高度範圍為約30nm至約100nm。
在圖5A及圖5B所示之實施例中，絕緣材料層 係內凹至緩衝層20之上部分被些微暴露。在另一些實施例中，緩衝層20之上部分係未暴露。
在隔離絕緣層30形成之後，如圖6A及圖6B所示，第一絕緣層32係形成以完全地覆蓋暴露的鰭片結構25。第一絕緣層32包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN及/或SiCN，或其他合適的絕緣材料。在特定實施例中，第一絕緣層32係由氧化矽所形成，並藉由原子層沉積及/或化學氣相沉積形成約1nm至約3nm的厚度。
然後，如圖7A及圖7B所示，第二絕緣層34係形成在第一絕緣層32上，並在隔離絕緣層30上。第二絕緣層34包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN及/或SiCN，或其他合適的絕緣材料。在特定實施例中，第二絕緣層34係由氮化矽所形成，並藉由原子層沉積及/或化學氣相沉積形成約10nm至約15nm的厚度。在一些實施例中，第二絕緣層34係共形地形成。
再者，如圖8A及圖8B所示，第三絕緣層36係形成在第二絕緣層34上。第三絕緣層36包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN及/或SiCN，或其他合適的絕緣材料。在特定實施例中，第三絕緣層36係由氮化矽所形成，並藉由流動式化學氣相沉積所形成。在一些實施例中，在第三絕緣層36藉由流動式化學氣相沉積形成之後，進行退火操作。
之後，如圖9A及圖9B所示，進行平坦化操作(例如化學機械研磨)，以移除第三絕緣層36之過量部分，並暴 露出第二絕緣層34。在一些實施例中，在化學機械研磨操作之後，進行退火操作。
然後，如圖10A及圖10B所示，第四絕緣層40係形成在第二絕緣層34及第三絕緣層36上，且第五絕緣層42再形成在第四絕緣層40上。第四絕緣層及第五絕緣層係由不同材料所形成，且材料包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN及/或SiCN，或其他合適的絕緣材料。在特定實施例中，第四絕緣層40係由氧化矽所形成，並藉由原子層沉積及/或化學氣相沉積形成約1nm至約3nm的厚度，而第五絕緣層42係由氮化矽所形成，並藉由原子層沉積及/或化學氣相沉積形成約10nm至約30nm的厚度。
再者，如圖11A及圖11B所示，第六絕緣層44係形成在第五絕緣層42上。第六絕緣層44包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN及/或SiCN，或其他合適的絕緣材料。在特定實施例中，第六絕緣層44係由氧化矽所形成，並藉由原子層沉積及/或化學氣相沉積形成約40nm至約60nm的厚度。
接著，如圖12A至圖12C所示，在堆疊絕緣層上進行圖案化操作，以形成開口48，其中圖案化操作包含一或多個微影操作及乾式蝕刻操作。藉由圖案化操作，鰭片結構25之上部分及隔離絕緣層30之上表面係被暴露在開口48內。
之後，如圖13A至圖13C所示，磊晶層50係形成在圍繞暴露的鰭片結構25。形成磊晶層50係藉由與形成 鰭式場效電晶體及/或閘極全環場效電晶體的源極/汲極磊晶層相同操作。磊晶層50包含測試n通道場效電晶體的一或多層SiP、SiAs、SiC及SiCP，或測試p通道場效電晶體的一或多層SiB、SiGa、SiGe及SiGeB。在一些實施例中，引入磊晶層50的摻質濃度範圍為約5×1020cm-3至約6×1021cm-3。磊晶層50分別完全地覆蓋圍繞暴露的鰭片結構，且不與相鄰的磊晶層合併。
然後，如圖14A至圖14C所示，矽化物層52係形成在磊晶層50上。矽化物層52包含WSi、CoSi、NiSi、TiSi、RuSi、MoSi及TaSi其中的一或多者。金屬層係先形成在磊晶層50上，接著進行退火操作以形成矽化物層52。在一些實施例中，矽化物層具有約2nm至約4nm之厚度。
接著，如圖15A至圖15C所示，黏著層54係形成在開口48內，且在第六絕緣層44上。矽化物層52係被黏著層54覆蓋。在一些實施例中，黏著層包含藉由化學氣相沉積、物理氣相沉積及/或原子層沉積或其他合適的方法所形成的TiN，且具有約1nm至約4nm的厚度。
然後，如圖16A至圖16C所示，接觸主體金屬層60係形成在黏著層54上，且如圖17A至圖17C所示，平坦化操作(例如化學機械研磨)係進行以移除過量的金屬材料。主體金屬層60包含鈷、鎳、鎢、鈦、鉭、銅及鋁其中之一或多者，並藉由化學氣相沉積、物理氣相沉積、原子層沉積及/或電鍍或其他合適的方法所形成。
之後，第七絕緣層62係形成在主體金屬層60及 第六絕緣層42上，而第八絕緣層64係形成在第七絕緣層62上。第七絕緣層及第八絕緣層係由不同材料所形成，且材料包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN及/或SiCN，或其他合適的絕緣材料。在特定實施例中，第七絕緣層62係由氮化矽所形成，並藉由原子層沉積及/或化學氣相沉積形成約2nm至約10nm的厚度，而第八絕緣層64係藉由原子層沉積及/或化學氣相沉積所形成的氧化矽。
接著，如圖18A至圖18C所示，在第七絕緣層及第八絕緣層上進行圖案化操作，以形成接觸開口66，其中圖案化操作包含一或多個微影操作及乾式蝕刻操作。藉由圖案化操作，主體金屬層60之上表面係被暴露在開口66內。
然後，如圖19A至圖19C所示，接觸金屬層70係形成在接觸開口66內，其係藉由形成金屬材料層並進行平坦化操作，例如化學機械研磨。接觸金屬層70包含鈷、鎳、鎢、鈦、鉭、銅及鋁其中之一或多者。
再者，第九絕緣層72係形成在接觸金屬層70及第八絕緣層64上，而第十絕緣層74係形成在第九絕緣層72上。第九絕緣層及第十絕緣層係由不同材料所形成，且材料包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN及/或SiCN，或其他合適的絕緣材料。在特定實施例中，第九絕緣層72係由氮化矽所形成，並藉由原子層沉積及/或化學氣相沉積形成約2nm至約10nm的厚度，而第十絕緣層74係藉由原子層沉積及/或化學氣相沉積所形成的氧化矽。
接著，如圖20A至圖20C所示，在第九絕緣層 及第十絕緣層上進行圖案化操作，以形成佈線開口76，其中圖案化操作包含一或多個微影操作及乾式蝕刻操作。藉由圖案化操作，接觸金屬層70之上表面係被暴露在開口76內。
然後，如圖21A至圖21C所示，佈線金屬層80係形成在佈線開口76內，其係藉由形成金屬材料層並進行平坦化操作，例如化學機械研磨。佈線金屬層80包含鈷、鎳、鎢、鈦、鉭、銅及鋁其中之一或多者，並藉由化學氣相沉積、物理氣相沉積、原子層沉積及/或電鍍或其他合適的方法所形成。
在前述的製程操作中，黏著層54及主體金屬層60係分別對應至圖1A至圖1D的黏著層174及主體層176。矽化物層52係對應至圖1A至圖1D的合金層172。磊晶層50係對應至圖1A至圖1D的磊晶層160。第一半導體層24及第二半導體層26係分別對應至圖1A至圖1D的第一半導體層123及第二半導體層124。鰭片結構(下部分)20係對應至圖1A至圖1D的鰭片結構120。隔離絕緣層30係對應至圖1A至圖1D的隔離絕緣層130。
須理解的是，半導體測試結構再經過互補式金氧半製程(CMOS process)，以形成各種特徵，例如鈍化層等。
所述各種實施例提供許多優於習知技術的優點。舉例而言，在本揭露中，由於鰭片結構之上部分係完全地覆蓋圍繞接觸金屬材料，可獲得較低的電阻值。
須理解並非所有優點都有必要在此討論，沒有 對所有實施例均適用的優點，且其他實施例可提供不同優點。
根據本揭露之一態樣，一種用以測量接觸電阻的半導體測試裝置包含：第一鰭片結構，其中第一鰭片結構之上部分係自隔離絕緣層突伸出；分別形成在第一鰭片結構之上部分上的磊晶層；分別形成在磊晶層上的第一導電層；設置在第一導電層之第一點上的第一接觸層；設置在第一導電層之第二點上的第二接觸層，其中第二點係不同於第一點；透過第一佈線耦合至第一接觸層的第一襯墊；以及透過第二佈線耦合至第二接觸層的第二襯墊。半導體測試裝置係配置以藉由在第一襯墊及第二襯墊之間施加電流，以測量介於第一接觸層及第一鰭片結構之間的接觸電阻。在一或多個前述及以下實施例中，半導體測試裝置更包含設置在相鄰於第一鰭片結構的第二鰭片結構；設置在第二鰭片結構之第一導電層的第三點上的第三接觸層；以及透過第三佈線耦合至第三接觸層的第三襯墊。第二鰭片結構之上部分係自隔離絕緣層突伸出，磊晶層係分別形成在第二鰭片結構之上部分上，且第一導電層係分別形成在磊晶層上。第三襯墊係透過基材電性連接至第一鰭片結構之第一點。在一或多個前述及以下實施例中，第一導電層為矽化物層。在一或多個前述及以下實施例中，第一導電層係分別完全地覆蓋磊晶層之頂部及側部。在一或多個前述及以下實施例中，第一接觸層及第二接觸層係與隔離絕緣層接觸。在一或多個前述及以下實施例中，每一個第一導電層包含二個或更多的導電材料層。在 一或多個前述及以下實施例中，第一鰭片結構之總數為至少10。在一或多個前述及以下實施例中，第一鰭片結構之上部分包含不同半導體材料的複數層。
根據本揭露之另一態樣，提供一種利用半導體測試裝置測量接觸電阻的方法。半導體測試裝置包含：第一鰭片結構，其中第一鰭片結構之上部分係自隔離絕緣層突伸出；分別形成在第一鰭片結構之上部分上的磊晶層；分別形成在磊晶層上的第一導電層；設置在第一導電層之第一點上的第一接觸層；設置在第一導電層之第二點上的第二接觸層，其中第二點係不同於第一點；透過第一佈線耦合至第一接觸層的第一襯墊；以及透過第二佈線耦合至第二接觸層的第二襯墊。在此方法中，施加電流於第一襯墊及第二襯墊之間，以使電流流過第一鰭片結構。測量第一襯墊及鰭片結構之第一點的底部之間的電壓。計算第一接觸層及第一鰭片結構之間的接觸電阻。在一或多個前述及以下實施例中，半導體測試裝置更包含設置在相鄰於第一鰭片結構的第二鰭片結構，第二鰭片結構之上部分係自隔離絕緣層突伸出；設置在第二鰭片結構之第一導電層的第三點上的第三接觸層；以及透過第三佈線耦合至第三接觸層的第三襯墊。磊晶層係分別形成在第二鰭片結構之上部分上，且第一導電層係分別形成在磊晶層上。第三襯墊係透過基材電性連接至第一鰭片結構之第一點。無電流在第一襯墊及第三襯墊之間流動。測量在第一襯墊及第三襯墊之間的電壓。在一或多個前述及以下實施例中，第一導電層為矽化物層。在一或多個前述及以下 實施例中，第一導電層係分別完全地圍繞磊晶層之暴露部分。在一或多個前述及以下實施例中，第一導電層係接觸隔離絕緣層。在一或多個前述及以下實施例中，第一鰭片結構之總數為至少10。
根據本揭露之再一態樣，在一種半導體測試裝置的製造方法中，形成第一鰭片結構及設置在相鄰於第一鰭片結構的第二鰭片結構。第一鰭片結構及第二鰭片結構之上部分係自隔離絕緣層突伸出，且隔離絕緣層係設置在基材上。形成磊晶層覆蓋第一鰭片結構及第二鰭片結構之上部分。形成矽化物層在磊晶層上。形成接觸矽化物層的第一接觸層在第一鰭片結構之第一點上。形成接觸矽化物層的第二接觸層在第一鰭片結構之第二點上。形成接觸矽化物層的第三接觸層在第二鰭片結構之第三點上。形成透過第一佈線耦合至第一接觸層的第一襯墊、透過第二佈線耦合至第二接觸層的第二襯墊及透過第三佈線耦合至第三接觸層的第三襯墊。在一或多個前述及以下實施例中，矽化物層係分別完全地圍繞磊晶層之暴露部分。在一或多個前述及以下實施例中，在形成磊晶層之前，形成一或多個介電層在第一鰭片結構及第二鰭片結構上，以及在一或多個介電層內，形成第一開口在第一點上，以暴露出第一鰭片結構之上部分、形成第二開口在第二點上，以暴露出第一鰭片結構之上部分，及形成第三開口在第三點上，以暴露出第二鰭片結構之上部分。磊晶層係形成在第一開口至第三開口內的第一鰭片結構及第二鰭片結構之被暴露的上部分上。在一或多個前述及以下 實施例中，第一鰭片結構暴露在第一開口及第二開口的數量為至少10，且第二鰭片結構暴露在第三開口的數量為至少10。在一或多個前述及以下實施例中，第一接觸層至第三接觸層與隔離絕緣層接觸，且一或多個介電層之任何部分不插入至第一接觸層至第三接觸層與隔離絕緣層之間。在一或多個前述及以下實施例中，第一鰭片結構及第二鰭片結構之上部分包含不同半導體材料的複數層。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。

Claims (10)

  1. 一種半導體測試裝置，用以測量一接觸電阻，其中該半導體測試裝置包含：複數個第一鰭片結構，其中該些第一鰭片結構之複數個上部分係自一隔離絕緣層突伸出；複數個磊晶層，分別形成在該些第一鰭片結構之該些上部分上；複數個第一導電層，分別形成在該些磊晶層上；一第一接觸層，設置在該些第一導電層之一第一點上；一第二接觸層，設置在該些第一導電層之一第二點上，其中該第二點不同於該第一點；一第一襯墊，透過一第一佈線耦合至該第一接觸層；以及一第二襯墊，透過一第二佈線耦合至該第二接觸層，其中該半導體測試裝置係配置以藉由在該第一襯墊及該第二襯墊之間施加一電流，以測量介於該第一接觸層及該些第一鰭片結構之間的該接觸電阻。
  2. 如申請專利範圍第1項所述之半導體測試裝置，更包含：複數個第二鰭片結構，設置並相鄰於該些第一鰭片結構，其中該些第二鰭片結構之複數個上部分係自該隔離絕緣層突伸出，該些磊晶層係分別形成在該些第二鰭片結構之該些上部分上，且該些第一導電層係分別形成在該些磊晶層上；一第三接觸層，設置在該些第二鰭片結構之該些第一導電層的一第三點上；以及一第三襯墊，透過一第三佈線耦合至該第三接觸層，且其中該第三襯墊係透過一基材電性連接至該些第一鰭片結構之該第一點。
  3. 如申請專利範圍第2項所述之半導體測試裝置，其中該些第一導電層係分別完全覆蓋該些磊晶層之一頂部及複數個側部，該第一接觸層及該第二接觸層係與該隔離絕緣層接觸，且每一該些第一導電層包含二個以上的導電材料層。
  4. 如申請專利範圍第2項所述之半導體測試裝置，其中該些第一鰭片結構之一總數為至少10，且該些第一鰭片結構之該些上部分包含不同半導體材料的複數層。
  5. 一種利用半導體測試裝置測量接觸電阻的方法，其中該半導體測試裝置包含：複數個第一鰭片結構，其中該些第一鰭片結構之複數個上部分係自一隔離絕緣層突伸出；複數個磊晶層，分別形成在該些第一鰭片結構之該些上部分上；複數個第一導電層，分別形成在該些磊晶層上；一第一接觸層，設置在該些第一導電層之一第一點上；一第二接觸層，設置在該些第一導電層之一第二點上，其中該第二點不同於該第一點；一第一襯墊，透過一第一佈線耦合至該第一接觸層；以及一第二襯墊，透過一第二佈線耦合至該第二接觸層，其中該方法包含：施加一電流於該第一襯墊及該第二襯墊之間，以使該電流流過該些第一鰭片結構；測量該第一襯墊及該些鰭片結構之該第一點的複數個底部之間的一電壓；以及計算該第一接觸層及該些第一鰭片結構之間的該接觸電阻。
  6. 如申請專利範圍第5項所述之利用半導體測試裝置測量接觸電阻的方法，其中該半導體測試裝置更包含：複數個第二鰭片結構，設置並相鄰於該些第一鰭片結構，其中該些第二鰭片結構之複數個上部分係自該隔離絕緣層突伸出，該些磊晶層係分別形成在該些第二鰭片結構之該些上部分上，且該些第一導電層係分別形成在該些磊晶層上；一第三接觸層，設置在該些第二鰭片結構之該些第一導電層的一第三點上；以及一第三襯墊，透過一第三佈線耦合至該第三接觸層，其中該第三襯墊係透過一基材電性連接至該些第一鰭片結構之該第一點，無電流在該第一襯墊及該第三襯墊之間流動，且測量在該第一襯墊及該第三襯墊之間的該電壓。
  7. 如申請專利範圍第6項所述之利用半導體測試裝置測量接觸電阻的方法，其中該些第一導電層係分別完全地圍繞該些磊晶層之複數個暴露部分。
  8. 一種半導體測試裝置的製造方法，其中該製造方法包含：形成複數個第一鰭片結構及複數個第二鰭片結構，其中該些第二鰭片結構係設置並相鄰於該些第一鰭片結構，該些第一鰭片結構及該些第二鰭片結構之複數個上部分係自一隔離絕緣層突伸出，且該隔離絕緣層係設置在一基材上；形成複數個磊晶層，以覆蓋該些第一鰭片結構及該些第二鰭片結構之該些上部分；形成複數個矽化物層在該些磊晶層上；形成接觸該矽化物層的一第一接觸層在該些第一鰭片結構之一第一點上、接觸該矽化物層的一第二接觸層在該些第一鰭片結構之一第二點上，及接觸該矽化物層的一第三接觸層在該些第二鰭片結構之一第三點上；以及形成一第一襯墊、一第二襯墊及一第三襯墊，其中該第一襯墊係透過一第一佈線耦合至該第一接觸層，該第二襯墊係透過一第二佈線耦合至該第二接觸層，且該第三襯墊係透過一第三佈線耦合至該第三接觸層。
  9. 如申請專利範圍第8項所述之半導體測試裝置的製造方法，在該形成該些磊晶層之操作前，該製造方法更包含：形成一或多個介電層在該些第一鰭片結構及該些第二鰭片結構上；以及在該一或多個介電層內，形成一第一開口、一第二開口及一第三開口，其中該第一開口係在該第一點上，以暴露出該些第一鰭片結構之該些上部分，該第二開口係在該第二點上，以暴露出該些第一鰭片結構之該些上部分，該第三開口係在該第三點上，以暴露出該些第二鰭片結構之該些上部分，其中該些磊晶層係形成在該些第一鰭片結構及該些第二鰭片結構之被暴露的該些上部分上，其中該些第一鰭片結構及該些第二鰭片結構係在該第一開口至該第三開口內。
  10. 如申請專利範圍第9項所述之半導體測試裝置的製造方法，其中該些第一鰭片結構暴露在該第一開口及該第二開口的一數量為至少10，該些第二鰭片結構暴露在該第三開口的一數量為至少10，該些第一鰭片結構及該些第二鰭片結構之該些上部分包含不同半導體材料之複數層，該第一接觸層、該第二接觸層和該第三接觸層與該隔離絕緣層接觸，且該或該些介電層之任何部分不插入至該第一接觸層、該第二接觸層和該第三接觸層與該隔離絕緣層之間。
TW106135179A 2017-08-22 2017-10-13 半導體測試裝置、其製造方法及其應用方法 TWI626458B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/683,317 US10670641B2 (en) 2017-08-22 2017-08-22 Semiconductor test device and manufacturing method thereof
US15/683,317 2017-08-22

Publications (2)

Publication Number Publication Date
TWI626458B true TWI626458B (zh) 2018-06-11
TW201913126A TW201913126A (zh) 2019-04-01

Family

ID=63256034

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106135179A TWI626458B (zh) 2017-08-22 2017-10-13 半導體測試裝置、其製造方法及其應用方法

Country Status (5)

Country Link
US (3) US10670641B2 (zh)
KR (1) KR102055167B1 (zh)
CN (1) CN109427747B (zh)
DE (1) DE102017120141A1 (zh)
TW (1) TWI626458B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10670641B2 (en) * 2017-08-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof
US11101360B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102021102235A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierter schaltkreis mit rückseitiger durchkontaktierung
CN113517349B (zh) * 2021-07-15 2023-07-21 广东省大湾区集成电路与系统应用研究院 鳍式场效应晶体管源漏寄生电阻分解结构及测试结构
US11852675B2 (en) 2021-12-29 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Gallium nitride-based devices and methods of testing thereof
CN117976660B (zh) * 2024-03-27 2024-06-21 湖北江城实验室 一种半导体结构及其热测试方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8497171B1 (en) * 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
US20140124842A1 (en) * 2012-11-08 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Contact Structure of Semiconductor Device
TW201633531A (zh) * 2014-12-23 2016-09-16 台灣積體電路製造股份有限公司 半導體裝置與其形成方法
TW201640681A (zh) * 2015-05-15 2016-11-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
CN106558509A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种FinFET器件接触电阻的测量结构及测量方法、电子装置
CN106571312A (zh) * 2015-10-13 2017-04-19 中芯国际集成电路制造(上海)有限公司 一种FinFET器件接触电阻的测量结构及测量方法、电子装置
TW201715615A (zh) * 2015-10-30 2017-05-01 台灣積體電路製造股份有限公司 半導體元件及其製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4896108A (en) * 1988-07-25 1990-01-23 American Telephone And Telegraph Company, At&T Bell Laboratories Test circuit for measuring specific contact resistivity of self-aligned contacts in integrated circuits
FR2916856B1 (fr) * 2007-06-01 2009-12-04 Commissariat Energie Atomique Dispositif de mesure de resistivite de contact metal/semi-conducteur.
US20090007036A1 (en) * 2007-06-29 2009-01-01 International Business Machines Corporation Integrated Fin-Local Interconnect Structure
US7851865B2 (en) * 2007-10-17 2010-12-14 International Business Machines Corporation Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
DE102008063429B4 (de) * 2008-12-31 2015-03-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Einstellen der Konfiguration eines Mehr-Gatetransistors durch Steuern einzelner Stege
US8946028B2 (en) * 2009-10-06 2015-02-03 International Business Machines Corporation Merged FinFETs and method of manufacturing the same
US8211759B2 (en) * 2010-10-21 2012-07-03 International Business Machines Corporation Semiconductor structure and methods of manufacture
US20120242356A1 (en) * 2011-03-24 2012-09-27 Toshiba America Electronic Components, Inc. Specific contact resistivity measurement method, semiconductor device for specific contact resistivity measurement, and method for manufacturing the same
US9196540B2 (en) * 2012-02-07 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with novel edge fins
US8629435B2 (en) * 2012-03-02 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of extracting fin heights and overlap capacitance and structures for performing the same
US8692291B2 (en) * 2012-03-27 2014-04-08 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
US9219056B2 (en) * 2012-03-27 2015-12-22 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
US8841185B2 (en) * 2012-08-13 2014-09-23 International Business Machines Corporation High density bulk fin capacitor
US9240352B2 (en) * 2012-10-24 2016-01-19 Globalfoundries Inc. Bulk finFET well contacts with fin pattern uniformity
US9093335B2 (en) * 2012-11-29 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Calculating carrier concentrations in semiconductor Fins using probed resistance
US9318323B2 (en) * 2013-10-18 2016-04-19 Globalfoundries Inc. Semiconductor devices with graphene nanoribbons
KR102169629B1 (ko) * 2013-12-09 2020-10-26 삼성전자주식회사 반도체 소자의 테스트 패턴
US9293576B2 (en) * 2014-03-05 2016-03-22 International Business Machines Corporation Semiconductor device with low-k gate cap and self-aligned contact
US9209172B2 (en) * 2014-05-08 2015-12-08 International Business Machines Corporation FinFET and fin-passive devices
US9312274B1 (en) * 2014-10-15 2016-04-12 Globalfoundries Inc. Merged fin structures for finFET devices
US9478642B2 (en) * 2014-11-10 2016-10-25 Globalfoundries Inc. Semiconductor junction formation
US20160187414A1 (en) * 2014-12-30 2016-06-30 United Microelectronics Corp. Device having finfets and method for measuring resistance of the finfets thereof
US9577099B2 (en) * 2015-03-09 2017-02-21 Globalfoundries Inc. Diamond shaped source drain epitaxy with underlying buffer layer
US9954107B2 (en) * 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
EP3311399A4 (en) * 2015-06-22 2019-02-27 Intel Corporation DOUBLE HEIGHT GLASS FOR DOPING FINFET
US9397197B1 (en) * 2015-09-23 2016-07-19 International Business Machines Corporation Forming wrap-around silicide contact on finFET
US10354930B2 (en) * 2016-04-21 2019-07-16 International Business Machines Corporation S/D contact resistance measurement on FinFETs
US9892961B1 (en) * 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
CN108269785B (zh) * 2016-12-30 2020-06-09 中芯国际集成电路制造(上海)有限公司 测试结构及其形成方法、测试方法
US10670641B2 (en) * 2017-08-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof
US10510619B2 (en) * 2017-11-17 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8497171B1 (en) * 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
US20140124842A1 (en) * 2012-11-08 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Contact Structure of Semiconductor Device
TW201633531A (zh) * 2014-12-23 2016-09-16 台灣積體電路製造股份有限公司 半導體裝置與其形成方法
TW201640681A (zh) * 2015-05-15 2016-11-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
CN106558509A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种FinFET器件接触电阻的测量结构及测量方法、电子装置
CN106571312A (zh) * 2015-10-13 2017-04-19 中芯国际集成电路制造(上海)有限公司 一种FinFET器件接触电阻的测量结构及测量方法、电子装置
TW201715615A (zh) * 2015-10-30 2017-05-01 台灣積體電路製造股份有限公司 半導體元件及其製造方法

Also Published As

Publication number Publication date
US11513145B2 (en) 2022-11-29
CN109427747B (zh) 2020-12-29
KR20190021149A (ko) 2019-03-05
US20210018544A1 (en) 2021-01-21
US20190064238A1 (en) 2019-02-28
KR102055167B1 (ko) 2019-12-12
US10670641B2 (en) 2020-06-02
US20200033388A1 (en) 2020-01-30
CN109427747A (zh) 2019-03-05
US10732209B2 (en) 2020-08-04
TW201913126A (zh) 2019-04-01
DE102017120141A1 (de) 2019-02-28

Similar Documents

Publication Publication Date Title
TWI626458B (zh) 半導體測試裝置、其製造方法及其應用方法
US10157746B2 (en) Semiconductor device and manufacturing method thereof
US9954076B2 (en) Semiconductor device and manufacturing method thereof
US9768118B1 (en) Contact having self-aligned air gap spacers
US10943832B2 (en) Semiconductor device and manufacturing method thereof
TWI740447B (zh) 具有標準單元的半導體元件及其製造方法
US20180190809A1 (en) Semiconductor device and a method for fabricating the same
KR101112046B1 (ko) 자기 정렬된 다마신 게이트
CN108257871A (zh) 半导体器件及其制造方法
US10840181B2 (en) Semiconductor device and a method for fabricating the same
US20200373410A1 (en) Contact structures over an active region of a semiconductor device
US10748896B2 (en) Method for fabricating semiconductor device including contact bars having narrower portions
US10367076B1 (en) Air gap spacer with controlled air gap height
TWI749639B (zh) 製造半導體元件的方法及半導體元件
TWI711073B (zh) 半導體裝置的製造方法及半導體裝置