DE102021102235A1 - Integrierter schaltkreis mit rückseitiger durchkontaktierung - Google Patents

Integrierter schaltkreis mit rückseitiger durchkontaktierung Download PDF

Info

Publication number
DE102021102235A1
DE102021102235A1 DE102021102235.5A DE102021102235A DE102021102235A1 DE 102021102235 A1 DE102021102235 A1 DE 102021102235A1 DE 102021102235 A DE102021102235 A DE 102021102235A DE 102021102235 A1 DE102021102235 A1 DE 102021102235A1
Authority
DE
Germany
Prior art keywords
epitaxial
layer
source
drain
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021102235.5A
Other languages
English (en)
Inventor
Pei-Yu Wang
Yu-Xuan Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/158,409 external-priority patent/US11652043B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021102235A1 publication Critical patent/DE102021102235A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

Eine integrierte Schaltungsstruktur (IC-Struktur) weist eine Gate-Struktur, eine epitaktische Source-Struktur, eine epitaktische Drain-Struktur, eine vorderseitige Verbindungsstruktur, eine rückseitige dielektrische Schicht, eine epitaktische Nachzüchtungsschicht und eine rückseitige Durchkontaktierung auf. Die epitaktische Source-Struktur und die epitaktische Drain-Struktur liegen an entgegengesetzten Seiten der Gate-Struktur. Die vorderseitige Verbindungsstruktur liegt über einer Vorderseite der epitaktischen Source-Struktur und einer Vorderseite der epitaktischen Drain-Struktur. Die rückseitige dielektrische Schicht liegt über einer Rückseite der epitaktischen Source-Struktur und einer Rückseite der epitaktischen Drain-Struktur. Die epitaktische Nachzüchtungsschicht liegt auf der Rückseite einer ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur. Die rückseitige Durchkontaktierung erstreckt sich durch die rückseitige dielektrische Schicht und überlappt die epitaktische Nachzüchtungsschicht.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/017,147 , eingereicht am 29. April 2020, mit dem Titel „Buried PR with Contact on Regrowth EPI Scheme“, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Während sich die Halbleiterindustrie hin zu Nanometertechnologieprozessknoten in dem Bestreben nach höherer Vorrichtungsdichte, höherer Leistung und geringeren Kosten entwickelt hat, haben sich Herausforderungen sowohl bei Herstellungs- als auch Designproblemen in der Entwicklung dreidimensionaler Designs, wie eines Mehrfach-Gate Feldeffekttransistors (FET) ergeben, der einen Finnen-FET (Fin FET) und einen Gate-All-Around-FET (GAA-FET) aufweist. In einem Fin FET befindet sich eine Gate-Elektrode neben drei Seitenflächen eines Kanalgebiets mit einer dielektrischen Gate-Schicht, die dazwischen eingefügt ist. Da die Gate-Struktur die Finne an drei Oberflächen umgibt (umschlingt), hat der Transistor im Wesentlichen drei Gates, die den Strom durch die Finne oder das Kanalgebiet steuern. Leider ist die vierte Seite, der untere Teil des Kanals, weit von der Gate-Elektrode entfernt und steht daher nicht unter enger Gate-Steuerung. Im Gegensatz dazu, sind in einem GAA FET, alle Seitenflächen des Kanalgebiets von der Gate-Elektrode umgeben, was eine vollständigere Verarmung in dem Kanalgebiet erlaubt und aufgrund steilerer Stromschwankung unter einer Teilschwelle (SS) und einer geringeren, Drain-bedingten Potentialbarriererabsenkung (DIBL) zu weniger Kurzkanaleffekten führt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1, 2, 3, 4A, 5A, 6A und 7A sind perspektivische Ansichten von Zwischenstufen in der Herstellung einer IC-Struktur in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung.
    • 4B, 5B, 6B, 7B, 8, 9, 10A, 11A, 12, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A und 25 sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur entlang eines ersten Schnitts, der entlang einer Längsrichtung von Kanälen und senkrecht zu einer oberen Oberfläche des Substrats verläuft.
    • 10B, 11B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B und 24B sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur entlang eines zweiten Schnitts, der in dem Source-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
    • 10C, 11C, 14C, 15C, 16C, 17C, 18C, 19C, 20C, 21C, 22C, 23C und 24C sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur entlang eines dritten Schnitts, der in dem Drain-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
    • 13B ist eine Querschnittsansicht einer Zwischenherstellungsstufe des IC-Struktur entlang eines vierten Schnitts, der in dem Gate Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
    • 23D und 24D sind Draufsichten von Zwischenherstellungsstufen der IC-Struktur in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung.
    • 26 ist ein Ablaufdiagramm, das ein Verfahren zum Bilden einer IC-Struktur in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 27A, 28A, 29A, 30A und 31 sind Querschnittsansichten von Zwischenherstellungsstufen einer IC-Struktur entlang eines ersten Schnitts, der entlang einer Längsrichtung von Kanälen verläuft.
    • 27B, 28B, 29B und 30B sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur entlang eines zweiten Schnitts, der in dem Source-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
    • 27C, 28C, 29C und 30C sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur entlang eines dritten Schnitts, der in dem Drain-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
    • 28D ist eine Draufsicht einer Zwischenherstellungsstufe der IC-Struktur gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
    • 32 ist ein Ablaufdiagramm, das ein Verfahren zum Bilden einer IC-Struktur in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 33A, 34A, 35A und 36 sind Querschnittsansichten von Zwischenherstellungsstufen einer IC-Struktur entlang eines ersten Schnitts, der entlang einer Längsrichtung von Kanälen verläuft.
    • 33B, 34B und 35B sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur entlang eines zweiten Schnitts, der in dem Source-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
    • 33C, 34C und 35C sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur entlang eines dritten Schnitts, der in dem Drain-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
    • 37 ist ein Ablaufdiagramm, das ein Verfahren zum Bilden einer IC-Struktur in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 38A, 39A, 40A und 41 sind Querschnittsansichten von Zwischenherstellungsstufen einer IC-Struktur entlang eines ersten Schnitts, der entlang einer Längsrichtung von Kanälen verläuft.
    • 38B, 39B und 40B sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur entlang eines zweiten Schnitts, der in dem Source-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
    • 38C, 39C und 40C sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur entlang eines dritten Schnitts, der in dem Drain-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
    • 42 ist ein Ablaufdiagramm, das ein Verfahren zum Bilden einer IC-Struktur in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Element in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden. Wie hier verwendet, sollen „um“, „etwa“, „annähernd“ oder „im Wesentlichen“ im Allgemeinen innerhalb von 20 Prozent oder innerhalb von 10 Prozent oder innerhalb von 5 Prozent eines bestimmten Werts oder Bereichs bedeuten. Hier angegebene Zahlengrößen sind ungefähr, was bedeutet, dass der Begriff „um“, „etwa“, „annähernd“ oder „im Wesentlichen“ geschlussfolgert werden kann, wenn nicht ausdrücklich angegeben.
  • Die vorliegende Offenbarung betrifft im Allgemeinen IC-Strukturen und Verfahren zum Bilden derselben und insbesondere zur Herstellung von Gate-All-Around-Transistoren (GAA-Transistoren) mit rückseitigen Durchkontaktierungen unter Source-Gebieten und/oder Drain-Gebieten der GAA-Transistoren. Es wird auch festgehalten, dass die vorliegende Offenbarung Ausführungsformen in der Form von Mehrfach-Gate-Transistoren präsentiert. Mehrfach-Gate Transistoren weisen jene Transistoren auf, deren Gate-Strukturen an mindestens zwei Seiten eines Kanalgebiets gebildet sind. Diese Mehrfach-Gate-Vorrichtungen können eine p-Metalloxid-Halbleitervorrichtung oder eine n-Metalloxid-Halbleitervorrichtung aufweisen. Es können hier spezifische Beispiele aufgrund ihrer finnenartigen Struktur als FinFET präsentiert und bezeichnet werden. Es sind hier auch Ausführungsformen einer Art von Mehrfach-Gate-Transistor präsentiert, die als eine Gate-All-Around-Vorrichtung (GAA-Vorrichtung) bezeichnet werden. Eine GAA-Vorrichtung weist jede Vorrichtung auf, deren Gate-Struktur oder ein Teil davon an 4 Seiten eines Kanalgebiets gebildet ist (z.B. einen Teil eines Kanalgebiets umgibt). Hier präsentierte Vorrichtungen weisen auch Ausführungsformen auf, deren Kanalgebiete in Nanoblattkanal (Nanoblattkanälen), Nanodrahtkanal (Nanodrahtkanälen) und/oder einer anderen geeigneten Kanalkonfiguration angeordnet sind. Es werden hier Ausführungsformen von Vorrichtungen präsentiert, die ein oder mehrere Kanalgebiete (z.B. Nanoblätter) haben können, die mit einer einzigen, angrenzenden Gate-Struktur verknüpft sind. Ein Durchschnittsfachmann würde jedoch erkennen, dass die Lehren bei einem einzelnen Kanal (z.B. einzelnem Nanoblatt) oder einer beliebigen Anzahl von Kanälen angewendet werden können. Ein Durchschnittsfachmann kann andere Beispiele von Halbleitervorrichtungen erkennen, die von Aspekten der vorliegenden Offenbarung profitieren können.
  • Mit zunehmender Verringerung der Finnenbreite in Finnen-Feldeffekttransistoren (FinFET) könnten Kanalbreitenvariationen Mobilitätsverlust verursachen. GAA-Transistoren, wie Nanoblatt-Transistoren werden als eine Alternative zu Finnen-Feldeffekttransistoren untersucht. In einem Nanoblatt-Transistor ist das Gate des Transistors um den gesamten Kanal (z.B. einen Nanoblatt Kanal oder einen Nanodraht-Kanal) gebildet, sodass der Kanal von dem Gate umgeben oder eingekapselt ist. Ein solcher Transistor hat den Vorteil einer verbesserten elektrostatischen Steuerung des Kanals durch das Gate, wodurch auch Leckströme gemildert werden.
  • In manchen Ausführungsformen wird eine rückseitige Stromschiene benutzt, wodurch mehr Routing-Fläche für eine integrierte Schaltungsstruktur (IC-Struktur) mit einer großen Anzahl von GAA-Transistoren geschaffen wird. Rückseitige Metalldurchkontaktierungen stellen eine elektrische Verbindung zu den GAA-Transistoren bereit, wie zu dem epitaktischen Source-Gebiet. In manchen Ausführungsformen der vorliegenden Offenbarung wird eine epitaktische Nachzüchtungsschicht an einer Rückseite einer epitaktischen Source-Struktur nach Bearbeitung der Wafervorderseite wie auch der Trägersubstrat-Bondingbearbeitung gebildet. Auf diese Weise erfährt die epitaktische Nachzüchtungsschicht weniger thermische Bearbeitung als die epitaktische Source-Struktur und hat somit eine bessere Qualität als die epitaktische Source-Struktur, was wiederum hilft, den Kontaktwiderstand zwischen der rückseitigen Durchkontaktierung und der epitaktischen Nachzüchtungsschicht zu verringern.
  • 1-25 veranschaulichen perspektivische Ansichten und Querschnittsansichten von Zwischenstufen in Bildung einer IC mit Mehrfach-Gate-Vorrichtungen in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Die Schritte, die in 1-25 gezeigt sind, sind auch schematisch in dem Prozessablauf wiedergegeben, der in 26 gezeigt ist. Wie hier verwendet, wird der Begriff „Mehrfach-Gate-Vorrichtung“ zur Beschreibung einer Vorrichtung (z.B. eines Halbleitertransistors) verwendet, bei der mindestens manches Gate-Material an mehreren Seiten mindestens eines Kanals der Vorrichtung angeordnet ist. In manchen Beispielen kann die Mehrfach-Gate-Vorrichtung als eine GAA-Vorrichtung oder eine Nanoblattvorrichtung bezeichnet werden, deren Gate-Material an mindestens vier Seiten mindestens eines Kanals der Vorrichtung angeordnet ist. Das Kanalgebiet kann als eine „Nanostruktur“ bezeichnet werden, die, wie hier verwendet, Kanalgebiete unterschiedlicher Geometrie (z.B. zylindrisch, stangenförmig, Blätter usw.) und verschiedener Dimensionen aufweist.
  • 1, 2, 3, 4A, 5A, 6A und 7A sind perspektivische Ansichten von Zwischenstufen in der Herstellung einer IC-Struktur 100 in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. 4B, 5B, 6B, 7B, 8, 9, 10A, 11A, 12, 13A 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A und 25 sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur 100 entlang eines ersten Schnitts (z.B. Schnitt X-X in 4A), der entlang einer Längsrichtung von Kanälen und senkrecht zu einer oberen Oberfläche des Substrats verläuft. 10B, 11B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B und 24B sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur 100 entlang eines zweiten Schnitts (z.B. Schnitt Y1-Y1 in 4A), der in dem Source-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft. 10C, 11C, 14C, 15C, 16C, 17C, 18C, 19C, 20C, 21C, 22C, 23C und 24C sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur 100 entlang eines dritten Schnitts (z.B. Schnitt Y2-Y2 in 4A), der in dem Drain-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft. 13B ist eine Querschnittsansicht einer Zwischenherstellungsstufe der IC-Struktur 100 entlang eines vierten Schnitts (z.B. Schnitt Y3-Y3 in 4A), der in dem Gate Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft. 23D und 24D sind Draufsichten von Zwischenherstellungsstufen der IC-Struktur 100 in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Es ist klar, dass zusätzliche Betriebe vor, während und nach den Prozessen bereitgestellt sein können, die durch 1-25 gezeigt sind, und manche der unten beschriebenen Betriebe für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Betriebe/Prozesse kann austauschbar sein.
  • Wie bei den anderen Verfahrensausführungsformen und beispielhaften, hier besprochenen Vorrichtungen ist klar, dass Teile der IC-Struktur 100 durch einen CMOS-Technologie-Prozessablauf hergestellt werden können und somit manche Prozesse hier nur kurz beschrieben sind. Weiter kann die beispielhafte IC-Struktur verschiedene andere Vorrichtungen und Merkmale aufweisen, wie andere Arten Vorrichtungen wie zusätzliche Transistoren, bipolare Transistoren, Widerstände, Kondensatoren, Induktoren, Dioden, Sicherungen, statischen Direktzugriffspeicher (SRAM) und/oder andere logische Schaltungen usw., ist aber für ein besseres Verständnis der Konzepte der vorliegenden Offenbarung vereinfacht. In manchen Ausführungsformen weist die beispielhafte IC-Struktur mehrere Halbleitervorrichtungen (z.B. Transistoren) auf, die PFETs, NFETs usw. aufweisen, die miteinander verbunden sein können. Ferner wird festgehalten, dass die Prozessschritte zur Herstellung der IC-Struktur 100, enthaltend sämtliche Beschreibungen in Bezug auf 1-25, wie auch der Rest des Verfahrens und der beispielhaften Figuren, die in dieser Offenbarung bereitgestellt sind, nur beispielhaft sind und keine Einschränkung über das hinaus sein sollen, was im Speziellen in den folgenden Ansprüchen angeführt ist.
  • 1 veranschaulicht eine perspektivische Ansicht einer anfänglichen Struktur. Die anfängliche Struktur weist einen epitaktischen Stapel 120 auf, der über dem Substrat 110 gebildet ist. In manchen Ausführungsformen kann das Substrat 110 Silizium (Si) enthalten. Alternativ kann das Substrat 110 Germanium (Ge), Siliziumgermanium (SiGe), ein III-V-Material (z.B. GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb und/oder GaInAsP; oder eine Kombination davon) oder andere geeignete Halbleitermaterialien enthalten. In manchen Ausführungsformen kann das Substrat 110 eine Halbleiter-auf-Isolator-Struktur (SOI-Struktur) wie eine vergrabene dielektrische Schicht enthalten. Ebenso kann das Substrat 110 alternativ eine vergrabene dielektrische Schicht wie eine vergrabene Oxidschicht (BOX-Schicht) enthalten, wie jene, die durch ein Verfahren, das als eine Trennung durch Implantation von Sauerstoff Technologie (SIMOX-Technologie), Waferbonding, SEG bezeichnet wird, oder ein anderes geeignetes Verfahren gebildet ist.
  • Der epitaktische Stapel 120 weist epitaktische Schichten 122 einer ersten Zusammensetzung auf, in welche epitaktische Schichten 124 einer zweiten Zusammensetzung eingefügt sind. Die erste und die zweite Zusammensetzung können unterschiedlich sein. In manchen Ausführungsformen sind die epitaktischen Schichten 122 SiGe und die epitaktischen Schichten 124 sind Silizium (Si). Es sind jedoch andere Ausführungsformen möglich, enthaltend jene, die eine erste Zusammensetzung und eine zweite Zusammensetzung mit verschiedenen Oxidationsraten und/oder verschiedener Ätzselektivität bereitstellen. In manchen Ausführungsformen enthalten die epitaktischen Schichten 122 SiGe und wenn die epitaktischen Schichten 124 Si enthalten, ist die Si-Oxidationsrate der epitaktischen Schichten 124 kleiner als die SiGe-Oxidationsrate der epitaktischen Schichten 122.
  • Die epitaktischen Schichten 124 oder Teile davon können Nanostrukturkanal (Nanostrukturkanäle) des Mehrfach-Gate-Transistors bilden. Der Begriff Nanostruktur wird hier zum Bezeichnen jedes Materialteils in Nanoskala- oder Mikroskaladimensionen und mit einer länglichen Form verwendet, unabhängig von der Querschnittsform dieses Teils. Daher bezeichnet dieser Begriff längliche Materialteile (z.B. Nanodrähte) mit sowohl kreisförmigem und im Wesentlichen kreisförmigem Querschnitt als auch balken- oder stabförmige Materialteile (z.B. Nanoblätter, Nanostäbe), enthaltend zum Beispiel eine zylindrische Form oder einen im Wesentlichen rechteckigen Querschnitt. Die Verwendung der epitaktischen Schichten 124 zur Definition eines Kanals oder von Kanälen einer Vorrichtung ist weiter unten besprochen.
  • Es wird festgehalten, dass drei Schichten der epitaktischen Schichten 122 und drei Schichten der epitaktischen Schichten 124 abwechselnd angeordnet sind, wie in 1 veranschaulicht, die nur der Veranschaulichung dient und keine Einschränkung über das hinaus sein soll, was im Speziellen in den Ansprüchen angeführt ist. Es ist klar, dass eine beliebige Anzahl epitaktischer Schichten in dem epitaktischen Stapel 120 gebildet werden kann; wobei die Anzahl von Schichten von der gewünschten Anzahl von Kanalgebieten für den Transistor abhängt. In manchen Ausführungsformen ist die Anzahl von epitaktischen Schichten 124 zwischen 2 und 10.
  • In manchen Ausführungsformen hat jede epitaktische Schicht 122 eine Dicke im Bereich von etwa 1 Nanometer (nm) bis etwa 10 nm, aber andere Bereiche liegen im Umfang verschiedener Ausführungsformen der vorliegenden Offenbarung. Die epitaktischen Schichten 122 können im Wesentlichen von gleichförmiger Dicke sein. In manchen Ausführungsformen hat jede epitaktische Schicht 124 eine Dicke im Bereich von etwa 1 nm bis etwa 10 nm, aber andere Bereiche sind im Umfang verschiedener Ausführungsformen der vorliegenden Offenbarung. In manchen Ausführungsformen haben die epitaktischen Schichten 124 des Stapels im Wesentlichen gleichförmige Dicke. Wie unten ausführlicher beschrieben ist, können die epitaktischen Schichten 124 als Kanalgebiet(e) für eine anschließend gebildete Mehrfach-Gate-Vorrichtung dienen und die Dicke wird basierend auf Überlegungen bezüglich Vorrichtungsleistung gewählt. Die epitaktischen Schichten 122 im (in) Kanalgebiete(n) können schließlich entfernt werden und zum Definieren eines vertikalen Abstands zwischen benachbartem Kanalgebiet (benachbarten Kanalgebieten) für eine anschließend gebildete Mehrfach-Gate-Vorrichtung dienen und die Dicke wird basierend auf Überlegungen bezüglich Vorrichtungsleistung gewählt. Daher können die epitaktischen Schichten 122 auch als Opferschichten bezeichnet werden und epitaktischen Schichten 124 können auch als Kanalschichten bezeichnet werden.
  • Als Beispiel kann epitaktisches Züchten der Schichten des Stapels 120 durch einen Molekularstrahlepitaxieprozess (MBE-Prozess), einen metallorganischen chemischen Dampfphasenabscheidungsprozess (MOCVD-Prozess) und/oder andere geeignete epitaktische Wachstumsprozesse durchgeführt werden. In manchen Ausführungsformen enthalten die epitaktisch gezüchteten Schichten wie die epitaktischen Schichten 124 dasselbe Material wie das Substrat 110. In manchen Ausführungsformen enthalten die epitaktisch gezüchteten Schichten 122 und 124 ein anderes Material als das Substrat 110. Wie oben angegeben, enthalten in mindestens manchen Beispielen die epitaktischen Schichten 122 eine epitaktisch gezüchtete Siliziumgermaniumschicht (SiGe-Schicht) und die epitaktischen Schichten 124 enthalten eine epitaktisch gezüchtete Siliziumschicht (Si-Schicht). Alternativ können in manchen Ausführungsformen entweder die epitaktischen Schichten 122 und 124 andere Materialien wie Germanium, einen Verbindungshalbleiter wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP oder Kombinationen davon enthalten. Wie besprochen, können die Materialien der epitaktischen Schichten 122 und 124 basierend auf Bereitstellen unterschiedlicher Oxidations- und/oder Ätzselektivitätseigenschaften gewählt werden. In manchen Ausführungsformen sind die epitaktischen Schichten 122 und 124 im Wesentlichen frei von Dotierstoff (z.B. mit einer extrinsischen Dotierstoffkonzentration von etwa 0 cm-3 bis etwa 1×1018 cm-3), wo zum Beispiel keine absichtliche Dotierung während des epitaktischen Wachstumsprozesses durchgeführt wird.
  • 2 veranschaulicht eine perspektivische Ansicht zur Bildung mehrerer Halbleiterfinnen 130, die sich von dem Substrat 110 erstrecken. In verschiedenen Ausführungsformen weist jede der Finnen 130 ein Substratteil 112, das aus dem Substrat 110 gebildet ist, und Teile jeder der epitaktischen Schichten des epitaktischen Stapels, enthaltend epitaktische Schichten 122 und 124, auf.
  • In der Ausführungsform, wie in 1 und 2 veranschaulicht, wird eine Hartmaskenschicht (HM-Schicht) 910 über dem epitaktischen Stapel 120 vor Strukturieren der Finnen 130 gebildet. In manchen Ausführungsformen enthält die HM-Schicht eine Oxidschicht 912 (z.B. eine Pad-Oxidschicht, die SiO2 enthalten kann) und eine Nitridschicht 914 (z.B. eine Pad-Nitridschicht, die Si3N4 enthalten kann), die über der Oxidschicht gebildet ist. Die Oxidschicht 912 kann als eine Adhäsionsschicht zwischen dem epitaktischen Stapel 120 und der Nitridschicht 914 dienen und kann als eine Ätzstoppschicht zum Ätzen der Nitridschicht 914 dienen. In manchen Beispielen enthält die HM Oxidschicht 912 thermisch gezüchtetes Oxid, durch chemische Dampfphasenabscheidung (CVD) abgeschiedenes Oxid und/oder durch Atomlagenabscheidung (ALD) abgeschiedenes Oxid. In manchen Ausführungsformen wird die HM-Nitridschicht 914 auf der HM Oxidschicht 912 durch CVD und/oder andere geeignete Techniken abgeschieden.
  • Die Finnen 130 können anschließend unter Verwendung geeigneter Prozesse hergestellt werden, umfassend Fotolithografie und Ätzprozesse. Der Fotolithografieprozess kann Bilden einer Fotolackschicht (nicht gezeigt) über der HM-Schicht 910, Belichten des Fotolacks mit einer Struktur, Durchführen von Backprozessen nach Belichtung und Entwickeln des Fotolacks zur Bildung einer strukturierten Maske, die den Fotolack aufweist, umfassen. In manchen Ausführungsformen kann Strukturieren des Fotolacks zur Bildung des strukturierten Maskenelements unter Verwendung eines Elektronenstrahllithografieprozesses (e-Strahllithografieprozess) oder eines Extremultraviolettlithografieprozesses (EUV-Lithografieprozess) unter Verwendung von Licht im EUV-Bereich mit einer Wellenlänge von zum Beispiel etwa 1-100 nm durchgeführt werden. Die strukturierte Maske kann dann verwendet werden, um die Gebiete des Substrats 110 und die darauf gebildeten Schichten zu schützen, während ein Ätzprozess Gräben 102 in ungeschützten Gebieten durch die HM-Schicht 910, durch den epitaktischen Stapel 120 und in das Substrat 110 bildet, wodurch die mehreren erweiterten Finnen 130 zurückbleiben. Die Gräben 102 können unter Verwendung von Trockenätzen (z.B. reaktives Ionenätzen), Nassätzen und/oder einer Kombination davon geätzt werden. Es können auch zahlreiche andere Ausführungsformen von Verfahren zur Bildung der Finnen auf dem Substrat verwendet werden, umfassend zum Beispiel Definieren des Finnengebiets (z.B. durch Maske oder Isolationsgebiete) und epitaktisches Züchten des epitaktischen Stapels 120 in der Form der Finnen 130. Die Finnen 130 können unter Verwendung geeigneter Prozesse hergestellt werden, umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, die erlauben, dass Strukturen geschaffen werden, die zum Beispiel kleinere Teilungen haben, als sonst unter Verwendung eines einzelnen direkten Fotolithografieprozesses erhältlich wären. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter oder Dorne können dann zum Strukturieren der Finnen 130 durch Ätzen des anfänglichen epitaktischen Stapels 120 verwendet werden. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen.
  • 3 veranschaulicht eine perspektivische Ansicht zur Bildung einer Flachgrabenisolierstruktur (STI-Struktur) 140, die seitlich untere Abschnitte der Finnen 130 umgibt. Als Beispiel und nicht zur Einschränkung wird zuerst eine dielektrische Schicht über dem Substrat 110 abgeschieden, die die Gräben 102 mit dem dielektrischen Material füllt. In manchen Ausführungsformen kann die dielektrische Schicht Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silicatglas (FSG), ein Low-k Dielektrikum, Kombinationen davon und/oder andere geeignete Materialien enthalten. In verschiedenen Beispielen kann die dielektrische Schicht durch einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVD-Prozess), einen fließfähigen CVD-Prozess, einen ALD-Prozess, einen physikalischen Dampfphasenabscheidungsprozess (PVD-Prozess) und/oder einen anderen geeigneten Prozess abgeschieden werden. In manchen Ausführungsformen kann die IC-Struktur 100 nach Abscheiden der dielektrischen Schicht getempert werden, zum Beispiel um die Qualität der dielektrischen Schicht zu verbessern. In manchen Ausführungsformen kann die dielektrische Schicht (und anschließend gebildete STI-Struktur 140) eine mehrschichtige Struktur aufweisen, zum Beispiel mit einer oder mehreren Auskleidungsschichten.
  • In manchen Ausführungsformen zum Bilden der Isolationsmerkmale (STI-Merkmale) wird nach Abscheiden der dielektrischen Schicht das abgeschiedene dielektrische Material ausgedünnt und geebnet, zum Beispiel durch einen chemisch-mechanischen Polierprozess (CMP-Prozess). In manchen Ausführungsformen dient die HM-Schicht 910 (wie in 2 veranschaulicht) als eine CMP-Stoppschicht. Die STI-Struktur 140 um die Finnen 130 werden vertieft. Unter Bezugnahme auf das Beispiel von 3 wird die STI-Struktur 140 vertieft, wodurch die Finnen 130 bereitgestellt werden, die sich über die STI-Struktur 140 erstrecken. In manchen Ausführungsformen kann der Vertiefungsprozess einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon umfassen. Die HM-Schicht 910 kann auch vor, während und/oder nach der Vertiefung der STI-Struktur 140 entfernt werden. Die Nitridschicht 914 der HM-Schicht 910 kann zum Beispiel durch einen Nassätzprozess unter Verwendung von H3PO4 oder anderen geeigneten Ätzmitteln entfernt werden. In manchen Ausführungsformen wird die Oxidschicht 912 der HM-Schicht 910 durch dasselbe Ätzmittel entfernt, das zum Vertiefen der STI-Struktur 140 verwendet wird. In manchen Ausführungsformen wird eine Vertiefungstiefe kontrolliert (z.B. durch Kontrollieren einer Ätzzeit), um so zu einer gewünschten Höhe des freigelegten oberen Teils der Finnen 130 zu führen. In der veranschaulichten Ausführungsform legt die gewünschte Höhe jede der Schichten des epitaktischen Stapels 120 in den Finnen 130 frei.
  • Unter Bezugnahme auf 4A und 4B wird eine Gate-Struktur 150 gebildet. In manchen Ausführungsformen ist die Gate-Struktur 150 eine Dummy-Gate-Struktur (Opfer-Gate-Struktur), die anschließend entfernt wird. Daher ist in manchen Ausführungsformen unter Verwendung eines Gate-last-Prozesses die Gate-Struktur 150 eine Dummy-Gate-Struktur und wird durch die endgültige Gate-Struktur in einer anschließenden Bearbeitungsstufe der IC-Struktur 100 ersetzt. Insbesondere kann die Dummy-Gate-Struktur 150 in einer späteren Bearbeitungsstufe durch eine High-k dielektrische Schicht (HK) und Metall-Gate-Elektrode (MG) wie unten besprochen ersetzt werden. In manchen Ausführungsformen wird die Dummy-Gate-Struktur 150 über dem Substrat 110 gebildet und ist mindestens teilweise über den Finnen 130 angeordnet. Der Teil der Finnen 130, der unter der Dummy-Gate-Struktur 150 liegt, kann als das Kanalgebiet bezeichnet werden. Die Dummy-Gate-Struktur 150 kann auch ein Source/Drain-Gebiet (S/D-Gebiet) der Finnen 130 definieren, zum Beispiel die Gebiete der Finne 130 neben dem und an gegenüberliegenden Seiten des Kanalgebiets.
  • In der veranschaulichten Ausführungsform bildet die Dummy-Gate-Herstellung zuerst eine Dummy-Gate-Dielektrikumschicht 152 über den Finnen 130. In manchen Ausführungsformen kann die Dummy-Gate-Dielektrikumschicht 152 SiO2, Siliziumnitrid, ein High-k dielektrisches Material und/oder anderes geeignetes Material enthalten. In verschiedenen Beispielen kann die Dummy-Gate-Dielektrikumschicht 152 durch einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVD-Prozess), einen fließfähigen CVD-Prozess, einen ALD-Prozess, einen PVD-Prozess oder anderen geeigneten Prozess abgeschieden werden. Als Beispiel kann die Dummy-Gate-Dielektrikumschicht 152 verwendet werden, um Schäden an den Finnen 130 durch anschließende Prozesse (z.B. anschließende Bildung der Dummy-Gate-Struktur) zu vermeiden. Anschließend werden andere Teile der Dummy-Gate-Struktur 150 gebildet, aufweisend eine Dummy-Gate-Elektrodenschicht 154 und eine Hartmaske, die mehrere Schichten 156 und 158 (z.B. eine Oxidschicht 156 und eine Nitridschicht 158) aufweisen kann. In manchen Ausführungsformen wird die Dummy-Gate-Struktur 150 durch verschiedene Prozessschritte wie Schichtabscheiden, Strukturieren, Ätzen wie auch andere geeignete Bearbeitungsschritte gebildet. Beispielhafte Schichtabscheidungsprozesse umfassen CVD (umfassend sowohl Niederdruck-CVD als auch plasmaverstärkte CVD), PVD, ALD, Wärmeoxidation, e-Strahlverdampfung oder andere geeignete Abscheidungstechniken oder Kombinationen davon. Beim Bilden der Gate-Struktur umfasst zum Beispiel der Strukturierungsprozess einen Lithografieprozess (z.B. Fotolithografie oder e-Strahllithografie), der weiter Fotolackbeschichtung (z.B. Spin-on-Beschichtung), Weichbacken, Maskenausrichtung, Belichtung, Backen nach Belichtung, Fotolackentwicklung, Spülen, Trocknen (z.B. Spin-Trocknen und/oder Hartbacken), andere geeignete Lithografietechniken und/oder Kombinationen davon umfassen kann. In manchen Ausführungsformen kann der Ätzprozess Trockenätzen (z.B. RIE Ätzen), Nassätzen und/oder andere Ätzverfahren umfassen. In manchen Ausführungsformen kann die Dummy-Gate-Elektrodenschicht 154 polykristallines Silizium (Polysilizium) enthalten. In manchen Ausführungsformen weist die Hartmaske eine Oxidschicht 156 wie eine Pad-Oxidschicht auf, die SiO2 enthalten kann, und eine Nitridschicht 158, wie eine Pad-Nitridschicht, die Si3N4 und/oder Siliziumoxynitrid enthalten kann. In manchen Ausführungsformen wird die Dummy-Gate-Dielektrikumschicht 152 nach Strukturieren der Dummy-Gate-Elektrodenschicht 154 von den S/D Gebieten der Finnen 130 entfernt. Der Ätzprozess kann ein Nassätzen, ein Trockenätzen und/oder eine Kombination davon umfassen. Der Ätzprozess wird gewählt, um die Dummy-Gate-Dielektrikumschicht 152 selektiv zu ätzen, ohne im Wesentlichen die Finnen 130, die Dummy-Gate-Elektrodenschicht 154, die Oxidschicht 156 und die Nitridschicht 158 zu ätzen.
  • 4A und 4B veranschaulichen ebenfalls eine Bildung von Gate-Abstandhaltern 162 an Seitenwänden der Dummy-Gate-Strukturen 150 und von Finnenabstandhaltern 164 an Seitenwänden der Halbleiterfinnen 130. In manchen Ausführungsformen einer Bildung dieser Abstandhalter 162, 164 wird zuerst eine Abstandhaltermaterialschicht 160 auf dem Substrat 110 abgeschieden. Die Abstandhaltermaterialschicht 160 kann eine konforme Schicht sein, die anschließend geätzt wird, um Gate-Seitenwandabstandhalter 162 und Finnenseitenwandabstandhalter 164 zu bilden. In der veranschaulichten Ausführungsform wird eine Abstandhaltermaterialschicht 160 konform auf oberen und Seitenwänden der Dummy-Gate-Strukturen 150 und der Finnen 130 angeordnet. In manchen Ausführungsformen weist die Abstandhaltermaterialschicht 160 mehrere Schichten auf, wie eine erste Abstandhalterschicht und eine zweite Abstandhalterschicht, die über der ersten Abstandhalterschicht gebildet ist. Die Abstandhaltermaterialschicht 160 kann ein oder mehrere dielektrische Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, SiCN-Filme, Siliziumoxycarbid, SiOCN-Filme und/oder Kombinationen davon enthalten. Als Beispiel kann die Abstandhaltermaterialschicht 160 durch Abscheiden eines dielektrischen Materials über der Gate-Struktur 150 unter Verwendung von Prozessen wie CVD-Prozess, ein subatmosphärischer CVD-Prozess (SACVD-Prozess), ein fließfähiger CVD-Prozess, ein ALD-Prozess, ein PVD-Prozess oder ein anderer geeigneter Prozess abgeschieden werden. Ein anisotroper Ätzprozess wird dann auf der abgeschiedenen Abstandhaltermaterialschicht 160 durchgeführt, um Teile der Finnen 130 freizulegen, die nicht von der Dummy-Gate-Struktur 150 (z.B. in Source/Drain-Gebieten der Finnen 130) bedeckt sind. Teile der Abstandhaltermaterialschicht 160 direkt über der Dummy-Gate-Struktur 150 können durch diesen anisotropen Ätzprozess vollständig entfernt werden. Teile der Abstandhaltermaterialschicht 160 an Seitenwänden der Dummy-Gate-Struktur 150 verbleiben, um als Gate-Abstandhalter 162 zu dienen, und Teile der Abstandhaltermaterialschicht 160 an unteren Teilen der Seitenwände der Halbleiterfinnen 130 verbleiben, um als Finnenabstandhalter 164 zu dienen.
  • Unter Bezugnahme auf 5A und 5B werden freiliegende Teile der Halbleiterfinnen 130, die sich seitlich über die Gate-Abstandhalter 162 (z.B. in Source/Drain-Gebieten der Finnen 130) hinaus erstrecken, unter Verwendung zum Beispiel eines anisotropen Ätzprozesses geätzt, der die Dummy-Gate-Struktur 150 und die Gate-Abstandhalter 162 als eine Ätzmaske verwendet, was zu Vertiefungen R1 in die Halbleiterfinnen 130 und zwischen entsprechenden Dummy-Gate-Strukturen 150 führt. Nach dem anisotropen Ätzen sind Stirnflächen der Opferschichten 122 und Kanalschichten 124 mit entsprechenden äußersten Seitenwänden der Gate-Abstandhalter 162 aufgrund des anisotropen Ätzens ausgerichtet. In manchen Ausführungsformen kann das anisotrope Ätzen durch ein chemisches Trockenätzen mit einer Plasmaquelle und einem Reaktionsgas durchgeführt werden. Die Plasmaquelle kann eine induktiv gekoppelte Plasmaquelle (ICR-Quelle), eine Transformator gekoppelte Plasmaquelle (TCP-Quelle), eine Elektronenzyklotronresonanzquelle (ECR-Quelle) oder dergleichen sein und das Reaktionsgas kann zum Beispiel ein fluorbasiertes Gas (wie SF6, CH2F2, CH3F, CHF3 oder dergleichen), chlorbasiertes Gas (z.B. Cl2), Bromwasserstoffgas (HBr), Sauerstoffgas (O2), dergleichen oder Kombinationen davon sein.
  • Danach, unter Bezugnahme auf 6A und 6B, werden die Opferschichten 122 seitlich oder horizontal unter Verwendung geeigneter Ätztechniken vertieft, wodurch seitliche Vertiefungen R2, die jeweils vertikal sind, zwischen entsprechenden Kanalschichten 124 erhalten werden. Dieser Schritt kann unter Verwendung eines selektiven Ätzprozesses durchgeführt werden. Als Beispiel und nicht zur Einschränkung sind die Opferschichten 122 SiGe und die Kanalschichten 124 sind Silizium, wodurch das selektive Ätzen der Opferschichten 122 möglich ist. In manchen Ausführungsformen umfasst das selektive Nassätzen eine APM-Ätzung (z.B. Ammoniakhydroxid-Wasserstoffperoxid-Wasser-Gemisch), die SiGe bei einer schnelleren Ätzrate ätzt als sie Si ätzt. In manchen Ausführungsformen umfasst das selektive Ätzen SiGe-Oxidation, gefolgt von einer SiGeOx-Entfernung. Zum Beispiel kann die Oxidation durch reines O3 bereitgestellt sein, und dann wird SiGeOx durch ein Ätzmittel wie NH4OH entfernt, das SiGeOx bei einer schnelleren Ätzrate selektiv ätzt als es Si ätzt. Überdies, da die Oxidationsrate von Si viel niedriger (manchmal um das 30-Fache niedriger) als die Oxidationsrate von SiGe ist, bleiben die Kanalschichten 124 im Wesentlichen während der seitlichen Vertiefung der Opferschichten 122 intakt. Infolgedessen erstrecken sich die Kanalschichten 124 seitlich über gegenüberliegende Stirnflächen der Opferschichten 122 hinaus.
  • Danach, wie in 7A und 7B veranschaulicht, wird eine innere Abstandhaltermaterialschicht 170 gebildet, um die Vertiefungen R2 zu füllen, die durch seitliches Ätzen der Opferschichten 122 verbleiben, wie oben unter Bezugnahme auf 6A und 6B besprochen. Die innere Abstandhaltermaterialschicht 170 kann ein Low-K dielektrisches Material sein, wie SiO2, SiN, SiCN oder SiOCN, und kann durch ein geeignetes Abscheidungsverfahren wie ALD gebildet werden. Nach dem Abscheiden der inneren Abstandhaltermaterialschicht 170 kann ein anisotroper Ätzprozess durchgeführt werden, um das abgeschiedene innere Abstandhaltermaterial 170 zu trimmen, sodass nur Teile des abgeschiedenen inneren Abstandhaltermaterials 170 verbleiben, die die Vertiefungen R2 füllen, die durch das seitliche Ätzen der Opferschichten 122 verbleiben. Nach dem Trimmungsprozess werden die verbleibenden Teile des abgeschiedenen inneren Abstandhaltermaterials der Einfachheit wegen als innere Abstandhalter 170 bezeichnet. Die inneren Abstandhalter 170 dienen zum Isolieren von Metall-Gates von Source/Drain-epitaktischen Strukturen, die in anschließender Bearbeitung gebildet werden. In dem Beispiel von 7A und 7B sind Seitenwände der inneren Abstandhalter 170 mit Seitenwänden der Kanalschichten 124 ausgerichtet.
  • In manchen Ausführungsformen, unter Bezugnahme auf 8, werden Source-Gebiete S von Finnen 130 weiter vertieft, sodass epitaktische Opferstecker anschließend in den vertieften Source-Gebieten S gebildet und dann mit rückseitigen Durchkontaktierungen in anschließender Bearbeitung ersetzt werden können. In manchen Ausführungsformen des Source-Gebietvertiefungsschritts wird zuerst eine strukturierte Maske P3 gebildet, um Drain-Gebiete D von Finnen 130 zu bedecken, aber nicht über den Source-Gebieten S von Finnen 130, und dann werden die Source-Gebiete S der Finnen 130 vertieft, wodurch Source-Gebietvertiefungen R3 in den Finnen 130 erhalten werden. In manchen Ausführungsformen kann die strukturierte Maske P3 eine Fotolackmaske sein, die durch einen geeigneten Fotolithografieprozess gebildet wird. Zum Beispiel kann der Fotolithografieprozess Spin-on-Beschichtung einer Fotolackschicht über der Struktur, wie in 7A und 7B veranschaulicht, Durchführen von Backprozessen nach Belichtung und Entwickeln der Fotolackschicht, um die strukturierte Maske P3 zu bilden, umfassen. In manchen Ausführungsformen kann Strukturieren des Fotolacks zur Bildung des strukturierten Maskenelements unter Verwendung eines Elektronenstrahllithografieprozesses (e-Strahl-Lithografieprozess) oder eines Extremultraviolettlithografieprozesses (EUV-Lithografieprozess) durchgeführt werden.
  • Sobald die strukturierte Maske P3 gebildet ist, können die Source-Gebietvertiefungen R3 in den Source-Gebieten S unter Verwendung zum Beispiel eines anisotropen Ätzprozesses durchgeführt werden. In manchen Ausführungsformen kann das anisotrope Ätzen durch ein chemisches Trockenätzen mit einer Plasmaquelle und einem Reaktionsgas durchgeführt werden. Als Beispiel und nicht zur Einschränkung kann die Plasmaquelle eine induktiv gekoppelte Plasmaquelle (ICR-Quelle), eine Transformator gekoppelte Plasmaquelle (TCP-Quelle), eine Elektronenzyklotronresonanzquelle (ECR-Quelle) oder dergleichen sein und das Reaktionsgas kann zum Beispiel ein fluorbasiertes Gas (wie SF6, CH2F2, CH3F, CHF3 oder dergleichen), chloridbasiertes Gas (z.B. Cl2), Bromwasserstoffgas (HBr), Sauerstoffgas (O2), dergleichen oder Kombinationen davon sein.
  • 9 veranschaulicht Bildung eines epitaktischen Opfersteckers 180 in einer Source-Gebietvertiefung R3. In manchen Ausführungsformen dieses Schritts, mit der strukturierten Maske P3 in Position, wird ein epitaktischer Wachstumsprozess durchgeführt, um ein epitaktisches Material in der Source-Gebietvertiefung R3 zu bilden, bis das epitaktische Material einen epitaktischen Opferstecker 180 aufbaut, während es die Source-Gebietvertiefung R3 füllt. Das epitaktische Material hat eine andere Zusammensetzung als das Substrat 110, was zu unterschiedlicher Ätzselektivität zwischen dem epitaktischen Opferstecker 180 und dem Substrat 110 führt. Zum Beispiel ist das Substrat 110 Si und der epitaktische Opferstecker 180 ist SiGe. In manchen Ausführungsformen ist der epitaktische Opferstecker 180 SiGe, frei von p-Dotierstoffen (z.B. Bor) und n-Dotierstoffen (z.B. Phosphor), da der epitaktische Opferstecker 180 in anschließender Bearbeitung entfernt wird und nicht als ein Source-Anschluss eines Transistors in einem IC-Endprodukt dient. Sobald die Bildung des epitaktischen Opfersteckers 180 vollendet ist, wird die strukturierte Maske P3 zum Beispiel durch Veraschen entfernt.
  • Um zu vermeiden, dass SiGe unabsichtlich an Stirnflächen der Si-Kanalschichten 124 gebildet wird, kann der SiGe-Stecker 180 in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung mit dem Boden nach oben gezüchtet werden. Als Beispiel und nicht zur Einschränkung kann der SiGe-Stecker 180 durch einen epitaktische Abscheidungs-/Teilätzprozess gezüchtet werden, wobei der epitaktische Abscheidungs-/Teilätzprozess mindestens einmal wiederholt wird. Ein solcher wiederholter Abscheidungs-/Teilätzprozess wird auch als ein zyklischer Abscheidungsätzprozess (CDE-Prozess) bezeichnet. In manchen Ausführungsformen wird der SiGe-Stecker 180 durch selektives epitaktisches Wachstum (SEG) gezüchtet, wobei ein Ätzgas hinzugefügt wird, um das selektive Wachstum von Siliziumgermanium von der unteren Oberfläche der Source-Gebietvertiefung R3 zu unterstützen, die eine erste Kristallebene hat, aber nicht von den vertikalen Stirnflächen der Kanalschichten 124, die eine zweite Kristallebene haben, die sich von der ersten Kristallebene unterscheidet. Zum Beispiel wird der SiGe-Stecker 180 unter Verwendung von Reaktionsgasen wie HCl als ein Ätzgas, GeH4 als ein Ge-Vorläufergas, DCS und/oder SiH4 als ein Si-Vorläufergas, H2 und/oder N2 als ein Trägergas epitaktisch gezüchtet. In manchen Ausführungsformen kann das Ätzgas andere chlorhaltige Gase oder bromhaltige Gase sein, wie Cl2, BCl3, BiCl3, BiBr3 oder dergleichen.
  • SiGe-Abscheidungsbedingungen werden derart kontrolliert (z.B. durch Abstimmen von Strömungsratenverhältnis unter Ge-Vorläufergas, Si-Vorläufergas und Trägergas), dass die SiGe-Wachstumsrate auf der unteren Oberfläche der Source-Gebietvertiefung R3 schneller ist als die SiGe-Wachstumsrate an den vertikalen Stirnflächen der Kanalschichten 124, da die untere Oberfläche der Source-Gebietvertiefung R3 und die vertikalen Stirnflächen der Kanalschichten 124 unterschiedliche Kristallorientierungsebenen haben. Daher fördert der SiGe-Abscheidungsschritt, der den Ätzschritt beinhaltet, ein SiGe-Wachstum von unten nach oben. Zum Beispiel wird SiGe von der unteren Oberfläche der Source-Gebietvertiefung R3 bei einer schnelleren Rate als jener von den Stirnflächen der Kanalschichten 124 gezüchtet. Das Ätzgas ätzt SiGe, das von den Stirnflächen der Kanalschichten 124 wächst, wie auch SiGe, das von der unteren Oberfläche der Source-Gebietvertiefung R3 wächst, bei vergleichbaren Ätzraten. Da jedoch die SiGe-Wachstumsrate von der unteren Oberfläche der Source-Gebietvertiefung R3 schneller ist als jene von den Stirnflächen der Kanalschichten 124, ist der Nettoeffekt, dass SiGe im Wesentlichen von der unteren Oberfläche von Source-Gebietvertiefung R3 von unten nach oben wächst. Als Beispiel und nicht zur Einschränkung stoppt in dem Abscheiden-Ätzen-Zyklus des CDE-Prozesses der Ätzschritt, sobald die Stirnflächen der Kanalschichten 124 freiliegen und das SiGe, das von der unteren Oberfläche der Source-Gebietvertiefung R3 wächst, verbleibt in der Source-Gebietvertiefung R3, da es dicker ist als das SiGe, das von den Stirnflächen der Kanalschichten 124 wächst. Daher kann das Wachstum von unten nach oben erzielt werden. Der CDE-Prozess, wie oben besprochen, ist nur ein Beispiel, um zu erklären, wie SiGe-Stecker 180 in Source-Gebietvertiefung R3, aber in Abwesenheit von Stirnflächen von Si-Kanalschichten 124 gebildet werden, und andere geeignete Techniken können auch zur Bildung der SiGe-Stecker 180 verwendet werden.
  • 10A-10C veranschaulichen Bildung von epitaktischen Source/Drain-Strukturen 190S/190D. Genauer wird die epitaktische Source-Struktur 190S über dem epitaktischen Opferstecker 180 in dem vertieften Source-Gebiet S der Finne 130 gebildet und die epitaktische Drain-Struktur 190D wird über dem Drain-Gebiet D der Finne 130 gebildet. Die epitaktischen Source/Drain-Strukturen 190S/190 können durch Durchführen eines epitaktischen Wachstumsprozesses gebildet werden, der ein epitaktisches Material auf dem epitaktischen Opferstecker 180 und der Finne 130 bereitstellt. Während des epitaktischen Wachstumsprozesses begrenzen die Dummy-Gate-Strukturen 150 und Gate-Seitenwandabstandhalter 162 die epitaktischen Source/Drain-Strukturen 190S/190D auf die Source/Drain-Gebiete S/D. Geeignete epitaktische Prozesse enthalten CVD-Abscheidungstechniken (z.B. Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. Der epitaktische Wachstumsprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung von Halbleitermaterialien der Finnen 130, dem epitaktischen Opferstecker 180 und den Kanalschichten 124 interagieren.
  • In manchen Ausführungsformen können die epitaktischen Source/Drain-Strukturen 190S/190D Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP oder anderes geeignetes Material enthalten. Die epitaktischen Source/Drain-Strukturen 190S/190D können während des epitaktischen Prozesses durch Einführen von Dotierspezies in-situ dotiert werden, enthaltend: p-Dotierstoffe, wie Bor oder BF2; n-Dotierstoffe, wie Phosphor oder Arsen; und/oder andere geeignete Dotierstoffe, enthaltend Kombinationen davon. Wenn die epitaktischen Source/Drain-Strukturen 190S/190D nicht in-situ dotiert werden, wird ein Implantationsprozess (d.h. eine Übergangsimplantationsprozess) durchgeführt, um die epitaktischen Source/Drain-Strukturen 190S/190D zu dotieren. In manchen beispielhaften Ausführungsformen enthalten die epitaktischen Source/Drain-Strukturen 190S/190D in einer NFET-Vorrichtung SiP, während jene in einer PFET-Vorrichtung GeSnB und/oder SiGeSnB enthalten.
  • In manchen Ausführungsformen weist jede der epitaktischen Source/Drain-Strukturen 190S/190D eine erste epitaktische Schicht 192 und eine zweite epitaktische Schicht 194 über der ersten epitaktischen Schicht 192 auf. Die erste und die zweite epitaktische Schicht 192 und 194 können mindestens im Germaniumatomprozentsatz (Ge%) oder der Phosphorkonzentration (P%) verschieden sein. In der gezeigten Ausführungsform kann die erste epitaktische Schicht 192 nicht nur von oberen Oberflächen der epitaktischen Opferstecker 180 und der Finnen 130 wachsen, sondern kann auch von Stirnflächen der Kanalschichten 124 wachsen. Der Grund ist, dass Bildung der epitaktischen Source/Drain-Strukturen 190S/190D den zuvor in Bezug auf den epitaktischen Opferstecker 180 besprochenen Ansatz von unten nach oben nicht erfordert.
  • Manchmal, wenn die epitaktischen Source/Drain-Strukturen 190S/190D GeSnB und/oder SiGeSnB zum Bilden von PFETs enthalten, unterscheiden sich die erste und die zweite epitaktische Schicht 192 und 194 mindestens in Germaniumatomprozentsatz (Ge%). In gewissen Ausführungsformen hat die erste SiGe-Schicht 192 einen geringeren Germaniumatomprozentsatz als die zweite SiGe-Schicht 194. Ein niedriger Germaniumatomprozentsatz in der ersten SiGe-Schicht 192 kann dazu beitragen, die Schottky-Barriere mit dem undotierten Si in den Finnen 130 zu verringern. Ein hoher Germaniumatomprozentsatz in der zweiten SiGe-Schicht 194 kann dazu beitragen, Source/Drain-Kontaktwiderstand zu verringern. Als Beispiel und nicht zur Einschränkung ist der Germaniumatomprozentsatz in der ersten SiGe-Schicht 192 in einem Bereich von etwa 10% bis etwa 20% und der Germaniumatomprozentsatz in der zweiten SiGe-Schicht 194 ist in einem Bereich von etwa 20% bis etwa 60%, aber andere Bereiche sind im Umfang verschiedener Ausführungsformen der vorliegenden Offenbarung. In manchen Ausführungsformen kann die zweite SiGe-Schicht 194 einen abgestuften Germaniumatomprozentsatz haben. Zum Beispiel nimmt der Germaniumatomprozentsatz in der zweiten SiGe-Schicht 194 mit zunehmendem Abstand von der ersten SiGe-Schicht 192 zu.
  • In manchen Ausführungsformen, wo die epitaktischen Source/Drain-Strukturen 190S/190D SiP zum Bilden NFETs enthalten, sind die erste und die zweite SiP-Schicht 192 und 194 mindestens in Phosphorkonzentration (P%) verschieden. In gewissen Ausführungsformen hat die erste SiP-Schicht 192 eine niedrigere Phosphorkonzentration als die zweite SiP-Schicht 194. Die niedrige Phosphorkonzentration in der ersten SiP-Schicht 192 kann dazu beitragen, die Schottky-Barriere mit dem undotierten Si in den Finnen 130 zu verringern. Die hohe Phosphorkonzentration in der zweiten SiP-Schicht 194 kann dazu beitragen, den Source/Drain-Kontaktwiderstand zu verringern. Als Beispiel und nicht zur Einschränkung ist die Phosphorkonzentration in der ersten SiP-Schicht 192 in einem Bereich von etwa 5 E19 cm-3 bis etwa 1 E21 cm-3 und die Phosphorkonzentration in der zweiten SiP-Schicht 194 ist in einem Bereich von etwa 1 E21 cm-3 bis etwa 3 E21 cm-3, aber andere Bereiche sind im Umfang verschiedener Ausführungsformen der vorliegenden Offenbarung. In manchen Ausführungsformen kann die zweite SiP-Schicht 194 eine abgestufte Phosphorkonzentration haben. Zum Beispiel nimmt die Phosphorkonzentration in der zweiten SiP-Schicht 194 mit zunehmendem Abstand zu der ersten SiP-Schicht 192 zu.
  • Sobald die epitaktischen Source/Drain-Strukturen 190S/190D gebildet sind, kann ein Temperprozess durchgeführt werden, um die p-Dotierstoffe oder n-Dotierstoffe in den epitaktischen Source/Drain-Strukturen 190S/190D zu aktivieren. Der Temperprozess kann zum Beispiel ein rascher thermischer Temperprozess (RTA-Prozess), ein Lasertemperprozess, ein thermischer Millisekundentemperprozess (MSA-Prozess) oder dergleichen sein.
  • 11A-11C veranschaulichen eine Bildung einer vorderseitigen dielektrischen Zwischenschicht (ILD-Schicht) 210 über dem Substrat 110. Die ILD-Schicht 210 wird in diesem Zusammenhang als eine „vorderseitige“ ILD-Schicht bezeichnet, da sie an einer Vorderseite der Mehrfach-Gate-Transistoren gebildet wird (z.B. eine Seite der Mehrfach-Gate-Transistoren, wo Gates von Source/Drain-Gebieten 190S/190D vorstehen). In manchen Ausführungsformen wird auch eine Kontaktätzstoppschicht (CESL) 200 vor Bilden der ILD-Schicht 210 gebildet. In manchen Beispielen enthält die CESL eine Siliziumnitridschicht, Siliziumoxidschicht, eine Siliziumoxynitridschicht und/oder andere geeignete Materialien mit einer anderen Ätzselektivität als die vorderseitige ILD-Schicht 210. Die CESL kann durch einen plasmaverstärkten chemischen Dampfphasenabscheidungsprozess (PECVD-Prozess) und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. In manchen Ausführungsformen enthält die vorderseitige ILD-Schicht 210 Materialien wie Tetraethylorthosilicatoxid (TEOS-Oxid), undotiertes Silicatglas oder dotiertes Siliziumoxid wie Borphosphosilicatglas (BPSG), Quarzglas (FSG), Phosphosilicatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien mit einer anderen Ätzselektivität als die CESL 200. Die vorderseitige ILD-Schicht 210 kann durch einen PECVD-Prozess oder andere geeignete Abscheidungstechnik abgeschieden werden. In manchen Ausführungsformen kann die IC-Struktur 100 nach Bildung der vorderseitigen ILD-Schicht 210 einem Prozess mit hohem Wärmebudget unterzogen werden, um die vorderseitige ILD-Schicht 210 zu tempern.
  • In manchen Beispielen kann nach Abscheiden der vorderseitigen ILD-Schicht 210 ein Planarisierungsprozess durchgeführt werden, um überschüssige Materialien der vorderseitigen ILD-Schicht 210 zu entfernen. Zum Beispiel umfasst ein Planarisierungsprozess einen chemisch-mechanischen Planarisierungsprozess (CMP-Prozess), der Teile der vorderseitigen ILD-Schicht 210 (und CESL Schicht, falls vorhanden) entfernt, die über den Dummy-Gate-Strukturen 150 liegen, und eine obere Oberfläche der IC-Struktur 100 planarisiert. In manchen Ausführungsformen entfernt der CMP-Prozess auch Hartmaskenschichten 156, 158 (wie in Fig. 110 gezeigt) und legt die Dummy-Gate-Elektrodenschicht 154 frei.
  • Danach werden die Dummy-Gate-Strukturen 150 entfernt, gefolgt vom Entfernen der Opferschichten 122. Die resultierende Struktur ist in 12 veranschaulicht. In der veranschaulichten Ausführungsformen werden die Dummy-Gate-Strukturen 150 unter Verwendung eines selektiven Ätzprozesses (z.B. selektives Trockenätzen, selektives Nassätzen oder eine Kombination davon) entfernt, der die Materialien in Dummy-Gate-Strukturen 150 bei einer schnelleren Ätzrate ätzt als er andere Materialien (z.B. Gate-Seitenwandabstandhalter 162, CESL 200 und/oder vorderseitige ILD-Schicht 210) ätzt, wodurch Gate-Gräben GT1 zwischen entsprechenden Gate-Seitenwandabstandhaltern 162 erhalten werden, wobei die Opferschichten 122 in den Gate-Gräben GT1 freiliegen. Anschließend werden die Opferschichten 122 in den Gate-Gräben GT1 unter Verwendung eines anderen selektiven Ätzprozesses entfernt, der die Opferschichten 122 bei einer schnelleren Ätzrate ätzt als er die Kanalschichten 124 ätzt, wodurch Öffnungen 01 zwischen benachbarten Kanalschichten 124 gebildet werden. Auf diese Weise werden die Kanalschichten 124 Nanostrukturen, die über dem Substrat 110 und zwischen den epitaktischen Source/Drain-Strukturen 1908/1900 hängen. Dieser Schritt wird auch Kanalfreisetzungsprozess genannt. Bei diesem Zwischenbearbeitungsschritt können die Öffnungen 119 zwischen Nanostrukturen 124 mit Umgebungsbedingungen (z.B. Luft, Stickstoff usw.) gefüllt werden. In manchen Ausführungsformen können die Nanostrukturen 124 austauschbar als Nanodrähte, Nanoblätter, Nanoplatten und Nanoringe bezeichnet werden, abhängig von ihrer Geometrie. Zum Beispiel können in manchen anderen Ausführungsformen die Kanalschichten 124 getrimmt werden, um eine im Wesentlichen abgerundete Form (z.B. zylindrisch) aufgrund des selektiven Ätzprozesses für ein vollständiges Entfernen der Opferschichten 122 zu haben. In diesem Fall können die erhaltenen Kanalschichten 124 als Nanodrähte bezeichnet werden.
  • In manchen Ausführungsformen werden die Opferschichten 122 unter Verwendung eines selektiven Nassätzprozesses entfernt. In manchen Ausführungsformen sind die Opferschichten 122 SiGe und die Kanalschichten 124 sind Silizium, was die selektive Entfernung der Opferschichten 122 erlaubt. In manchen Ausführungsformen umfasst das selektive Nassätzen ein APM-Ätzen (z.B. Ammoniakhydroxid-Wasserstoffperoxid-Wasser-Gemisch). In manchen Ausführungsformen umfasst die selektive Entfernung SiGe-Oxidation, gefolgt von einer SiGeOx-Entfernung. Zum Beispiel kann die Oxidation durch reines O3 werden und dann wird SiGeOx, durch ein Ätzmittel wie NH4OH entfernt, das selektiv SiGeOx bei einer schnelleren Ätzrate ätzt als es Si ätzt. Überdies, da die Oxidationsrate von Si viel niedriger (manchmal um das 30-Fache niedriger) als die Oxidationsrate von SiGe ist, können die Kanalschichten 124 während des Kanalfreisetzungsprozesses im Wesentlichen intakt bleiben. In manchen Ausführungsformen verwenden sowohl der Kanalfreisetzungsschritt als auch der vorherige Schritt zum seitlichen Vertiefen von Opferschichten (d.h. der Schritt wie in 6A und 6B veranschaulicht) einen selektiven Ätzprozess, der SiGe bei einer schnelleren Ätzrate ätzt als Si, und daher können diese zwei Schritte dieselbe Ätzmittelchemie in manchen Ausführungsformen verwenden. In diesem Fall ist die Ätzzeit/Dauer des Kanalfreisetzungsschritts länger als die Ätzzeit/Dauer des vorherigen Schritts zum seitlichen Vertiefen von Opferschichten, um so die SiGe-Opferschichten vollständig zu entfernen.
  • 13A und 13B veranschaulichen Bildung von Austausch-Gate-Strukturen 220. Die Austausch-Gate-Strukturen 220 werden jeweils in den Gate-Gräben GT1 gebildet, um jede der Nanostrukturen 124 zu umgeben, die in den Gate-Gräben GT1 hängen. Die Gate-Struktur 220 kann das endgültige Gate eines GAA FET sein. Die endgültige Gate-Struktur kann ein High-k/Metall-Gate Stapel sein, es sind jedoch andere Zusammensetzungen möglich. In manchen Ausführungsformen bildet jede der Gate-Strukturen 220 das Gate, das mit den Mehrfachkanälen verknüpft ist, die durch die mehrere Nanostrukturen 124 bereitgestellt werden. Zum Beispiel werden High-k/Metall-Gate-Strukturen 220 in den Öffnungen O1 gebildet (wie in 12 veranschaulicht), die durch die Freisetzung von Nanostrukturen 124 bereitgestellt werden. In verschiedenen Ausführungsformen weist die High-k/Metall-Gate-Struktur 220 eine Grenzflächenschicht 222, die um die Nanostrukturen 124 gebildet ist, eine High-k dielektrische Gate-Schicht 224, die um die Grenzflächenschicht 222 gebildet ist, und eine Gate-Metallschicht 226, die um die High-k dielektrische Gate-Schicht 224 gebildet ist und einen Rest von Gate-Gräben GT1 füllt, auf. Bildung der High-k/Metall-Gate-Strukturen 220 kann einen oder mehrere Abscheidungsprozesse zur Bildung verschiedener Gate-Materialien, gefolgt von einem CMP-Prozess zur Entfernung überschüssiger Gate-Materialien umfassen, was zu den High-k/Metall-Gate-Strukturen 220 führt, die eine obere Oberfläche in einer Ebene mit einer oberen Oberfläche der vorderseitigen ILD-Schicht 210 haben. Wie in einer Querschnittsansicht von 13B veranschaulicht, die entlang einer Längsachse einer High-k/Metall-Gate-Struktur 220 verläuft, umgibt die High-k/Metall-Gate-Struktur 220 jede der Nanostrukturen 124 und wird somit als ein Gate eines GAA FET bezeichnet.
  • In manchen Ausführungsformen ist die Grenzflächenschicht 222 Siliziumoxid, das auf freiliegenden Oberflächen von Halbleitermaterialien in den Gate-Gräben GT1 unter Verwendung von zum Beispiel Wärmeoxidation, chemischer Oxidation, Nassoxidation oder dergleichen gebildet wird. Infolgedessen werden Oberflächenteile der Nanostrukturen 124 und des Substratteils 112, die in den Gate-Gräben GT1 freiliegen, zu Siliziumoxid oxidiert, um Grenzflächenschicht 222 zu bilden. Daher werden verbleibende Teile der Nanostrukturen 124 in den Gate-Gräben GT1 dünner als andere Teile der Nanostrukturen 124, die nicht in den Gate-Gräben GT1 sind, wie in 13A veranschaulicht.
  • In manchen Ausführungsformen enthält die High-k dielektrische Gate-Schicht 224 dielektrische Materialien mit einer hohen dielektrischen Konstante, zum Beispiel größer als jene von thermischem Siliziumoxid (~3,9). Zum Beispiel kann die High-k dielektrische Gate-Schicht 224 Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumsiliziumoxynitrid (HfSiON), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirconiumoxid (HfZrO), Lanthanumoxid (LaO), Zirconiumoxid (ZrO), Titanoxid (TiO), Tantaloxid (Ta2O5), Yttriumoxid (Y2O3), Strontiumtitanoxid (SrTiO3, STO), Bariumtitanoxid (BaTiO3, BTO), Bariumzirconiumoxid (BaZrO), Hafniumlanthanumoxid (HfLaO), Lanthanumsiliziumoxid (LaSiO), Aluminiumsiliziumoxid (AlSiO), Aluminiumoxid (Al2O3), Siliziumnitrid (Si3N4), Oxynitride (SiON), dergleichen oder Kombinationen davon enthalten.
  • In manchen Ausführungsformen weist die Gate-Metallschicht 226 eine oder mehrere Metallschichten auf. Zum Beispiel kann die Gate-Metallschicht 226 eine oder mehrere Austrittsarbeitsmetallschichten, die übereinander gestapelt sind, und ein Füllmetall, das einen Rest von Gate-Gräben GT1 auffüllt, aufweisen. Die eine oder mehreren Austrittsarbeitsmetallschichten in der Gate-Metallschicht 226 stellen eine geeignete Austrittsarbeit für die High-k/Metall-Gate-Strukturen 220 bereit. Für einen n-GAA FET kann die Gate-Metallschicht 226 eine oder mehrere n-Austrittsarbeitsmetallschichten (N-Metallschichten) aufweisen. Das n-Austrittsarbeitsmetall kann beispielsweise Titanaluminid (TiAl), Titanaluminiumnitrid (TiAlN), Carboitridtantal (TaCN), Hafnium (Hf), Zirconium (Zr), Titan (Ti), Tantal (Ta), Aluminium (Al), Metallcarbide (z.B. Hafniumcarbid (HfC), Zirconiumcarbid (ZrC), Titancarbid (TiC), Aluminiumcarbid (AlC)), Aluminide und/oder andere geeignete Materialien enthalten, ohne aber darauf beschränkt zu sein. Andererseits kann die Gate-Metallschicht 226 für einen p-GAA FET eine oder mehrere p-Austrittsarbeitsmetallschichten (P-Metallschichten) aufweisen. Das p-Austrittsarbeitsmetall kann beispielweise Titannitrid (TiN), Wolframnitrid (WN), Wolfram (W), Ruthenium (Ru), Palladium (Pd), Platin (Pt), Kobalt (Co), Nickel (Ni), leitfähige Metalloxide und/oder andere geeignete Materialien enthalten, ohne aber darauf beschränkt zu sein. In manchen Ausführungsformen kann das Füllmetall in der Gate-Metallschicht 226 beispielsweise Wolfram, Aluminium, Kupfer, Nickel, Kobalt, Titan, Tantal, Titannitrid, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TaC, TaSiN, TaCN, TiAl, TiAlN oder andere geeignete Materialien enthalten, ohne aber darauf beschränkt zu sein.
  • 14A-14C veranschaulichen Bildung eines Source-Kontakts 230 über der epitaktischen Source-Struktur 190S und eines Drain-Kontakts 240 über der epitaktischen Drain-Struktur 190D. In manchen Ausführungsformen bildet dieser Schritt zuerst unter Verwendung geeigneter Fotolithografie -und Ätztechniken Source/Drain-Kontaktöffnungen durch die vorderseitige ILD-Schicht 210 und die CESL, um die epitaktischen Source/Drain-Strukturen 190S/190D freizulegen. Anschließend scheidet der Source/Drain-Kontaktbildungsschritt ein oder mehrere Metallmaterialien (z.B. Wolfram, Kobalt, Kupfer, dergleichen oder Kombinationen davon) ab, um die Source/Drain-Kontaktöffnungen unter Verwendung geeigneter Abscheidungstechniken (z.B. CVD, PVD, ALD, dergleichen oder Kombinationen davon) zu füllen, gefolgt von einem CMP-Prozess zur Entfernung überschüssiger Metallmaterialien außerhalb der Source/Drain-Kontaktöffnungen, während Metallmaterialien in den Source/Drain-Kontaktöffnungen verbleiben, um als die Source/Drain-Kontakte 230 und 240 zu dienen.
  • 15A-15C veranschaulichen Bildung einer vorderseitigen mehrschichtigen Verbindungsstruktur (MLI-Struktur) 250 über dem Substrat 110. Die vorderseitige MLI-Struktur 250 kann mehrere vorderseitige Metallisierungsschichten 252 aufweisen. Die Anzahl von vorderseitigen Metallisierungsschichten 252 kann gemäß Designspezifikationen der IC-Struktur 100 variieren. Nur zwei vorderseitige Metallisierungsschichten 252 sind der Einfachheit wegen in 15A-15C veranschaulicht. Die vorderseitige Metallisierungsschichten 252 weisen jeweils eine erste vorderseitige dielektrische Zwischenmetallschicht (IMD-Schicht) 253 und eine zweite vorderseitige IMD-Schicht 254 auf. Die zweiten vorderseitigen IMD-Schichten 254 werden über den entsprechenden ersten vorderseitigen IMD-Schichten 253 gebildet. Die vorderseitigen Metallisierungsschichten 252 weisen ein oder mehrere horizontale Interconnects auf, wie vorderseitige Metallleitungen 255, die sich horizontal bzw. seitlich in den zweiten vorderseitigen IMD-Schichten 254 erstrecken, und vertikale Interconnects, wie vorderseitige Metalldurchkontaktierungen 256, die sich jeweils vertikal in den ersten vorderseitigen IMD-Schichten 253 erstrecken.
  • In manchen Ausführungsformen ist eine vorderseitige Metalldurchkontaktierung 256 in einer untersten vorderseitigen Metallisierungsschicht 252 in Kontakt mit dem Drain-Kontakt 240, um elektrische Verbindung mit der epitaktischen Drain-Struktur 190D herzustellen. In manchen Ausführungsformen ist keine Metalldurchkontaktierung in der untersten vorderseitigen Metallisierungsschicht 252 in Kontakt mit dem Source-Kontakt 230. Stattdessen wird die epitaktische Source-Struktur 190S mit einer anschließend gebildeten rückseitigen Durchkontaktierung elektrisch verbunden.
  • Die vorderseitigen Metallleitungen 255 und vorderseitigen Metalldurchkontaktierungen 256 können zum Beispiel unter Verwendung eines einzelnen Damaszenerprozesses, eines dualen Damaszenerprozesses, dergleichen oder Kombinationen davon gebildet werden. In manchen Ausführungsformen können die vorderseitigen IMD-Schichten 253-254 Low-k dielektrische Materialien mit k-Werten enthalten, die zum Beispiel niedriger als etwa 4,0 oder sogar 2,0 sind, die zwischen solchen leitfähigen Merkmalen angeordnet sind. In manchen Ausführungsformen können die vorderseitigen IMD-Schichten 253-254 aus zum Beispiel Phosphosilicatglas (PSG), Borphosphosilicatglas (BPSG), Fluorslicatglas (FSG), SiOxCy, Spin-On-Glass, Spin-On-Polymeren, Siliziumoxid, Siliziumoxynitrid, Kombinationen davon oder dergleichen bestehen, die durch ein geeignetes Verfahren, wie Spin-on-Beschichtung, chemische Dampfphasenabscheidung (CVD), plasmaverstärkte CVD (PECVD) oder dergleichen gebildet werden. Die vorderseitigen Metallleitungen und Durchkontaktierungen 255 und 256 können Metallmaterialien wie Kupfer, Aluminium, Wolfram, Kombinationen davon oder dergleichen enthalten. In manchen Ausführungsformen können die vorderseitigen Metallleitungen und Durchkontaktierungen 255 und 256 weiter eine oder mehrere Sperr-/Adhäsionsschichten (nicht gezeigt) aufweisen, um die entsprechenden vorderseitigen IMD-Schichten 253-254 vor Metalldiffusion (z.B. Kupferdiffusion) und Metallvergiftung zu schützen. Die eine oder mehreren Sperr-/Adhäsionsschichten können Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten und können unter Verwendung physikalischer Dampfphasenabscheidung (PVD), CVD, ALD oder dergleichen gebildet werden.
  • Unter Bezugnahme auf 16A-16C wird ein Trägersubstrat 260 an die vorderseitige MLI-Struktur 250 in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung gebondet. Das Trägersubstrat 260 kann Silizium, dotiert oder undotiert, enthalten oder kann andere Halbleitermaterialien, wie Germanium; einen Verbindungshalbleiter; oder Kombinationen davon enthalten. Das Trägersubstrat 260 kann während anschließender Bearbeitung an der Rückseite der IC-Struktur 100 strukturelle Stütze bereitstellen und kann in manchen Ausführungsformen in dem Endprodukt verbleiben. In manchen anderen Ausführungsformen kann das Trägersubstrat 260 entfernt werden, sobald die anschließende Bearbeitung an der Rückseite der IC-Struktur 100 vollendet ist. In manchen Ausführungsformen ist das Trägersubstrat 260 an eine oberste dielektrische Schicht der MLI-Struktur 250 zum Beispiel durch Fusionsbonding gebondet. Sobald das Trägersubstrat 260 an die vorderseitige MLI-Struktur 250 gebondet ist, wird die IC-Struktur 100 umgedreht, sodass eine rückseitige Oberfläche des Substrats 110 nach oben weist, wie in 17A-17C veranschaulicht.
  • Danach, wie in 18A-18C veranschaulicht, wird das Substrat 110 ausgedünnt, um die epitaktischen Opferstecker 180 freizulegen. In manchen Ausführungsformen wird der Ausdünnungsschritt durch einen CMP-Prozess, einen Schleifprozess oder dergleichen ausgeführt. Nach Beendigung des Ausdünnungsschritt bleibt das Substratteil 112 zurück, das eine Rückseite der epitaktischen Drain-Struktur 190D bedeckt.
  • Danach, wie in 19A-19C veranschaulicht, wird das Substratteil 112 entfernt. In manchen Ausführungsformen wird das Si-Substratteil 112 unter Verwendung eines selektiven Ätzprozesses entfernt, der Si bei einer schnelleren Ätzrate ätzt als er den SiGe-Stecker 180 ätzt. In manchen Ausführungsformen kann der selektive Ätzprozess für ein selektives Entfernen des Si Substrats ein Nassätzprozess unter Verwendung einer Nassätzlösung sein, wie Tetramethylammoniumhydroxid (TMAH), Kaliumhydroxid (KOH), NH4OH, dergleichen oder Kombinationen davon. Infolge des selektiven Ätzprozesses wird eine Öffnung O4 in der STI-Struktur 140 gebildet und legt die Rückseite der epitaktischen Drain-Struktur 190D frei, während der epitaktische Opferstecker 180 in der STI-Struktur 140 verbleibt und von einer Rückseite der epitaktischen Source-Struktur 190S vorragt.
  • 20A-20C veranschaulichen Bildung einer rückseitigen dielektrischen Schicht 270 in der Öffnung O4 in der STI-Struktur 140 und die seitlich den epitaktischen Opferstecker 180 umgibt. In manchen Ausführungsformen scheidet der Schritt von 20A-20C zuerst ein dielektrisches Material der rückseitigen dielektrischen Schicht 270, das die Öffnung O4 in der STI-Struktur 140 überfüllt, unter Verwendung geeigneter Abscheidungstechniken wie CVD ab. Anschließend wird das abgeschiedene dielektrische Material unter Verwendung zum Beispiel eines Rückätzprozesses, eines CMP-Prozesses oder dergleichen ausgedünnt, bis der epitaktische Opferstecker 180 freiliegt. Die dielektrische Schicht 270 wird in diesem Zusammenhang als eine „rückseitige“ dielektrische Schicht bezeichnet, da sie an einer Rückseite der Mehrfach-Gate-Transistoren gegenüber der Vorderseitige der Mehrfach-Gate-Transistoren gebildet wird, wo Austausch-Gates 220 von Source/Drain-Gebieten 190S/190D vorragen.
  • In manchen Ausführungsformen enthält die rückseitige dielektrische Schicht 270 Materialien wie Tetraethylorthosilicatoxid (TEOS-Oxid), undotiertes Silicatglas oder dotiertes Siliziumoxid wie Borphosphosilicatglas (BPSG), Quarzglas (FSG), Phosphosilicatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien. In manchen Ausführungsformen hat die rückseitige dielektrische Schicht 270 ein selbes Material wie die vorderseitige ILD-Schicht 210.
  • Danach, wie in 21A-21C veranschaulicht, wird der epitaktische Opferstecker 180 entfernt, um eine rückseitige Durchkontaktierungsöffnung O5 zu bilden, die sich durch die rückseitige dielektrische Schicht 270 erstreckt, um die Rückseite der epitaktischen Source-Struktur 190S freizulegen. In manchen Ausführungsformen wird der epitaktische Opferstecker 180 unter Verwendung eines selektiven Ätzprozesses entfernt, der SiGe des epitaktischen Opfersteckers 180 bei einer schnelleren Ätzrate ätzt als er das dielektrische Material der rückseitigen dielektrischen Schicht 270 ätzt. Anders gesagt, der selektive Ätzprozess verwendet ein Ätzmittel, das SiGe angreift und kaum die rückseitige dielektrische Schicht 270 angreift. Daher bleibt, nachdem der selektive Ätzprozess vollendet ist, die Rückseite der epitaktischen Drain-Struktur 190D von dem rückseitigen Dielektrikum 270 bedeckt. Als Beispiel und nicht zur Einschränkung wird der epitaktische Opferstecker 180 durch ein selektives Nassätzen wie eine AMP-Ätzung (z.B. Ammoniakhydroxid-Wasserstoffperoxid-Wasser-Gemisch) entfernt, die selektiv SiGe bei einer schnelleren Ätzrate ätzt als sie dielektrische Materialien ätzt.
  • In der gezeigten Ausführungsform wird die Rückseite der epitaktischen Source-Struktur 190S aufgrund des SiGe-selektiven Ätzprozesses vertieft. In diesem Fall kann die erste epitaktische Schicht 192 der epitaktischen Source-Struktur 190S am Boden der rückseitigen Durchkontaktierungsöffnung O5 durchgeätzt werden, sodass die zweite epitaktische Schicht 194 (die höhere Ge% oder P% als die erste epitaktische Schicht 192 hat) am Boden der rückseitigen Durchkontaktierungsöffnung O5 freigelegt werden kann.
  • 22A-22C veranschaulichen Bildung einer epitaktischen Nachzüchtungsschicht 280 an der Rückseite der epitaktischen Source-Struktur 190S. Die epitaktische Nachzüchtungsschicht 280 kann durch Durchführen eines epitaktischen Wachstumsprozesses gebildet werden, der ein epitaktisches Material an der Rückseite der epitaktischen Source-Struktur 190S bereitstellt. Während des epitaktischen Wachstumsprozesses begrenzen die inneren Abstandhalter 170, Finnenabstandhalter 164, die rückseitige dielektrische Schicht 270 und/oder die STI-Struktur 140 die epitaktische Nachzüchtungsschicht 280 auf die rückseitige Durchkontaktierungsöffnung O5. Geeignete epitaktische Prozesse umfassen CVD-Abscheidungstechniken (z.B. Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. Der epitaktische Wachstumsprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung von Halbleitermaterialien der epitaktischen Source-Struktur 190S interagieren. Die Rückseite der epitaktischen Drain-Struktur 190D ist frei von einer epitaktischen Nachzüchtungsschicht, da sie während des epitaktischen Wachstumsprozesses von der rückseitigen dielektrischen Schicht 270 bedeckt ist.
  • In manchen Ausführungsformen kann die epitaktische Nachzüchtungsschicht 280 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP oder anderes geeignetes Material enthalten. Die epitaktische Nachzüchtungsschicht 280 kann während des epitaktischen Prozesses durch Einführen von Dotierungsspezies in-situ dotiert werden, enthaltend: p-Dotierstoffe, wie Bor oder BF2; n-Dotierstoffe, wie Phosphor oder Arsen; und/oder andere geeignete Dotierstoffe, enthaltend Kombinationen davon. Wenn die epitaktische Nachzüchtungsschicht 280 nicht in-situ dotiert wird, wird ein Implantationsprozess (d.h. ein Übergangsimplantationsprozess) durchgeführt, um die epitaktische Nachzüchtungsschicht 280 zu dotieren. In manchen beispielhaften Ausführungsformen enthält die epitaktische Nachzüchtungsschicht 280 in einer NFET-Vorrichtung SiP, während jede in einer PFET-Vorrichtung GeSnB und/oder SiGeSnB enthält.
  • In manchen Ausführungsformen ist die epitaktische Nachzüchtungsschicht 280 aus einem selben Material wie die epitaktische Source-Struktur 190S gebildet. Zum Beispiel enthalten die epitaktische Nachzüchtungsschicht 280 und die epitaktische Source-Struktur 190S in einer PFET-Vorrichtung GeSnB und/oder SiGeSnB, während die epitaktische Nachzüchtungsschicht 280 und die epitaktische Source-Struktur 190S SiP enthalten. In manchen Ausführungsformen kann sich die epitaktische Nachzüchtungsschicht 280 von der ersten und der zweiten epitaktischen Schicht 192, 194 mindestens in Germaniumatomprozentsatz (Ge%) oder Phosphorkonzentration (P%) unterscheiden.
  • Wenn die PFET-Vorrichtung als Beispiel genommen wird, hat die epitaktische Nachzüchtungsschicht 280 einen höheren Germaniumatomprozentsatz als die erste epitaktische Schicht 192, was wiederum dazu beiträgt, Source-Kontaktwiderstand zwischen der epitaktischen Nachzüchtungsschicht 280 und der anschließend gebildeten rückseitigen Durchkontaktierung zu verringern. Als Beispiel und nicht zur Einschränkung ist ein Verhältnis des Germaniumatomprozentsatzes in der epitaktischen Nachzüchtungsschicht 280 zu dem Germaniumatomprozentsatz in der ersten epitaktischen Schicht 192 größer als 1:1. In manchen Ausführungsformen kann der Germaniumatomprozentsatz der epitaktischen Nachzüchtungsschicht 280 auch höher als die zweite epitaktische Schicht 194 sein. Als Beispiel und nicht zur Einschränkung ist der Germaniumatomprozentsatz in der epitaktischen Nachzüchtungsschicht 280 in einem Bereich von etwa 20% bis etwa 70%. In manchen Ausführungsformen hat die epitaktische Nachzüchtungsschicht 280 einen abgestuften Germaniumatomprozentsatz. Zum Beispiel nimmt der Germaniumatomprozentsatz in der epitaktischen Nachzüchtungsschicht 280 mit zunehmendem Abstand zu der epitaktischen Source-Struktur 190S zu und ein maximaler Germaniumatomprozentsatz in der epitaktischen Nachzüchtungsschicht 280 ist höher als jener in der ersten epitaktischen Schicht 192 und/oder der zweiten epitaktischen Schicht 194.
  • Andererseits hat in manchen Ausführungsformen von NFET-Vorrichtungen die epitaktische Nachzüchtungsschicht 280 eine höhere Phosphorkonzentration als die erste epitaktische Schicht 192, was wiederum dazu beiträgt, den Source-Kontaktwiderstand zwischen der epitaktischen Nachzüchtungsschicht 280 und der anschließend gebildeten rückseitigen Durchkontaktierung zu verringern. Als Beispiel und nicht zur Einschränkung ist ein Verhältnis der Phosphorkonzentration in der epitaktischen Nachzüchtungsschicht 280 zu der Phosphorkonzentration in der ersten epitaktischen Schicht 192 größer als 1:1. In manchen Ausführungsformen kann die Phosphorkonzentration der epitaktischen Nachzüchtungsschicht 280 auch höher als die zweite epitaktische Schicht 194 sein. Als Beispiel und nicht zur Einschränkung ist die Phosphorkonzentration in der epitaktischen Nachzüchtungsschicht 280 in einem Bereich von etwa 1 E21 cm-3 bis etwa 5 E21 cm-3. In manchen Ausführungsformen hat die epitaktische Nachzüchtungsschicht 280 eine abgestufte Phosphorkonzentration. Zum Beispiel nimmt die Phosphorkonzentration in der epitaktischen Nachzüchtungsschicht 280 mit zunehmendem Abstand zu der epitaktischen Source-Struktur 190S zu und eine maximale Phosphorkonzentration in der epitaktischen Nachzüchtungsschicht 280 ist höher als jene in der ersten epitaktischen Schicht 192 und/oder der zweiten epitaktischen Schicht 194.
  • In manchen Ausführungsformen unterscheidet sich die Wachstumstemperatur der epitaktischen Nachzüchtungsschicht 280 von jener der epitaktischen Source/Drain-Strukturen 190S/190D. Zum Beispiel kann die Wachstumstemperatur der epitaktischen Nachzüchtungsschicht 280 niedriger sein als jene der epitaktischen Source/Drain-Strukturen 190S/190D, um so negative Auswirkungen auf die epitaktischen Source/Drain-Strukturen 190S/190D aufgrund eines Hochtemperaturwachstums zu verringern. Als Beispiel und nicht zur Einschränkung ist die Wachstumstemperatur der epitaktischen Nachzüchtungsschicht 280 um eine Temperaturdifferenz ungleich null von etwa 100°C bis etwa 300°C tiefer als die Wachstumstemperatur der epitaktischen Source/Drain-Strukturen 190S/190D.
  • In manchen Ausführungsformen kann nach Beendigung des epitaktischen Wachstums ein Temperprozess durchgeführt werden, um die p-Dotierstoffe oder n-Dotierstoffe in der epitaktischen Nachzüchtungsschicht 280 zu aktivieren. Der Temperprozess kann zum Beispiel ein rascher thermischer Temperprozess (RTA-Prozess), ein Lasertemperprozess, ein thermischer Millisekundentemperprozess (MSA-Prozess) oder dergleichen sein.
  • 23A-23D veranschaulichen Bildung von Durchkontaktierungsabstandhaltern 290, die Seitenwände der rückseitigen Durchkontaktierungsöffnung O5 auskleiden. In manchen Ausführungsformen dieses Schritts wird zuerst eine Durchkontaktierungsabstandhaltermaterialschicht über dem Trägersubstrat 260 abgeschieden. Die Durchkontaktierungsabstandhaltermaterialschicht kann eine konforme Schicht sein, die anschließend geätzt wird, um die Durchkontaktierungsabstandhalter 290 zu bilden. In der veranschaulichten Ausführungsform wird die Durchkontaktierungsabstandhaltermaterialschicht konform abgeschieden, um die Seitenwände und den Boden der Durchkontaktierungsöffnung O5 auszukleiden. Als Beispiel kann die Durchkontaktierungsabstandhaltermaterialschicht durch Abscheiden eines dielektrischen Materials über dem Trägersubstrat 260 unter Verwendung von Prozessen wie CVD-Prozess, einem subatmosphärischen CVD-Prozess (SACVD-Prozess), einem fließfähigen CVD-Prozess, einem ALD-Prozess, einem PVD-Prozess oder anderen geeigneten Prozess gebildet werden. Ein anisotroper Ätzprozess wird dann auf der abgeschiedenen Durchkontaktierungsabstandhaltermaterialschicht durchgeführt, um horizontale Teile der Durchkontaktierungsabstandhaltermaterialschicht von der rückseitigen Oberfläche der epitaktischen Nachzüchtungsschicht 280 und der rückseitigen Oberfläche der rückseitigen dielektrischen Schicht 270 zu entfernen, während vertikale und schräge Teile an vertikalen Seitenwänden und schrägen Seitenwänden der rückseitigen Durchkontaktierungsöffnung O5 verbleiben. Diese verbleibenden Teile der Durchkontaktierungsabstandhaltermaterialschicht in der rückseitigen Durchkontaktierungsöffnung O5 werden in Kombination als ein Durchkontaktierungsabstandhalter 290 bezeichnet. Da der Durchkontaktierungsabstandhalter 290 nach Bilden der epitaktischen Nachzüchtungsschicht 280 gebildet ist, ist der Durchkontaktierungsabstandhalter 290 von der epitaktischen Source-Struktur 190S durch die epitaktische Nachzüchtungsschicht 280 beabstandet.
  • Separate vertikale Teile des Durchkontaktierungsabstandhalters 290 sind in der Querschnittsansicht von 23A definiert und separate schräge Teile des Durchkontaktierungsabstandhalters 290 sind in der Querschnittsansicht von 23B definiert. Wenn zum Beispiel von oben betrachtet die rückseitige Durchkontaktierungsöffnung O5 quadratisch/rechteckig (siehe z.B. 23D) ist, beziehen sich die vertikalen Teile und schrägen Teile des Durchkontaktierungsabstandhalters 290 auf die Art dieses einzelnen Durchkontaktierungsabstandhalters 290, wenn in Querschnittsansichten gezeigt.
  • Der Durchkontaktierungsabstandhalter 290 kann ein oder mehrere dielektrische Materialien enthalten, die sich von der rückseitigen dielektrischen Schicht 270 unterscheiden. Zum Beispiel enthält in manchen Ausführungsformen, wo die rückseitige dielektrische Schicht 270 eine Siliziumoxidschicht ist, der Durchkontaktierungsabstandhalter 290 Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, SiCN, Siliziumoxycarbid, SiOCN und/oder Kombinationen davon. Die Materialdifferenz führt zu unterschiedlicher Ätzselektivität zwischen dem Durchkontaktierungsabstandhalter 290 und der rückseitigen dielektrischen Schicht 270 und somit kann der Durchkontaktierungsabstandhalter 290 die rückseitige Durchkontaktierungsöffnung O5 davor schützen, unabsichtlich zum Beispiel durch einen Ätzprozess erweitert zu werden, der in einem anschließenden Silicidierungsprozess verwendet wird, der in der Folge ausführlicher beschrieben ist.
  • 24A-24D veranschaulichen Bildung einer rückseitigen Durchkontaktierung 300 in der rückseitigen Durchkontaktierungsöffnung O5. In manchen Ausführungsformen einer Bildung einer rückseitigen Durchkontaktierung werden zuerst eine oder mehrere Metallschichten abgeschieden, um die rückseitige Durchkontaktierungsöffnung O5 unter Verwendung geeigneter Abscheidungstechniken wie z.B. CVD, PVD, ALD, dergleichen oder Kombinationen davon abzuscheiden. Anschließend wird ein CMP-Prozess ausgeführt, um die eine oder mehreren Metallschichten auszudünnen, bis die rückseitige dielektrische Schicht 270 freigelegt ist, während Teile der einen oder mehreren Metallschichten in der rückseitigen Durchkontaktierungsöffnung O5 verbleiben, die als eine rückseitige Durchkontaktierung 300 dient. In manchen Ausführungsformen enthalten die eine oder mehreren Metallschichten zum Beispiel Wolfram, Kobalt, Kupfer, Titannitrid, Tantalnitrid, dergleichen oder Kombinationen davon.
  • 25 veranschaulicht eine rückseitige mehrschichtige Interconnect MLI-Struktur 310, die über der rückseitigen Durchkontaktierung 600 und der rückseitigen dielektrischen Schicht 270 gebildet ist. Die rückseitige MLI-Struktur 310 kann eine unterste rückseitige Metallisierungsschicht 311 (auch rückseitige Mo-Schicht genannt) und mehrere oberer rückseitige Metallisierungsschichten 312 über der untersten rückseitigen Metallisierungsschicht 311 aufweisen. Die Anzahl von oberen rückseitigen Metallisierungsschichten 312 kann gemäß Designspezifikationen der IC-Struktur 100 variieren. Nur zwei rückseitige Metallisierungsschichten 312 (auch rückseitige Mi-Schicht und rückseitige M2 Schicht genannt) sind der Einfachheit wegen in 25 veranschaulicht.
  • Die unterste rückseitige Metallisierungsschicht 311 weist eine rückseitige IMD-Schicht 313 über der rückseitigen dielektrischen Schicht 270 und ein oder mehrere horizontale Interconnects, wie rückseitige Metallleitungen 315, auf, die sich horizontal bzw. seitlich in der rückseitigen IMD-Schicht 313 erstrecken. Eine Metallleitung 315 in der untersten rückseitigen Metallisierungsschicht 311 ist eine Stromschiene, die sich über eine oder mehrere rückseitige Durchkontaktierungen 300 erstreckt und mit diesen in Kontakt ist, um elektrische Verbindung mit einer oder mehreren epitaktischen Source-Strukturen 190S herzustellen. Da die Stromschiene in der rückseitigen MLI-Struktur 310 gebildet ist, kann mehr Routing-Fläche für die IC-Struktur 100 bereitgestellt werden.
  • Die oberen rückseitigen Metallisierungsschichten (z.B. rückseitige Mi-Schicht und M2-Schicht) 312 weisen jeweils eine erste rückseitige dielektrische Metallzwischenschicht (IMD-Schicht) 314 und eine zweite rückseitige IMD-Schicht 316 auf. Die zweiten rückseitigen IMD-Schichten 316 sind über den entsprechenden ersten rückseitigen IMD-Schichten 314 gebildet. Die oberen rückseitigen Metallisierungsschichten 312 weisen ein oder mehrere horizontale Interconnects auf, wie rückseitige Metallleitungen 317, die sich horizontal bzw. seitlich in den zweiten rückseitigen IMD-Schichten 316 erstrecken, und vertikale Interconnects, wie rückseitige Metalldurchkontaktierungen 318, die sich jeweils vertikal in den ersten rückseitigen IMD-Schichten 314 erstrecken. In manchen Ausführungsformen haben die rückseitigen Metalldurchkontaktierungen 318 ein konisches Profil mit einer Breite, die mit abnehmendem Abstand von der rückseitigen dielektrischen Schicht 270 abnimmt, da Durchkontaktierungsöffnungen in die rückseitigen IMD-Schichten 314 geätzt werden, nachdem die IC-Struktur 100 umgedreht worden ist.
  • 26 ist ein Ablaufdiagramm, das ein Verfahren M1 zum Bilden einer IC-Struktur in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung zeigt. Obwohl das Verfahren M1 als eine Reihe von Handlungen oder Ereignissen veranschaulicht und/oder beschrieben ist, ist klar, dass das Verfahren nicht auf die veranschaulichte Reihenfolge oder die Handlungen beschränkt ist. Daher können in manchen Ausführungsformen die Handlungen in anderen Reihenfolgen als der veranschaulichten ausgeführt werden und/oder kann gleichzeitig ausgeführt werden. Weiter können in manchen Ausführungsformen die veranschaulichten Handlungen oder Ereignisse in mehrere Handlungen oder Ereignisse unterteilt sein, die zu separaten Zeitpunkten oder gleichzeitig mit anderen Handlungen oder Teilhandlungen ausgeführt werden können. In manchen Ausführungsformen können manche veranschaulichten Handlungen oder Ereignisse unterlassen werden und andere nicht veranschaulichte Handlungen oder Ereignisse können aufgewiesen sein.
  • In Block S101 werden Transistoren an einer Vorderseite eines Substrats gebildet. 1-14C veranschaulichen perspektivische Ansichten und Querschnittsansichten zur Bildung von GAA-Transistoren gemäß manchen Ausführungsformen von Block S101.
  • In Block S102 wird eine vorderseitige MLI-Struktur über den Transistoren gebildet. 15A-15C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S102.
  • In Block S103 wird ein Trägersubstrat an die vorderseitige MLI-Struktur gebondet. 16A-16C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S103.
  • In Block S104 wird das Substrat umgedreht, sodass eine Rückseite des Substrats nach oben weist. 17A-17C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S104.
  • In Block S105 wird das Substrat entfernt. 18A-18C und 19A-19C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S105.
  • In Block S106 wird eine rückseitige dielektrische Schicht über einer Rückseite der Transistoren gebildet. 20A-20C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S106.
  • In Block S107 wird eine rückseitige Durchkontaktierungsöffnung in der rückseitigen dielektrischen Schicht gebildet und legt eine Rückseite einer epitaktischen Source-Struktur des Transistors frei. 21A-21C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S107.
  • In Block S108 wird eine epitaktische Nachzüchtungsschicht über der Rückseite der epitaktischen Source-Struktur gebildet. 22A-22C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S108.
  • In Block S109 wird ein Durchkontaktierungsabstandhalter, der eine Seitenwand der rückseitigen Durchkontaktierungsöffnung auskleidet, und über der epitaktischen Nachzüchtungsschicht gebildet. 23A-23D veranschaulichen Querschnittsansichten und eine Draufsicht gemäß manchen Ausführungsformen von Block S109.
  • In Block S110 wird eine rückseitige Durchkontaktierung in der rückseitigen Durchkontaktierungsöffnung gebildet. 24A-24C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S110.
  • In Block S111 wird eine rückseitige MLI-Struktur über der rückseitigen Durchkontaktierung gebildet. 25 veranschaulicht eine Querschnittsansicht gemäß manchen Ausführungsformen von Block S111
  • 27A-31 veranschaulichen Querschnittsansichten verschiedener Stufen für Zwischenstufen in der Bildung einer IC mit Mehrfach-Gate-Vorrichtungen, in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Die in 27A-31 gezeigten Schritt sind auch schematisch in dem Prozessablauf wiedergegeben, der in 32 gezeigt ist. Es ist klar, dass zusätzliche Betriebe vor, während und nach den Prozessen bereitgestellt sein können, die durch 27A-31 gezeigt sind, und manche der unten beschriebenen Betriebe für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Betriebe/Prozesse kann austauschbar sein.
  • 27A, 28A, 29A, 30A und 31 sind Querschnittsansichten von Zwischenherstellungsstufen einer IC-Struktur 100a entlang eines ersten Schnitts (z.B. Schnitt X-X in 4A), der entlang einer Längsrichtung von Kanälen verläuft. 27B, 28B, 29B und 30B sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur 100a entlang eines zweiten Schnitts (z.B. Schnitt Y1-Y1 in 4A), der in dem Source-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft. 27C, 28C, 29C und 30C sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur 100a entlang eines dritten Schnitts (z.B. Schnitt Y2-Y2 in 4A), der in dem Drain-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft. 28D ist eine Draufsicht einer Zwischenherstellungsstufe der IC-Struktur 100a gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
  • 27A-27C veranschaulichen manche Ausführungsformen eines Schritts anschließend an den Schritt von 20A-20C. Genauer, nachdem die rückseitige dielektrische Schicht 270 wie zuvor in Bezug auf 20A-20C beschrieben gebildet worden ist, wird der epitaktische Opferstecker 180 unter Verwendung eines geeigneten Ätzprozesses entfernt, um eine rückseitige Durchkontaktierungsöffnung 05' zu bilden. Die resultierende Struktur ist in 27A-27C veranschaulicht. Einzelheiten zur Bildung der rückseitigen Durchkontaktierungsöffnung O5' wurden zuvor in Bezug auf Bildung der rückseitigen Durchkontaktierungsöffnung O5 besprochen, wie in 21A-21C veranschaulicht und werden daher der Kürze wegen hier nicht wiederholt.
  • Danach wird ein Durchkontaktierungsabstandhalter 290' gebildet, um Seitenwände der rückseitigen Durchkontaktierungsöffnung O5' auszukleiden, wie in 28A-28D veranschaulicht. Da der Durchkontaktierungsabstandhalter 290' vor Bilden eine epitaktischen Nachzüchtungsschicht an der Rückseite der epitaktischen Source-Struktur 190S gebildet wird, ist der Durchkontaktierungsabstandhalter 290' in Kontakt mit der Rückseite der epitaktischen Source-Struktur 190S. Einzelheiten zu Materialien und Bildungsprozessen des Durchkontaktierungsabstandhalters 260' wurden zuvor in Bezug auf jene des Durchkontaktierungsabstandhalters 290 wie in 23A-23D veranschaulicht besprochen und werden daher der Kürze wegen nicht wiederholt.
  • Nach Bildung des Durchkontaktierungsabstandhalters 290', um Seitenwände der rückseitigen Durchkontaktierungsöffnung O5' auszukleiden, wird eine epitaktische Nachzüchtungsschicht 280' in der rückseitigen Durchkontaktierungsöffnung O5' gebildet, wie in 29A-29D veranschaulicht. Auf diese Weise kann der Durchkontaktierungsabstandhalter 290' die epitaktische Nachzüchtungsschicht 280' auf ein gewünschtes Gebiet in der rückseitigen Durchkontaktierungsöffnung O5' begrenzen. In manchen Ausführungsformen umgibt der Durchkontaktierungsabstandhalter 290' die epitaktische Nachzüchtungsschicht 280' seitlich. Einzelheiten zu Materialien und Bildungsprozessen der epitaktischen Nachzüchtungsschicht 280' wurden zuvor in Bezug auf jene der epitaktischen Nachzüchtungsschicht 290 wie in 22A-22C veranschaulicht besprochen und werden daher der Kürze wegen nicht wiederholt.
  • Danach wird eine rückseitige Durchkontaktierung 300 gebildet, um einen Rest der rückseitigen Durchkontaktierungsöffnung O5' zu füllen, wie in 30A-30C veranschaulicht. Anschließend wird eine rückseitige MLI-Struktur 310 über der rückseitigen Durchkontaktierung 300 gebildet, wie in 31 veranschaulicht. Einzelheiten zu Materialien und Bildungsprozessen der rückseitigen Durchkontaktierung 300 und rückseitigen MLI-Struktur 310 wurden zuvor in Bezug auf in 24A-24C und 25 besprochen und werden daher der Kürze wegen nicht wiederholt.
  • 32 ist eine Ablaufdiagramm, das ein Verfahren M2 zum Bilden einer IC-Struktur in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Obwohl das Verfahren M2 als eine Reihe von Handlungen oder Ereignissen veranschaulicht und/oder beschrieben ist, ist klar, dass das Verfahren nicht auf die veranschaulichte Reihenfolge oder Handlungen beschränkt ist. Daher können in manchen Ausführungsformen die Handlungen in anderen Reihenfolgen als den veranschaulichten ausgeführt werden und/oder können gleichzeitig ausgeführt werden. Weiter können in manchen Ausführungsformen, die veranschaulichten Handlungen oder Ereignisse in mehrere Handlungen oder Ereignisse unterteilt sein, die zu separaten Zeitpunkten oder gleichzeitig mit anderen Handlungen oder Teilhandlungen ausgeführt werden können. In manchen Ausführungsformen können manche veranschaulichten Handlungen oder Ereignisse unterlassen werden und andere nicht veranschaulichte Handlungen oder Ereignisse können aufgewiesen sein.
  • Das Verfahren M2 kann von Block S107 des zuvor beschriebenen Verfahrens M1 abzweigen und somit kann das Verfahren M2 alle vorherigen Blöcke (d.h. Blöcke S101-S106) des Verfahrens M1 umfassen. 27A-27C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S107.
  • In Block S201 des Verfahrens M2 wird ein Durchkontaktierungsabstandhalter gebildet, um Seitenwände der rückseitigen Durchkontaktierungsöffnung auszukleiden. 28A-28C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S201.
  • In Block S202 des Verfahrens M2 wird eine epitaktische Nachzüchtungsschicht über der Rückseite der epitaktischen Source-Struktur und seitlich umgeben von dem Durchkontaktierungsabstandhalter gebildet. 29A-29C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S202.
  • In Block S203 des Verfahrens M2 wird eine rückseitige Durchkontaktierung in der rückseitigen Durchkontaktierungsöffnung gebildet. 30A-30C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S203.
  • In Block S204 des Verfahrens M2 wird eine rückseitige MLI-Struktur über der rückseitigen Durchkontaktierung gebildet. 31 veranschaulicht eine Querschnittsansicht gemäß manchen Ausführungsformen von Block S204.
  • 33A-36 veranschaulichen Querschnittsansichten verschiedener Stufen für Zwischenstufen in der Bildung einer IC mit Mehrfach-Gate-Vorrichtungen in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Die in 33A-36 gezeigten Schritte sind auch schematisch in dem Prozessablauf wiedergegeben, der in 37 gezeigt ist. Es ist klar, dass zusätzliche Betriebe vor, während und nach den Prozessen bereitgestellt sein können, die durch 33A-36 gezeigt sind, und manche der unten beschriebenen Betriebe für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Betriebe/Prozesse kann austauschbar sein.
  • 33A, 34A, 35A und 36 sind Querschnittsansichten von Zwischenherstellungsstufen einer IC-Struktur 100b entlang eines ersten Schnitts (z.B. Schnitt X-X in 4A), der entlang einer Längsrichtung von Kanälen verläuft. 33B, 34B und 35B sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur 100b entlang eines zweiten Schnitts (z.B. Schnitt Y1-Y1 in 4A), der in dem Source-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft. 33C, 34C und 35C sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur 100b entlang eines dritten Schnitts (z.B. Schnitt Y2-Y2 in 4A), der in dem Drain-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
  • 33A-33C veranschaulichen manche Ausführungsformen eines Schritts anschließend an den Schritt von 29A-29C. Genauer wird nachdem die epitaktische Nachzüchtungsschicht 280' in der rückseitigen Durchkontaktierungsöffnung O5' gebildet worden ist und seitlich von dem Durchkontaktierungsabstandhalter 290' umgeben ist, eine Metallschicht 320 über dem Trägersubstrat 260 unter Verwendung geeigneter Abscheidungstechniken, wie CVD, PVD, ALD, dergleichen oder Kombinationen davon gebildet. Die Metallschicht 320 weist ein Metall auf, das imstande ist, mit Halbleitermaterialien der darunterliegenden epitaktischen Nachzüchtungsschicht 280' zu reagieren, um ein Silicidgebiet in der epitaktischen Nachzüchtungsschicht 280' in anschließender Bearbeitung zu bilden. Zum Beispiel enthält die Metallschicht 320 Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen.
  • Nach Abscheiden der Metallschicht 320 wird ein Temperprozess durchgeführt, sodass die Metallschicht 320 mit Silizium (und Germanium, falls vorhanden) in der epitaktischen Nachzüchtungsschicht 280' reagiert, um ein Metallsilicidgebiet 330 (und Germanidgebiet, falls Germanium in der epitaktischen Nachzüchtungsschicht 280 vorhanden ist) in der epitaktischen Nachzüchtungsschicht 280 zu bilden, und dann werden nicht zur Reaktion gebrachte Teile der Metallschicht 320 durch einen Ätzprozess entfernt. Die resultierende Struktur ist in 34A-34C veranschaulicht. In manchen Ausführungsformen enthält das Silicidgebiet 330 zum Beispiel Titansilicid, Kobaltsilicid, Nickelsilicid, dergleichen oder Kombinationen davon. Wie zuvor besprochen, haben der Durchkontaktierungsabstandhalter 290 und die rückseitige dielektrische Schicht 270 unterschiedliche Ätzselektivität und daher kann der Ätzprozess zum Entfernen von nicht zur Reaktion gebrachter Metallschicht 320 ein Ätzmittel verwenden, das den Durchkontaktierungsabstandhalter 290 bei einer langsameren Ätzrate ätzt als er die rückseitige dielektrische Schicht 270 ätzt, was wiederum verhindert, dass die rückseitige Durchkontaktierungsöffnung O5' unabsichtlich aufgrund einer Entfernung einer nicht zur Reaktion gebrachten Metallschicht 320 erweitert wird. Anders gesagt, der Durchkontaktierungsabstandhalter 290' hat eine höhere Ätzbeständigkeit gegenüber dem Ätzprozess zum Entfernen der nicht zur Reaktion gebrachten Metallschicht 320 als jene der rückseitigen dielektrischen Schicht 270.
  • Danach wird eine rückseitige Durchkontaktierung 300 gebildet, um einen Rest der rückseitigen Durchkontaktierungsöffnung O5' zu füllen, wie in 35A-35C veranschaulicht. Anschließend wird eine rückseitige MLI-Struktur 310 über der rückseitigen Durchkontaktierung 300 gebildet, wie in 36 veranschaulicht. Einzelheiten zu Materialien und Bildungsprozessen der rückseitigen Durchkontaktierung 300 und rückseitigen MLI-Struktur 310 wurden zuvor in Bezug auf 24A-24C und 25 besprochen und werden daher der Kürze wegen nicht wiederholt. Wie in 36 veranschaulicht, ist das Silicidgebiet 330 zwischen der epitaktischen Nachzüchtungsschicht 280' und der rückseitigen Durchkontaktierung 300 und der Durchkontaktierungsabstandhalter 290' erstreckt sich durch die rückseitige dielektrische Schicht 270 und umgibt das Silicidgebiet seitlich 330.
  • 37 ist ein Ablaufdiagramm, das ein Verfahren M3 zum Bilden einer IC-Struktur in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung veranschaulicht Obwohl das Verfahren M3 als eine Reihe von Handlungen oder Ereignissen veranschaulicht und/oder beschrieben ist, ist klar, dass das Verfahren nicht auf die veranschaulichte Reihenfolge oder Handlungen beschränkt ist. Daher können in manchen Ausführungsformen die Handlungen in anderen Reihenfolgen als den veranschaulichten ausgeführt werden und/oder können gleichzeitig ausgeführt werden. Weiter können in manchen Ausführungsformen, die veranschaulichten Handlungen oder Ereignisse in mehrere Handlungen oder Ereignisse unterteilt sein, die zu separaten Zeitpunkten oder gleichzeitig mit anderen Handlungen oder Teilhandlungen ausgeführt werden können. In manchen Ausführungsformen können manche veranschaulichten Handlungen oder Ereignisse unterlassen werden und andere nicht veranschaulichte Handlungen oder Ereignisse können aufgewiesen sein.
  • Das Verfahren M3 kann von Block S202 des zuvor beschriebenen Verfahrens M2 abzweigen und daher kann das Verfahren M3 alle vorherigen Blöcke des Verfahrens M2 (d.h. Block S107 und S201 des Verfahrens M2) umfassen. 29A-29C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S202.
  • In Block S301 des Verfahrens M3 wird eine Metallschicht über der epitaktischen Nachzüchtungsschicht gebildet. 33A-33C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S301.
  • In Block S302 des Verfahrens M3 wird die Metallschicht mit der epitaktischen Nachzüchtungsschicht reagiert, um ein Silicidgebiet in der epitaktischen Nachzüchtungsschicht zu bilden. In Block S303 des Verfahrens M3 wird die nicht zur Reaktion gebrachte Metallschicht entfernt. 34A-34C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Blöcken S302 und S303.
  • In Block S304 des Verfahrens M3 wird eine rückseitige Durchkontaktierung in der rückseitigen Durchkontaktierungsöffnung und über dem Silicidgebiet gebildet. 35A-35C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S304.
  • In Block S305 des Verfahrens M3 wird eine rückseitige MLI-Struktur über der rückseitigen Durchkontaktierung gebildet. 36 veranschaulicht eine Querschnittsansicht gemäß manchen Ausführungsformen von Block S305.
  • 38A-41 veranschaulichen Querschnittsansichten verschiedener Stufen für Zwischenstufen in der Bildung einer IC mit Mehrfach-Gate-Vorrichtungen, in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Die Schritte, die in 38A-41 gezeigt sind, sind auch schematisch in dem Prozessablauf wiedergegeben, der in 42 gezeigt ist. Es ist klar, dass zusätzliche Betriebe vor, während und nach den Prozessen bereitgestellt sein können, die durch 38A-41 gezeigt sind, und manche der unten beschriebenen Betriebe können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden. Die Reihenfolge der Betriebe/Prozesse kann austauschbar sein.
  • 38A, 39A, 40A und 41 sind Querschnittsansichten von Zwischenherstellungsstufen einer IC-Struktur 100c entlang eines ersten Schnitts (z.B. Schnitt X-X in 4A), der entlang einer Längsrichtung von Kanälen verläuft. 38B, 39B und 40B sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur 100c entlang eines zweiten Schnitts (z.B. Schnitt Y1-Y1 in 4A), der in dem Source-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft. 38C, 39C und 40C sind Querschnittsansichten von Zwischenherstellungsstufen der IC-Struktur 100c entlang eines dritten Schnitts (z.B. Schnitt Y2-Y2 in 4A), der in dem Drain-Gebiet und senkrecht zu der Längsrichtung von Kanälen verläuft.
  • 38A-38C veranschaulichen manche Ausführungsformen eines Schritts anschließend an den Schritt von 23A-23C. Genauer, nachdem der Durchkontaktierungsabstandhalter 290 in der rückseitigen Durchkontaktierungsöffnung O5 und über der epitaktischen Nachzüchtungsschicht 280 gebildet worden ist, wird eine Metallschicht 320' über dem Trägersubstrat 260 unter Verwendung geeigneter Abscheidungstechniken, wie CVD, PVD, ALD, dergleichen oder Kombinationen davon gebildet. Die Metallschicht 320' enthält ein Metall, das imstande ist, mit Halbleitermaterialien der darunterliegenden epitaktischen Nachzüchtungsschicht 280 zu reagieren, um so ein Silicidgebiet in der epitaktischen Nachzüchtungsschicht 280 in anschließender Bearbeitung zu bilden. Zum Beispiel enthält die Metallschicht 320' Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen.
  • Nach Abscheiden der Metallschicht 320' wird ein Temperprozess durchgeführt, sodass die Metallschicht 320' mit Silizium (und Germanium, falls vorhanden) in der epitaktischen Nachzüchtungsschicht 280' reagiert, um ein Metallsilicidgebiet 330' (und Germanidgebiet, falls Germanium in der epitaktischen Nachzüchtungsschicht 280 vorhanden ist) in der epitaktischen Nachzüchtungsschicht 280 zu bilden, und dann werden nicht zur Reaktion gebrachte Teile der Metallschicht 320' durch einen Ätzprozess entfernt. Die resultierende Struktur ist in 39A-39C veranschaulicht. In der gezeigten Ausführungsform ist das Silicidgebiet 330' in der epitaktischen Nachzüchtungsschicht 280 eingelegt. Genauer wird ein peripherer Gebiet der epitaktischen Nachzüchtungsschicht 280 nicht in Silicid umgewandelt, da es während des Silicidierungsprozesses von dem Durchkontaktierungsabstandhalter 290 bedeckt ist. Stattdessen umgibt das periphere Gebiet der epitaktischen Nachzüchtungsschicht 280 seitlich das Silicidgebiet 330'. In manchen Ausführungsformen enthält das Silicidgebiet 330' zum Beispiel Titansilicid, Kobaltsilicid, Nickelsilicid, dergleichen oder Kombinationen davon. Wie zuvor besprochen, haben der Durchkontaktierungsabstandhalter 290 und die rückseitige dielektrische Schicht 270 unterschiedliche Ätzselektivität und daher kann der Ätzprozess zum Entfernen nicht zur Reaktion gebrachter Metallschicht 320' ein Ätzmittel verwenden, das den Durchkontaktierungsabstandhalter 290 bei einer langsameren Ätzrate ätzt als er die rückseitige dielektrische Schicht 270 ätzt, was wiederum verhindert, dass die rückseitige Durchkontaktierungsöffnung O5 unabsichtlich aufgrund einer Entfernung von nicht zur Reaktion gebrachter Metallschicht 320' erweitert wird.
  • Danach wird eine rückseitige Durchkontaktierung 300 gebildet, um den Rest der rückseitigen Durchkontaktierungsöffnung O5 zu füllen, wie in 40A-40C veranschaulicht. Anschließend wird eine rückseitige MLI-Struktur 310 über der rückseitigen Durchkontaktierung 300 gebildet, wie in 41 veranschaulicht. Einzelheiten zu Materialien und Bildungsprozessen der rückseitigen Durchkontaktierung 300 und rückseitigen MLI-Struktur 310 wurden zuvor in Bezug auf 24A-24C und 25 besprochen und werden daher der Kürze wegen nicht wiederholt.
  • 42 ist ein Ablaufdiagramm, das ein Verfahren M4 zum Bilden einer IC-Struktur in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Obwohl das Verfahren M4 als eine Reihe von Handlungen oder Ereignissen veranschaulicht und/oder beschrieben ist, ist klar, dass das Verfahren nicht auf die veranschaulichte Reihenfolge oder Handlungen beschränkt ist. Daher können in manchen Ausführungsformen die Handlungen in anderen Reihenfolgen als den veranschaulichten ausgeführt werden und/oder können gleichzeitig ausgeführt werden. Weiter können in manchen Ausführungsformen, die veranschaulichten Handlungen oder Ereignisse in mehrere Handlungen oder Ereignisse unterteilt sein, die zu separaten Zeitpunkten oder gleichzeitig mit anderen Handlungen oder Teilhandlungen ausgeführt werden können. In manchen Ausführungsformen können manche veranschaulichten Handlungen oder Ereignisse unterlassen werden und andere nicht veranschaulichte Handlungen oder Ereignisse können aufgewiesen sein.
  • Das Verfahren M4 kann von Block S109 des zuvor beschriebenen Verfahrens M1 abzweigen, das in 26 veranschaulich ist, und somit kann das Verfahren M4 alle vorherigen Blöcke des Verfahrens M1 (d.h. Blöcke S101-S108) umfassen. 23A-23D veranschaulichen Querschnittsansichten und eine Draufsicht gemäß manchen Ausführungsformen von Block S109.
  • In Block S401 des Verfahrens M4 wird eine Metallschicht über der epitaktischen Nachzüchtungsschicht gebildet. 38A-38C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S401.
  • In Block S402 des Verfahrens M4 wird die Metallschicht mit der epitaktischen Nachzüchtungsschicht reagiert, um eine Silicidgebiet in der epitaktischen Nachzüchtungsschicht zu bilden. In Block S403 des Verfahrens M4 wird die nicht zur Reaktion gebrachte Metallschicht entfernt. 39A-39C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Blöcken S402 und S403.
  • In Block S404 des Verfahrens M4 wird eine rückseitige Durchkontaktierung in der rückseitigen Durchkontaktierungsöffnung und über dem Silicidgebiet gebildet. 40A-40C veranschaulichen Querschnittsansichten gemäß manchen Ausführungsformen von Block S404.
  • In Block S405 des Verfahrens M4 wird eine rückseitige MLI-Struktur über der rückseitigen Durchkontaktierung gebildet. 41 veranschaulicht eine Querschnittsansicht gemäß manchen Ausführungsformen von Block S405.
  • Basierend auf den obenstehenden Diskussionen ist erkennbar, dass die vorliegende Offenbarung Vorteile bietet. Es ist jedoch klar, dass andere Ausführungsformen zusätzliche Vorteile bieten können und nicht alle Vorteile unbedingt hier offenbart sind und dass kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist. Ein Vorteil ist, dass rückseitige Durchkontaktierungen und rückseitige Metallleitungen (z.B. rückseitige Stromschienen) an einer Rückseite von Transistoren gebildet werden können, was wiederum mehr Routing-Fläche und somit höhere Routing-Dichte erlaubt. Ein weiterer Vorteil ist, dass die epitaktische Nachzüchtungsschicht, die an der Rückseite der epitaktischen Source-Struktur gebildet ist, weniger thermischen Prozessen ausgesetzt ist als die epitaktische Source-Struktur, sodass di epitaktische Nachzüchtungsschicht eine bessere Qualität als die epitaktische Source-Struktur haben kann, was wiederum dazu beiträgt, den Kontaktwiderstand zwischen der rückseitigen Durchkontaktierung und der epitaktischen Nachzüchtungsschicht zu verringern.
  • In manchen Ausführungsformen weist eine IC-Struktur eine Gate-Struktur, eine epitaktische Source-Struktur, eine epitaktische Drain-Struktur, eine vorderseitige Verbindungsstruktur, eine rückseitige dielektrische Schicht, eine epitaktische Nachzüchtungsschicht und eine rückseitige Durchkontaktierung auf. Die epitaktische Source-Struktur und die epitaktische Drain-Struktur liegen an gegenüberliegenden Seiten der Gate-Struktur. Die vorderseitige Verbindungsstruktur ist über einer Vorderseite der epitaktischen Source-Struktur und einer Vorderseite der epitaktischen Drain-Struktur. Die rückseitige dielektrische Schicht ist über einer Rückseite der epitaktischen Source-Struktur und einer Rückseite der epitaktischen Drain-Struktur. Die epitaktische Nachzüchtungsschicht ist an der Rückseite einer ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur. Die rückseitige Durchkontaktierung erstreckt sich durch die rückseitige dielektrische Schicht und überlappt die epitaktische Nachzüchtungsschicht.
  • In manchen Ausführungsformen weist eine IC-Struktur mehrere Kanalschichten, eine Gate-Struktur, eine epitaktische Source-Struktur, eine epitaktische Drain-Struktur, eine vorderseitige Verbindungsstruktur, eine rückseitige Durchkontaktierung und eine epitaktische Nachzüchtungsschicht auf. Die mehreren Kanalschichten sind übereinander beabstandet angeordnet. Die Gate-Struktur umgibt jede der mehreren Kanalschichten. Die epitaktische Source-Struktur und die epitaktische Drain-Struktur sind an jeweils gegenüberliegenden Stirnflächen der mehrere Kanalschichten. Die vorderseitige Verbindungsstruktur ist über einer Vorderseite der epitaktischen Source-Struktur und einer Vorderseite der epitaktischen Drain-Struktur. Die rückseitige Durchkontaktierung ist über einer Rückseite einer ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur. Die epitaktische Nachzüchtungsschicht ist zwischen der rückseitigen Durchkontaktierung und der ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur.
  • In manchen Ausführungsformen umfasst eine Verfahren Bilden eines Transistors über einem Substrat, wobei der Transistor eine epitaktische Source-Struktur, eine epitaktische Drain-Struktur und eine Gate-Struktur seitlich zwischen der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur aufweist; Entfernen des Substrats, um eine Rückseite des Transistors freizulegen; Bilden einer rückseitigen dielektrischen Schicht über der freigelegten Rückseite des Transistors; Bilden einer rückseitigen Durchkontaktierungsöffnung in der rückseitigen dielektrischen Schicht, um eine Rückseite der epitaktischen Source-Struktur des Transistors freizulegen; Bilden einer epitaktischen Nachzüchtungsschicht über der freigelegten Rückseite der epitaktischen Source-Struktur des Transistors; und Bilden einer rückseitigen Durchkontaktierung in der rückseitigen Durchkontaktierungsöffnung und über der epitaktischen Nachzüchtungsschicht.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/017147 [0001]

Claims (20)

  1. Integrierte Schaltungsstruktur (IC-Struktur) umfassend: eine Gate-Struktur; eine epitaktische Source-Struktur und eine epitaktische Drain-Struktur an entgegengesetzten Seiten der Gate-Struktur; eine vorderseitige Verbindungsstruktur über einer Vorderseite der epitaktischen Source-Struktur und einer Vorderseite der epitaktischen Drain-Struktur; eine rückseitige dielektrische Schicht über einer Rückseite der epitaktischen Source-Struktur und einer Rückseite der epitaktischen Drain-Struktur; eine epitaktische Nachzüchtungsschicht an der Rückseite einer ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur; und eine rückseitige Durchkontaktierung, die sich durch die rückseitige dielektrische Schicht zu der epitaktischen Nachzüchtungsschicht erstreckt.
  2. IC-Struktur nach Anspruch 1, weiter aufweisend: ein Durchkontaktierungsabstandhalter, der sich durch die rückseitige dielektrische Schicht erstreckt und die rückseitige Durchkontaktierung seitlich umgibt.
  3. IC-Struktur nach Anspruch 2, wobei der Durchkontaktierungsabstandhalter von der ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur durch die epitaktische Nachzüchtungsschicht beabstandet ist.
  4. IC-Struktur nach Anspruch 2, wobei der Durchkontaktierungsabstandhalter in Kontakt mit der Rückseite der ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur ist.
  5. IC-Struktur nach Anspruch 2, 3 oder 4, wobei der Durchkontaktierungsabstandhalter auch die epitaktische Nachzüchtungsschicht seitlich umgibt.
  6. IC-Struktur nach einem der vorstehenden Ansprüche, weiter aufweisend: ein Silicidgebiet zwischen der epitaktischen Nachzüchtungsschicht und der rückseitigen Durchkontaktierung.
  7. IC-Struktur nach Anspruch 6, weiter aufweisend: einen Durchkontaktierungsabstandhalter, der sich durch die rückseitige dielektrische Schicht erstreckt und das Silicidgebiet seitlich umgibt.
  8. IC-Struktur nach Anspruch 6 oder 7, wobei das Silicidgebiet in der epitaktischen Nachzüchtungsschicht eingelegt ist.
  9. IC-Struktur nach einem der vorstehenden Ansprüche, wobei die erste der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur die epitaktische Source-Struktur ist.
  10. IC-Struktur nach einem der vorstehenden Ansprüche, wobei die Rückseite einer zweiten der epitaktischen Source-Struktur und der epitaktische Drain-Struktur frei von einer epitaktischen Nachzüchtungsschicht ist.
  11. IC-Struktur nach Anspruch 10, wobei die zweite der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur die epitaktische Drain-Struktur ist.
  12. IC-Struktur umfassend: mehrere Kanalschichten, die übereinander beabstandet angeordnet sind; eine Gate-Struktur, die jede der mehreren Kanalschichten umgibt; eine epitaktische Source-Struktur und eine epitaktische Drain-Struktur an entgegengesetzten Stirnflächen der mehreren Kanalschichten; eine vorderseitige Verbindungsstruktur über einer Vorderseite der epitaktischen Source-Struktur und einer Vorderseite der epitaktischen Drain-Struktur; eine rückseitige Durchkontaktierung über einer Rückseite einer ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur; und eine epitaktische Nachzüchtungsschicht zwischen der rückseitigen Durchkontaktierung und der ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur.
  13. IC-Struktur nach Anspruch 12, wobei die epitaktische Nachzüchtungsschicht einen maximalen Germaniumatomprozentsatz größer als ein maximaler Germaniumatomprozentsatz der ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur hat.
  14. IC-Struktur nach Anspruch 12 oder 13, wobei die epitaktische Nachzüchtungsschicht eine maximal Phosphorkonzentration größer als eine maximale Phosphorkonzentration der ersten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur hat.
  15. IC-Struktur nach einem der Ansprüche 12 bis 14, weiter aufweisend: eine rückseitige dielektrische Schicht, durch die sich die rückseitige Durchkontaktierung erstreckt, wobei die rückseitige dielektrische Schicht in Kontakt mit einer Rückseite einer zweiten der epitaktischen Source-Struktur und der epitaktischen Drain-Struktur ist.
  16. IC-Struktur nach Anspruch 15, weiter aufweisend: einen Durchkontaktierungsabstandhalter, der die rückseitige Durchkontaktierung von der rückseitigen dielektrischen Schicht seitlich trennt.
  17. Verfahren, umfassend: Bilden eines Transistors über einem Substrat, wobei der Transistor eine erste epitaktische Source/Drain-Struktur, eine zweite epitaktische Source/Drain-Struktur und eine Gate-Struktur aufweist, die seitlich zwischen der ersten epitaktischen Source/Drain-Struktur und der zweiten epitaktischen Source/Drain-Struktur liegt; Entfernen mindestens eines Teil des Substrats, um eine Rückseite des Transistors freizulegen; Bilden einer rückseitigen dielektrischen Schicht über der freigelegten Rückseite des Transistors; Bilden einer rückseitigen Durchkontaktierungsöffnung in der rückseitigen dielektrischen Schicht, um eine Rückseite der ersten epitaktischen Source/Drain-Struktur des Transistors freizulegen; Bilden einer epitaktischen Nachzüchtungsschicht über der freigelegten Rückseite der ersten epitaktischen Source/Drain-Struktur des Transistors; und Bilden einer rückseitigen Durchkontaktierung in der rückseitigen Durchkontaktierungsöffnung und über der epitaktischen Nachzüchtungsschicht.
  18. Verfahren nach Anspruch 17, weiter umfassend: Bilden eines Durchkontaktierungsabstandhalters, der Seitenwände der rückseitigen Durchkontaktierungsöffnung auskleidet, vor dem Bilden der epitaktischen Nachzüchtungsschicht.
  19. Verfahren nach Anspruch 17 oder 18, weiter umfassend: Bilden eines Durchkontaktierungsabstandhalters, der Seitenwände der rückseitigen Durchkontaktierungsöffnung auskleidet, nach dem Bilden der epitaktischen Nachzüchtungsschicht und vor dem Bilden der rückseitigen Durchkontaktierung.
  20. Verfahren nach Anspruch 17 oder 18, weiter umfassend: Bilden eines Durchkontaktierungsabstandhalters, der Seitenwände der rückseitigen Durchkontaktierungsöffnung auskleidet; und nach dem Bilden des Durchkontaktierungsabstandhalters, Bilden eines Silicidgebiets in der epitaktischen Nachzüchtungsschicht.
DE102021102235.5A 2020-04-29 2021-02-01 Integrierter schaltkreis mit rückseitiger durchkontaktierung Pending DE102021102235A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063017147P 2020-04-29 2020-04-29
US63/017,147 2020-04-29
US17/158,409 US11652043B2 (en) 2020-04-29 2021-01-26 Integrated circuit structure with backside via
US17/158,409 2021-01-26

Publications (1)

Publication Number Publication Date
DE102021102235A1 true DE102021102235A1 (de) 2021-11-04

Family

ID=77321747

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021102235.5A Pending DE102021102235A1 (de) 2020-04-29 2021-02-01 Integrierter schaltkreis mit rückseitiger durchkontaktierung

Country Status (4)

Country Link
US (1) US20230253313A1 (de)
CN (1) CN113299646A (de)
DE (1) DE102021102235A1 (de)
TW (1) TWI774346B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230178653A1 (en) * 2021-12-04 2023-06-08 International Business Machines Corporation Gate all around semiconductor device with strained channels

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911748B2 (en) * 2015-09-28 2018-03-06 Sandisk Technologies Llc Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices
JP2017157585A (ja) * 2016-02-29 2017-09-07 株式会社アドバンテスト 半導体デバイスおよびその製造方法
US9997607B2 (en) * 2016-06-30 2018-06-12 International Business Machines Corporation Mirrored contact CMOS with self-aligned source, drain, and back-gate
CN109196653B (zh) * 2016-07-01 2022-09-13 英特尔公司 用于具有双侧金属化的半导体器件的背侧接触电阻减小
CN107689329B (zh) * 2016-08-03 2020-03-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其制造方法
US20190148498A1 (en) * 2017-11-13 2019-05-16 Win Semiconductors Corp. Passivation Structure For GaN Field Effect Transistor
US10566428B2 (en) * 2018-01-29 2020-02-18 Raytheon Company Method for forming gate structures for group III-V field effect transistors
US10586872B2 (en) * 2018-07-03 2020-03-10 International Business Machines Corporation Formation of wrap-around-contact to reduce contact resistivity
CN109065542B (zh) * 2018-08-10 2023-12-05 无锡新洁能股份有限公司 一种屏蔽栅功率mosfet器件及其制造方法
US10748901B2 (en) * 2018-10-22 2020-08-18 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices

Also Published As

Publication number Publication date
CN113299646A (zh) 2021-08-24
US20230253313A1 (en) 2023-08-10
TW202209564A (zh) 2022-03-01
TWI774346B (zh) 2022-08-11

Similar Documents

Publication Publication Date Title
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102017103419A1 (de) Verfahren zum herstellen einer halbleitervorrichtung mit getrennter fusionierter struktur
DE102017114981A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102021101178A1 (de) Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt
DE102019121282B4 (de) Finnenfeldeffekttransistorvorrichtung und Verfahren zum Bilden derselben
DE102018113168A1 (de) Nicht konforme oxidauskleidung und herstellungsverfahren dafür
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE112022000493T5 (de) Nanosheet-metall-oxid-halbleiter-feldeffekttransistor mit asymmetrischer schwellenspannung
DE102021109770B4 (de) Hybrid-halbleitervorrichtung
DE102019126285A1 (de) Steuerung von Grenzspannungen durch Blockierschichten
DE102018125383A1 (de) FinFET Vorrichtung und Verfahren zu deren Bildung
DE102021110442A1 (de) Ätzprofilsteuerung der gatekontaktöffnung
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102018108598A1 (de) Halbleiterbauelement und Verfahren
DE102020115408A1 (de) Halbleitervorrichtung und verfahren
DE102021102235A1 (de) Integrierter schaltkreis mit rückseitiger durchkontaktierung
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102020110678B4 (de) Halbleitervorrichtung und -verfahren
DE102021113537A1 (de) Transistor-gate-kontakte und verfahren zu deren bildung
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102021112360A1 (de) Halbleitervorrichtung und verfahren
DE102021115012A1 (de) Nanostrukturen und verfahren zu deren herstellung
DE102021110572A1 (de) Halbleiterbauelement mit kriechstromunterdrückung und verfahren zur herstellung davon

Legal Events

Date Code Title Description
R012 Request for examination validly filed