TW202209564A - 積體電路結構及其形成方法 - Google Patents

積體電路結構及其形成方法 Download PDF

Info

Publication number
TW202209564A
TW202209564A TW110115422A TW110115422A TW202209564A TW 202209564 A TW202209564 A TW 202209564A TW 110115422 A TW110115422 A TW 110115422A TW 110115422 A TW110115422 A TW 110115422A TW 202209564 A TW202209564 A TW 202209564A
Authority
TW
Taiwan
Prior art keywords
epitaxial
layer
backside
source
drain
Prior art date
Application number
TW110115422A
Other languages
English (en)
Other versions
TWI774346B (zh
Inventor
王培宇
黃禹軒
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/158,409 external-priority patent/US11652043B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202209564A publication Critical patent/TW202209564A/zh
Application granted granted Critical
Publication of TWI774346B publication Critical patent/TWI774346B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一種積體電路包含閘極結構、源極磊晶結構、汲極磊晶結構、前側互連結構、後側介電層、磊晶再生長層以及後側通孔。源極磊晶結構與汲極磊晶結構對應地位於閘極結構相反的的兩側。前側互連結構位於源極磊晶結構的前側與汲極磊晶結構的前側上方。後側介電層位於源極磊晶結構的後側與汲極磊晶結構的後側上方。磊晶再生長層位於源極磊晶結構與汲極磊晶結構中的第一者的後側。後側通孔延伸穿過後側介電層至磊晶再生長層。

Description

具有後側通孔的積體電路結構
無
半導體工業進入奈米技術製程節點以追求更高的元件密度、更好的表現以及更低的成本，在製造與設計上遇到的挑戰導致了三維設計的發展，例如多閘極場效電晶體（field effect transistor, FET），包含鰭式場效電晶體（Fin FET）以及環繞式閘極電晶體（gate-all-around FET, GAA FET）。在Fin FET中，閘極電極鄰近通道區的三個表面，並且閘極介電層插入在兩者之間。因為閘極結構圍繞（包圍）三個表面之鰭片，電晶體本質上具有三個閘極控制穿過鰭片或通道區的電流。不幸地，第四側，通道的底部部分遠離閘極電極，並且因此不在鄰近閘極控制之下。相對地，在GAA FET中，通道層的全部表面被閘極電極圍繞，其允許通道區有更充分的空乏並且由於陡峭的次臨界擺幅（sub-threshold current swing, SS）以及較小的汲極導引位能障降低（drain induced barrier lowering, DIBL）而導致較少的短通道效應。
無
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所示的一個元件或特徵與另一（另外）元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向（旋轉90度或以其他定向），且可同樣相應地解釋本文中所使用之空間相對描述詞。本文中使用的「大約」、「約」、「近似」或者「實質上」一般表示落在給定值或範圍的百分之20之中，或在百分之10之中，或在百分之5之中。本文中所給予的數字量值為近似值，表示使用的術語如「大約」、「約」、「近似」或者「實質上」在未明確說明時可以被推斷。
本揭露實質上有關於一種積體電路結構及其形成方法，特別是製造一種在環繞式閘極(gate-all-around, GAA)電晶體中具有位於源極區及/或汲極區下方的後側通孔之環繞式閘極電晶體。應當注意，本揭露之實施例為一種多閘極電晶體(multi-gate transistor)。多閘極電晶體包含這些閘極結構至少在通道區兩端被形成的電晶體。這些多閘極電晶體可以包含p型金屬氧化物半導體元件或n型金屬氧化物半導體元件。特定的一些實施例，基於他們的鰭狀結構，可以在本文被揭露以及介紹為鰭式場效電晶體(FinFET)。並且本文揭露的一些實施例為多閘極電晶體，被稱為環繞式閘極(GAA)元件。GAA元件包含任何具有閘極結構的元件，或部分具有閘極結構的元件，形成在通道區的四側(例如，圍繞通道區的一部份)。本文所揭露的元件也包含一些實施例，其具有設置於(一或多個)奈米片通道、(一或多個)奈米線通道及/或其他合適之通道配置上方的通道區。本文所揭露的一些元件實施例可以具有一或多個通道區(例如，奈米片)與單一連續的閘極結構相關連。然而，本領域之技術人員應當理解本揭露之教示可以應用於單個通道(例如，單個奈米片)或任意數目的通道。本領域之技術人員應當注意其他半導體元件之實施例可以從本揭露之內容有所受益。
當鰭式場效電晶體(FinFET)中的鰭片寬度在縮減，通道寬度的改變可能造成遷移率損失。GAA電晶體，例如奈米片電晶體，被研究以做為鰭式場效電晶體的替代品。在奈米片電晶體中，電晶體的閘極被製作以環繞通道(例如，奈米片通道或奈米線通道)使得通道被閘極環繞或封裝。使得電晶體提升利用閘極靜電控制通道的優勢，也同時減少漏電流。
在一些實施例中，後側電源線被應用，藉此為具有大量GAA電晶體的積體電路(integrated circuit, IC)結構創造更多布線空間。後側金屬通孔提供至GAA電晶體的電連接，例如連接至源極磊晶區。在本揭露的一些實施例中，在晶圓前側製程及載體晶圓連接製程之後，磊晶再生長層被形成在源極磊晶結構的後側。如此一來，磊晶再生長層相較於源極磊晶結構經歷較少熱製程，並且因此相較於源極磊晶結構具有更佳的品質，其有助於減少位於後側通孔與磊晶再生長層之間的接觸電阻。
第1圖至第25圖繪示根據本揭露之多個實施例之形成具有多閘極元件之積體電路的中間步驟的是一圖及剖面圖。於第1圖至第25圖所呈現之步驟同時也示意性地反映在第26圖所繪示的流程圖中。本文所使用的術語「多閘極元件」被用以形容一種元件(例如，半導體電晶體)，其為具有至少一些閘極材料設置於至少一通道的多個側面的元件。在一些實施例中，多閘極元件可以被稱為GAA元件或奈米片元件，其具有設置於元件的至少一通道的至少四個側面上方的閘極材料。通道區可以被稱為「奈米結構」，在本文被用以包含具有多種幾何形狀(例如，圓柱狀、棒狀、片狀，等)及多個維度的通道區。
第1圖、第2圖、第3圖、第4A圖、第5A圖、第6A圖至第7A圖為根據本揭露之一或更多個實施例之製造積體電路結構100的中間步驟的示意圖。第4B圖、第5B圖、第6B圖、第7B圖、第8圖、第9圖、第10A圖、第11A圖、第12圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖至第25圖為根據本揭露之一或更多個實施例之沿第一切面(例如，第4A圖中切線X-X)之製造積體電路結構100的中間步驟的剖面圖，其沿著通道的縱向方向並垂直基板的頂面。第10B圖、第11B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖至第24B圖為根據本揭露之一或更多個實施例之沿第二切面(例如，第4A圖中切線Y1-Y1)之製造積體電路結構100的中間步驟的剖面圖，其在源極區並且垂直通道的縱向方向。第10C圖、第11C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21C圖、第22C圖、第23C圖至第24C圖為根據本揭露之一或更多個實施例之沿第三切面(例如，第4A圖中切線Y2-Y2)之製造積體電路結構100的中間步驟的剖面圖，其在汲極區並且垂直通道的縱向方向。第13B圖為根據本揭露之一或更多個實施例之沿第四切面(例如，第4A圖中切線Y3-Y3)之製造積體電路結構100的中間步驟的剖面圖，其在閘極區並且垂直通道的縱向方向。第23D圖至第24D圖為根據本揭露之一或更多個實施例之製造積體電路結構100的中間步驟的俯視圖。應當被理解的是，在第1圖至第25圖所表示的製程之前、過程中及之後，額外的操作可以被提供，並且以下所述的一些操作可以在方法的額外實施例中被替代或移除。操作/製程的順序是可被互換的。
如本文所討論的其他方法的實施例及示例元件，應當理解部分的積體電路結構100可以藉由CMOS技術製程流程被製造，並且因此在本文中一些製程只被概略描述。進一步來說，示範性集成電路結構可以包含多種其他元件及特徵，例如其他類型的元件，例如額外的電晶體、雙極接面電晶體、電阻、電容、電感、二極體、保險絲、靜態隨機儲存記憶體(static random access memory, SRAM)及/或其他邏輯電路等，但是其被簡化以更好地理解本揭露的概念。在一些實施例中，示範性集成電路結構包含多個半導體元件(例如，電晶體)，包含PFET、NFET等，其可以被互相連接。進一步來說，應當注意製造積體電路結構100的製程步驟，包含根據第1圖至第25圖所給予的任何說明，以及本揭露所提供的方法及示例圖僅只於示意且並不旨在限制所附請求項中具體敘述的內容。
第1圖為繪示初始結構的示意圖。初始結構包含磊晶堆疊120形成在基材110上方。在一些實施例中，基材110可以包含矽(Si)。另外，基材110可以包含鍺(Ge)、矽鍺(SiGe)、III-V族半導體(例如，GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、及/或GaInAsP或其組合)或其他合適的半導體材料。在一些實施例中，基材110可以包含半導體上覆絕緣體(semiconductor-on-insulator, SOI)結構例如埋入式介電層。另外，基材110可以包含埋入式介電層，例如埋入式氧化(buried oxide, BOX)層，例如藉由利用稱為氧注入隔離(separation by implantation of oxygen, SIMOX)技術的方法、晶圓連接、SEG或其他合適的方法所形成之埋入式介電層。
磊晶層疊120包含被第二成分的磊晶層124插入之第一成分的磊晶層122。第一成分與第二成分可以不同。在一些實施例中，磊晶層122為SiGe並且磊晶層124為矽(Si)。然而，其他實施例有機率包含具有不同氧化率及/或蝕刻選擇性的第一成分及第二成分。在一些實施例中，磊晶層122包含SiGe並且磊晶層124包含Si，磊晶層124的Si之氧化率小於磊晶層122的SiGe之氧化率。
多閘極電晶體的磊晶層124或其部分可以形成一或多個奈米通道。本文使用的術語「奈米結構」用以指稱奈米尺度的任何金屬部分，或至於微米尺度的任意金屬部分，並且其具有細長的形狀，不論此部分的截面形狀為何。因此，此術語同時指稱圓形及實質上為圓形的截面積之多個細長材料之部分(例如，多個奈米線)以及束或棒狀材料之部分(例如，奈米片、奈米棒)其包含，例如圓柱形狀或實質上為長方形的截面積。磊晶層124用以定義元件的單一通道或多個通道，其在下文將進一步討論。
應當注意，三層磊晶層122以及三層磊晶層124被如第1圖所繪示的交替排列，其僅出於說明性目的，並不旨在限制請求項中具體記載的內容。任意數目的磊晶層被形成在磊晶堆疊120中是可以被接受的；層的數目取決於理想的電晶體之通道區數目。在一些實施例中，磊晶層124的數目介於2至10之間。
在一些實施例中，每一磊晶層122具有介於約1奈米(nm)至約10 nm之範圍的厚度，但也可以為其他在本揭露的各種實施例的範圍內之範圍。磊晶層122可以具有實質上平均的厚度。在一些實施例中，每一磊晶層124具有介於約1奈米(nm)至約10 nm之範圍的厚度，但也可以為其他在本揭露的各種實施例的範圍內之範圍。在一些實施例中，磊晶層124可以具有實質上平均的厚度。如下文更詳細地描述，磊晶層124可以做為(一或多個)通道區以實質上形成多閘極元件並且其厚度基於元件表現而被考量。磊晶層122在(一或多個)通道區可以最終被移除並且做為定義介於(一或多個)通道區之間的垂直距離以實質上形成多閘極元件，並且其厚度基於元件表現而被考量。因此，磊晶層122也可以被稱為犧牲層，並且磊晶層124也可以被稱為通道層。
舉例來說，堆疊120之多個層的磊晶生長可以藉由原子束磊晶(molecular beam epitaxy, MBE)製程、有機金屬化學氣相沉積(metalorganic chemical vapor deposition, MOCVD)製程及/或其他合適的磊晶生長製程而被實施。在一些實施例中，磊晶生長層例如，磊晶層124包含與基材110相同之材料。在一些實施例中，磊晶生長層122及124包含與基材110不同的材料。如上所述，在至少一些實施例中，磊晶層122包含磊晶生長矽鍺(SiGe)層並且磊晶層124包含磊晶生長矽(Si)層。因此，在一些實施例中，磊晶層122及124皆可以具有包含其他材料，例如鍺、半導體化合物，如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦、一種半導體合金，如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、及/或GaInAsP或其組合。如前述討論，磊晶層122及124的材料可以基於提供不同的氧化態及/或選擇性蝕刻特性而被選擇。在一些實施例中，磊晶層122及124為實質上不含摻雜劑(例如，具有外部摻雜濃度介於約0 cm-3 至約1×1018 cm-3 之間)，舉例來說，在磊晶生長製程中沒有故意摻雜被實施。
第2圖為繪示形成多個半導體鰭片130自基材110延伸之示意圖。在多種實施例中，每一鰭片130包含形成自基材110的基材部分112以及磊晶堆疊120中每一磊晶層的一部分，包含磊晶層122及124。
在第1圖及第2圖所繪示之一些實施例中，硬遮罩(hard mask, HM)層910在圖案化鰭片130之前被形成在磊晶堆疊120上方。在一些實施例中，HM層910包含氧化層912(例如，平板氧化層可以包含SiO2 )以及氮化層914(例如，平板氮化層可以包含Si3 N4 )形成在氧化層上方。氧化層912可以做為介於磊晶堆疊120及氮化層914之間的黏著層，並且做為蝕刻氮化層914之蝕刻終止層。在一些實施例中，HM氧化層912包含熱生長氧化物、化學氣相沉積(chemical vapor deposition, CVD)沉積氧化物及/或原子層沉積(atomic layer deposition, ALD)沉積氧化物。在一些實施例中，HM氮化層914藉由CVD及/或其他合適的技術被沉積在HM氧化層912上方。
鰭片130可以實質上被以合適的製程製造，包含光微影及蝕刻製程。光微影製程可以包含形成光阻層(未示出)在HM層910上方，暴露光阻層於圖案下，實施預暴露烘烤製程，並且顯影光阻以形成圖案化遮罩包含此光阻。在一些實施例中，圖案化光阻以形成圖案化遮罩元素可以利用電子束(electron beam, e-beam)微影製程或利用位於極紫外光(extreme ultraviolet, EUV)區的光，具有波長位於，例如約1-100 nm，之極紫外光微影製程被實施。圖案化遮罩可以接著被用於保護基材110的區域，並且在區域上方形成多個層，同時蝕刻製程在未被保護區域形成凹槽102，並且其穿過HM層910、穿過磊晶堆疊120並且進入基材110，藉此留下多個延伸鰭片130。凹槽102可以利用乾式蝕刻(例如，反應離子蝕刻)、濕式蝕刻及/或其組合被蝕刻。在基材上方形成鰭片之眾多其他方法的實施例也可以被用於包含，例如，定義鰭片區域(例如，藉由遮罩或隔離區)以及在形成鰭片130時磊晶生長磊晶堆疊120。鰭片130可以利用合適的製程包含雙圖案化或多圖案化製程被製造。一般來說，雙圖案化或多圖案化結合光微影及自對準製程，允許被創造之圖案具有，例如小於利用單次、直接的光微影製程所取得之間隙的間隙。舉例來說，在一個實施例中，犧牲層被形成在基材上方並且利用光微影製程被圖案化。間隔物利用自對準製程在圖案化的犧牲層上被並排形成。犧牲層接著被移除，並且留下間隔物、或心軸，可以接著藉由蝕刻初始磊晶堆疊120被用以圖案化鰭片130。蝕刻製程可以包含乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching ,RIE)及/或其他合適的製程。
第3圖繪示形成淺溝槽隔離(shallow trench isolation, STI)結構140側向地圍繞鰭片130的下部分的示意圖。做為示例而非限制本揭露之內容，介電層首先被沉積在基材110上方，利用介電材料填充凹槽102。在一些實施例中，介電層可以包含氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass, FSG)、低k介電質、其組合及/或其他合適的材料。在多種示例中，介電層可以藉由CVD製程、低於大氣壓的CVD(subatmospheric CVD, SACVD)製程、可流動CVD製程、ALD製程、物理氣相沉積(physical vapor deposition, PVD)製程及/或其他合適的製程被沉積。在一些實施例中，沉積介電層之後積體電路結構100可以被退火，例如，為了提升介電層的品質。在一些實施例中，介電層(及實質上形成之STI結構140)可以包含多層結構，例如，具有一或多個襯墊層。
在形成淺溝槽(STI)特徵的一些實施例中，在沉積介電層之後，沉積的介電材料被薄化並且被平坦化，例如，藉由化學機械拋光(chemical mechanical polishing, CMP)製程。在一些實施例中，HM層910(如第2圖所繪示)用於做為CMP停止層。圍繞鰭片130的STI結構140被凹入。根據第3圖之示例，STI結構140凹入提供鰭片130在STI結構140上方延伸。在一些實施例中，凹入製程可以包含乾式蝕刻製程、濕式蝕刻製程及/或其組合。HM層910也可以在STI結構140凹入之前、進行中及/或之後被移除。HM層910之氮化層914可以被移除，例如，藉由利用H3 PO4 或其他合適蝕刻劑之濕式蝕刻。在一些實施例中，HM層910之氧化層912可以藉由用以凹入STI結構140之相同蝕刻劑而被移除。在一些實施例中，凹入深度被控制(例如，藉由控制蝕刻時間)以在最終獲得理想之暴露的鰭片130上部分之高度。在繪示的實施例中，理想高度暴露鰭片130之每一磊晶堆疊120中的多個層。
根據第4A圖及第4B圖，閘極結構150被形成。在一些實施例中，閘極結構150為虛(犧牲)閘極結構，其可以被實質上移除。因此，在一些實施例中利用後閘極製程，閘極結構150為虛閘極結構並且在積體電路結構100的後續製程步驟會被最終閘極結構取代。特別提到，虛閘極結構150可以在後續製程步驟被高k介電層(high-k dielectric layer, HK)以及金屬閘極電極(metal gata electrode, MG)取代，如下文討論。在一些實施例中，虛閘極結構150被形成在基材110上方並且至少部分地設置於鰭片130上方。在虛閘極結構下方部分的鰭片130可以被稱為通道區。虛閘極結構150也可以定義鰭片130的源極/汲極(source/drain, S/D)區，例如，鰭片130的區域鄰近並且在通道區的相對兩側面。
在繪示的實施例中，虛閘極製造首先形成虛閘極介電層152在鰭片130上方。在一些實施例中，虛閘極介電層152可以包含SiO2 、氮化矽、高k介電材料及/或其他合適的材料。在多種實施例中，虛閘極介電層152可以藉由CVD製程、低於大氣壓的CVD(subatmospheric CVD, SACVD)製程、可流動CVD製程、ALD製程、物理氣相沉積(physical vapor deposition, PVD)製程或其他合適的製程被沉積。通過示例，虛閘極介電層152可以藉由後續製程(例如，後續製造虛閘極結構)避免鰭片130的損壞。隨後，其他閘極電極結構150的部分被形成，包含虛閘極電極層154及硬遮罩，其可以包含多個層156及158(例如，氧化層156及氮化層158)。在一些實施例中，虛閘極結構150藉由多種製程步驟例如層沉積、圖案化、蝕刻、其他合適製程步驟被形成。示例性層沉積製程包含CVD(同時包含低壓CVD及電漿增強CVD)、PVD、ALD、熱氧化、e-beam蒸鍍或其他合適的沉積技術，或其組合。在形成閘極結構之示例中，圖案化製程包含微影製程(例如，光微影或e-beam微影)其可以進一步包含光阻塗布(例如，旋塗)，軟烘烤、遮罩對準、曝光、預曝光烘烤、光阻顯影、潤洗、乾燥(例如，甩乾及/或硬烘烤)、其他合適微影技術及/或其組合。在一些實施例中，蝕刻製程可以包含乾式蝕刻(例如，RIE蝕刻)、濕式蝕刻及/或其他蝕刻方法。在一些實施例中，虛閘極電極層154可以包含多晶矽(ploysilicon)。在一些實施例中，硬遮罩包含氧化層156例如平板氧化層，其可包含SiO2 ，以及氮化層158例如平板氮化層，其可包含Si3 N4 及/或氮氧化矽。在一些實施例中，在圖案化虛閘極電極層154之後，虛閘極介電層152自鰭片130的S/D區移除。蝕刻製程可以包含濕式蝕刻、乾式蝕刻及/或其組合。蝕刻製程被選擇以選擇性蝕刻虛閘極介電層152並且不實質上蝕刻鰭片130、虛閘極電極層154、氧化層156及氮化層158。
第4A圖及第4B圖繪示形成閘極間隔物162在區閘極結構150的側壁上方以及鰭片間隔物164在半導體鰭片130的側壁上方。在形成這些間隔物162、164的一些實施例中間隔物材料層160首先被沉積在基材110上方。間隔物材料層160可以為保形層，其實質上被蝕刻以形成閘極側壁間隔物162以及鰭片側壁間隔物164。在繪示的實施例中，間隔物材料層160被保形地沉積在虛閘極結構150以及鰭片130的頂部及側壁上方。在一些實施例中，間隔物材料層160包含多個層，例如第一間隔物層以及形成在第一間隔物層上方的第二間隔物層。間隔物材料層160可以包含一或多種介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN薄膜、碳氧化矽、SiOCN薄膜及/或其組合。通過示例，在虛閘極結構150上方沉積介電材料以形成間隔物材料層160可以藉由利用製程例如，CVD製程、低於大氣壓的CVD(subatmospheric CVD, SACVD)製程、可流動CVD製程、ALD製程、物理氣相沉積(physical vapor deposition, PVD)或其他合適製程。非等向蝕刻製程接著被實施在沉積之間隔物材料層160上，以暴露鰭片130未被虛閘極結構150覆蓋的部分(例如，在鰭片130的源極/汲極區)。間隔物材料層160直接位於虛閘極結構150上方的部分可以藉由此非等向蝕刻製程完全被移除。間隔物材料層160位於虛閘極結構150之側壁的部分被保留以做為閘極間隔物162，並且間隔物材料層160位於半導體鰭片130之側壁的下部分被保留以做為鰭片間隔物164。
根據第5A圖及第5B圖，半導體鰭片130暴露的部分側向地在閘極間隔物162(例如，在源極/汲極區的鰭片130)上方延伸並且藉由利用虛閘極結構150與閘極間隔物162做為蝕刻遮罩之非等向蝕刻製程被蝕刻，最終在半導體鰭片130中以及相應的虛閘極結構150之間形成凹槽R1。在非等向蝕刻製程之後，因為非等向蝕刻之效果，犧牲層(磊晶層122)及通道層(磊晶層124)的終端表面與相應之閘極間隔物162最外側的側壁對齊。在一些實施例中，非等向蝕刻可以藉由具有電漿源及反應氣體之乾式化學蝕刻被實施。電漿源可以是電感耦合電漿(inductively coupled plasma, ICR)源、變壓器耦合電漿(transformer coupled plasma, TCP)源、電子迴旋共振(electron cyclotron resonance, ECR)源或其類似者，並且反應氣體可以是，例如，氟基氣體(例如SF6 、CH2 F2 、CH3 F、CHF3 或其類似者)、氯基氣體(例如，Cl2 )、溴化氫氣體(HBr)、氧氣(O2 )、其類似者或其組合。
接著，根據第6A圖及第6B圖，犧牲層(磊晶層122)藉由合適的蝕刻製程側向地或水平地凹入，最終在相應的每一通道層(磊晶層124)之間垂直地形成側向的凹槽R2。此步驟可以藉由選擇性蝕刻製程被實施。作為示例而非限制本揭露之內容，犧牲層(磊晶層122)為SiGe並且通道層(磊晶層124)為矽允許犧牲層(磊晶層122)的選擇性蝕刻。在一些實施例中，選擇性濕式蝕刻包含APM蝕刻(例如，氫氧化氨-過氧化氨-水的混和物)，其以相較於蝕刻Si更快的蝕刻率蝕刻SiGe。在一些實施例中，選擇性蝕刻包含SiGe的氧化然後去除SiGeOx 。舉例來說，氧化可以藉由提供O3 清潔再接續以蝕刻劑例如NH4 OH以移除SiGeOx ，其以相較於蝕刻Si更快的蝕刻率蝕刻SiGeOx 。進一步來說，因為Si之氧化率遠小於(有時達30倍小於) SiGe之氧化率，通道層(磊晶層124)在側向凹入犧牲層(磊晶層122)的過程中實質上完好無損的被保留。最終，通道層(磊晶層124)側向地延伸通過犧牲層(磊晶層122)相對的終端表面。
接著，根據第7A圖及第7B圖，內部間隔物材料層170被形成以填充上述根據第6A圖及第6B圖所討論的犧牲層(磊晶層122)的側向蝕刻所遺留的凹槽R2。內部間隔物材料層170可以是低k介電材料，例如SiO2 、SiN、SiCN或SiOCN並且可以藉由合適的沉積方法，例如ALD被形成。在內部間隔物材料層170的沉積之後，非等向蝕刻製程可以被實施以修整被沉積的內部間隔物材料層170，使得內部間隔物材料層170只填充透過犧牲層(磊晶層122)的側向蝕刻所遺留的凹槽R2的一部分被保留。在修整製程之後，為了簡單起見，被沉積的內部間隔物材料層170被保留的部分被標示為內部間隔物170。內部間隔物170做為隨後製程中形成之源極/汲極磊晶結構的隔離金屬閘極。在第7A圖及第7B圖中之示例中，內部間隔物170的側壁與通道層(磊晶層124)的側壁對齊。
在一些實施例中，根據第8圖鰭片130的源極區S被進一步凹入，使得犧牲磊晶塞可以實質上地形成在凹入的源極區S中，並且接著被隨後製程的後側通孔取代。在源極區凹入步驟的一些實施例中，圖案化遮罩P3首先被形成以覆蓋鰭片130的汲極區D，但不覆蓋鰭片130的源極區S，並且接著鰭片130的源極區S被凹入，導致鰭片130的源極區凹槽R3。在一些實施例中，圖案化遮罩P3可以是藉由合適光微影製程形成的光阻遮罩。舉例來說，光微影製程可以包含如在第7A圖及第7B圖中繪示的結構上方旋塗光阻層，實施預暴露烘烤製程，以及顯影光阻層以形成圖案化遮罩P3。在一些實施例中，圖案化光阻以形成圖案化遮罩元素可以利用電子束(electron beam, e-beam)微影製程或極紫外(extreme ultraviolet, EUV)微影製程被實施。
當圖案化遮罩P3被形成之後，源極區凹槽R3可以利用，例如，非等向蝕刻製程被形成在源極區S中。在一些實施例中，非等向蝕刻可以藉由具有電漿源及反應氣體之乾式化學蝕刻被實施。作為示例而非限制本揭露之內容，電漿源可以是電感耦合電漿(inductively coupled plasma, ICR)源、變壓器耦合電漿(transformer coupled plasma, TCP)源、電子迴旋共振(electron cyclotron resonance, ECR)源或其類似者，並且反應氣體可以是，例如，氟基氣體(例如SF6 、CH2 F2 、CH3 F、CHF3 或其類似者)、氯基氣體(例如，Cl2 )、溴化氫氣體(HBr)、氧氣(O2 )、其類似者或其組合。
第9圖繪示犧牲磊晶塞180形成在源極區凹槽R3中。在此步驟的一些實施例中，以圖案化遮罩P3定位，磊晶生長製程被實施以在源極區凹槽R3中生長磊晶材料，直到磊晶材料建立犧牲磊晶塞180填充源極區凹槽R3。磊晶材料與基材110具有不同組成，因此導致犧牲磊晶塞180及基材110之間的不同蝕刻選擇性。舉例來說，基材110是矽並且犧牲磊晶塞180是SiGe。在一些實施例中，犧牲磊晶塞180是不具有p型摻雜物(例如，硼)及n型摻雜物(例如，磷)之SiGe，其原因在於犧牲磊晶塞180將在隨後製程中被移除並且不作為最終IC產品的電晶體之源極端。當犧牲磊晶塞180形成完成之後，圖案化遮罩P3藉由，例如，灰化被移除。
根據本揭露的一些實施例，為了防止SiGe被不經意地形成在Si通道層(磊晶層124)之終端表面，SiGe犧牲磊晶塞180可以以由下而上的方式被生長。作為示例而非限制本揭露之內容，SiGe犧牲磊晶塞180可以藉由經沉積/部分蝕刻製程被生長，其至少重複一次沉積/部分蝕刻製程。此重複的沉積/部分蝕刻製程也稱為循環沉積蝕刻(cyclic deposition-etch, CDE)製程。在一些實施例中，SiGe犧牲磊晶塞180藉由選擇性磊晶生長(selective epitaxial growth, SEG)被生長，其中蝕刻氣體被添加以提升自具有第一晶面之源極區凹槽R3底部的矽鍺的選擇性生長，而非自具有與第一晶面不同的第二晶面之通道層(磊晶層124)的垂直終端表面的矽鍺的選擇性生長。舉例來說，SiGe犧牲磊晶塞180利用反應氣體，例如HCl作為蝕刻氣體、GeH4 作為Ge前驅氣體、DSC及/或SiH4 作為Si前驅氣體、H2 及/或N2 作為載體氣體而被磊晶生長。在一些實施例中，蝕刻氣體可以為其他含氯氣體或含溴氣體例如Cl2 、BCl3 、BiCl3 、BiBr3 或其類似者。
SiGe的沉積狀態是被控制的(例如，藉由調整Ge前驅氣體、Si前驅氣體及載體氣體之流率比例)如此一來，SiGe在源極區凹槽R3底部的生長率相較於SiGe在通道層(磊晶層124)的垂直終端表面的生長率來的更快，其原因在於，源極區凹槽R3底部與通道層(磊晶層124)的垂直終端表面具有不同晶體取向面。因此，SiGe沉積步驟合併蝕刻步驟提升由下而上的SiGe生長。舉例來說，SiGe自源極區凹槽R3底部之生長相較於自通道層(磊晶層124)的垂直終端表面之生長具有較快速率。蝕刻氣體以相同的蝕刻率同時蝕刻自通道層(磊晶層124)的垂直終端表面生長的SiGe以及自源極區凹槽R3底部生長的SiGe。然而，因為自源極區凹槽R3底部生長的SiGe之生長率快過自通道層(磊晶層124)的垂直終端表面生長的SiGe之生長率，淨效應使得SiGe將實質上以由下而上的方式自源極區凹槽R3底部生長。作為示例而非限制本揭露之內容，在CDE製程的每一沉積蝕刻循環中，當通道層(磊晶層124)之終端表面被暴露時蝕刻步驟將停止，並且自源極區凹槽R3底部被生長之SiGe將被保留在源極區凹槽R3中，因為其厚於自通道層(磊晶層124)的垂直終端表面生長之SiGe。如此一來，由下而上的生長可以被實現。上述討論的CDE製程僅只是解釋如何在源極區凹槽R3中而非自通道層(磊晶層124)的垂直終端表面形成SiGe犧牲磊晶塞180的一個示例，並且其他合適的技術也可以被用以形成SiGe犧牲磊晶塞180。
第10A圖至第10C圖繪示源極/汲極磊晶結構190S/190D的形成。更細節來說，源極磊晶結構190S被形成在鰭片130之凹入源極區S中的犧牲磊晶塞180上方，並且汲極磊晶結構190D被形成在鰭片130之汲極區D上方。源極/汲極磊晶結構190S/190D可以藉由實施磊晶生長以在犧牲磊晶塞180與鰭片130上方提供磊晶材料而被形成。在磊晶生長製程的過程中，虛閘極結構150及閘極側壁間隔物162限制源極/汲極磊晶結構190S/190D限制在源極/汲極區S/D。合適的磊晶製程包含CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy, VPE)及/或超高真空CVD(ultra-high vacuum CVD, UHV-CVD))、分子束磊晶及/或其他合適製程。磊晶生長製程可以利用氣態及/或液態前驅物，其與鰭片130、犧牲磊晶塞180及通道層(磊晶層124)之半導體材料的組合作用。
在一些實施例中，源極/汲極磊晶結構190S/190D可以包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適材料。源極/汲極磊晶結構190S/190D可以為在磊晶製程的過程中藉由導入摻雜物種包含：p型摻雜物，例如硼或BF2 、n型摻雜物，例如磷或砷及/或其他合適摻雜物包含其組合被原位摻雜。如果源極/汲極磊晶結構190S/190D並非原位摻雜，布植製程(例如，介面布植製程)被實施以摻雜源極/汲極磊晶結構190S/190D。在一些示範性實施例中，在NFET元件之源極/汲極磊晶結構190S/190D包含SiP，並且在PFET元件之源極/汲極磊晶結構190S/190D包含GeSnB及/或SiGeSnB。
在一些實施例中，每一源極/汲極磊晶結構190S/190D包含第一磊晶層192及在第一磊晶層192上方的第二磊晶層194。第一磊晶層192及第二磊晶層194可以至少在鍺原子百分比(Ge%)或磷濃度(P%)的其中一者中不相同。在描繪的實施例中，第一磊晶層192可以不僅只自犧牲磊晶塞180與鰭片130之頂面生長，也可以自通道層(磊晶層124)的終端表面生長。這是因為源極/汲極磊晶結構190S/190D的形成不必要具有根據前述討論的犧牲磊晶塞180之由下而上的方法。
在一些具有GeSnB及/或SiGeSnB之源極/汲極磊晶結構190S/190D以形成PFET，第一磊晶層192及第二磊晶層194至少在鍺原子百分比(Ge%)中不相同。在特定一些實施例中，第一SiGe磊晶層192具有相較於第二SiGe磊晶層194更低之鍺原子百分比。第一SiGe磊晶層192之較低的鍺原子百分比可以幫助降低在鰭片130中未被摻雜的Si之蕭基能障。第二SiGe磊晶層194中的高鍺原子百分比可以幫助降低源極/汲極接觸電阻。作為示例而非限制本揭露之內容，第一SiGe磊晶層192中之鍺原子百分比在約10%至約20%的範圍，並且第二SiGe磊晶層194之鍺原子百分比在約20%至約60%的範圍，但在不超出本揭露之各種實施例的其他範圍也可被使用。在一些實施例中，第二SiGe磊晶層194可以具有梯度之鍺原子百分比。舉例來說，第二SiGe磊晶層194之鍺原子百分比隨著與第一SiGe磊晶層192的距離增加而增加。
在一些實施例中，源極/汲極磊晶結構190S/190D包含SiP以形成NFET，第一SiP磊晶層192與第二SiP磊晶層194至少在磷濃度(P%)中不相同。在特定一些實施例中，第一SiP磊晶層192具有相較於第二SiP磊晶層194更低之磷濃度。第一SiP磊晶層192之低磷濃度可以幫助降低在鰭片130中未被摻雜的Si之蕭基能障。第二SiGe磊晶層194的高磷濃度可以幫助降低源極/汲極接觸電阻。作為示例而非限制本揭露之內容，第一SiP磊晶層192之磷濃度在約5×1019 cm-3 至約1×1021 cm-3 的範圍，並且第二SiP磊晶層194之磷濃度在約1×1021 cm-3 至約3×1021 cm-3 的範圍，但在不超出本揭露之各種實施例的其他範圍也可被使用。在一些實施例中，第二SiP磊晶層194可以具有梯度之磷濃度。舉例來說，第二SiP磊晶層194之磷濃度隨著與第一SiP磊晶層192的距離增加而增加。
當源極/汲極磊晶結構190S/190D被形成之後，退火製程可以被實施以活化在源極/汲極磊晶結構190S/190D中的p型摻雜物或n型摻雜物。退火製程可以是，舉例來說，快速熱退火(rapid thermal anneal, RTA)、雷射退火、毫秒熱退火(millisecond thermal annealing, MTA)製程或其類似者。
第11A圖至第11C圖繪示在基材110上方的前側層間介電(front-side interlayer dielectric, ILD)層210的形成。ILD層210在本文被稱為「前側」ILD層是因為其形成在多閘極電晶體的前側(例如，多閘極電晶體之閘極自源極/汲極區190S/190D的側面凸出)。在一些實施例中，接觸蝕刻停止層(contact etch stop layer, CESL)200也在形成ILD層210之前被形成。在一些實施例中，CESL 200包含氮化矽層、氧化矽層、氮氧化矽層及/或其他相較於前側ILD層210具有不同蝕刻選擇性之合適材料。CESL 200可以藉由電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition, PECVD)製程及/或其他合適之沉積或氧化製程被形成。在一些實施例中，前側ILD層210包含材料例如，原矽酸四乙酯(tetraethylorthosilicate, TEOS)氧化物、未摻雜之矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼摻雜矽玻璃(boron doped silicon glass, BSG)及/或其他相較於CESL 200具有不同蝕刻選擇性之合適介電材料。前側ILD層210可以藉由PECVD製程或其他合適沉積技術被沉積。在一些實施例中，在形成前側ILD層210之前，積體電路結構100可能受制於高熱預算製程以退火前側ILD層210。
在一些實施例中，在沉積前側ILD層210之後，平坦化製程可以被實施以移除前側ILD層210之多餘材料。舉例來說，平坦化製程包含化學機械拋光(chemical mechanical planarization, CMP)製程，其移除前側ILD層210(及CESL 200層，如果存在的話)在虛閘極結構150上方的部分以及平坦化積體電路結構100的頂表面。在一些實施例中，CMP製程也移除硬遮罩層156、158(如第10A圖所示)以及虛閘極電極層154。
接著，在虛閘極電極結構150被移除，隨後移除犧牲層(磊晶層122)。最終結構被繪示於第12圖中。在繪示的實施例中，虛閘極結構150藉由利用選擇性製程(例如，選擇性乾式蝕刻、選擇性濕式蝕刻或其組合)被形成，其以相較於其他材料(例如，閘極側壁間隔物162、CESL 200及/或前側ILD層210)具有更快蝕刻率蝕刻虛閘極結構150中的材料，因此導致位於對應地閘極側壁間隔物162之間的閘極溝槽GT1，且犧牲層(磊晶層122)暴露在閘極溝槽GT1中。隨後，在閘極溝槽GT1中之犧牲層(磊晶層122) 利用其他選擇性蝕刻製程，其在蝕刻犧牲層(磊晶層122)時相較於蝕刻通道層(磊晶層124)時具有較快蝕刻速率被暴露，因此在鄰近通道層(磊晶層124)之間形成開口O1。如此一來，通道層(磊晶層124)變成奈米結構懸浮在基材110上方並且介於源極/汲極磊晶結構190S/190D之間。此步驟也稱為通道釋放製程。在此臨時製程步驟，介於奈米結構(磊晶層124)之間的開口119可以在大氣環境下(例如，空氣、氮氣等)被填充。在一些實施例中，奈米結構(磊晶層124)可以被可互換地稱為奈米線、奈米片、奈米板及奈米環，根據其幾何形狀。舉例來說，在一些其他實施例中，通道層(磊晶層124)可以被修整以具有實質上的圓角形狀(例如，圓柱體)，其利用選擇性蝕刻製程以完整移除犧牲層(磊晶層122)。在此案例中，結果之通道層(磊晶層124)可以被稱為奈米線。
在一些實施例中，犧牲層(磊晶層122)藉由利用選擇性濕式蝕刻製程被移除。在一些實施例中，犧牲層(磊晶層122)為SiGe並且通道層(磊晶層124)為矽，其允許選擇性地移除犧牲層(磊晶層122)。在一些實施例中，選擇性濕式蝕刻包含APM蝕刻(例如，氫氧化氨-過氧化氨-水的混和物)。在一些實施例中，選擇性移除包含SiGe氧化隨後移除SiGeOx 。舉例來說，氧化可以藉由提供O3 清潔再接續以蝕刻劑例如NH4 OH以移除SiGeOx ，其以相較於蝕刻Si更快的蝕刻率蝕刻SiGeOx 。進一步來說，因為矽之氧化率遠低於(有時可達30倍低於)SiGe之氧化率，通道層(磊晶層124)可以在通道釋放製程中保持實質上地完好無損。在一些實施例中，通道釋放步驟及側向地凹陷犧牲層的前一步驟(即，繪示於第6A圖及第6B圖之步驟)皆利用具有相較於Si之更快蝕刻率蝕刻SiGe之選擇性蝕刻製程並且因此此兩步驟可以使用相同蝕刻劑化學反應在一些實施例中。在此例中，通道釋放製程之蝕刻時間/過程長於側向地凹陷犧牲層的前一步驟之蝕刻時間/過程，以便完整移除犧牲SiGe層。
第13A圖及第13B圖繪示替代閘極結構220的形成。替代閘極結構220被相應地形成在閘極溝槽GT1中以圍繞懸浮在閘極溝槽GT1中的每一奈米結構(磊晶層124)。閘極結構220可以作為GAA FET之最終閘極。最終閘極結構可以為高k/金屬閘極堆疊，然而其他組合也是有可能的。在一些實施例中，每一閘極結構220形成藉由多個奈米結構(磊晶層124)而與多通道相關聯之閘極。舉例來說，高k/金屬閘極結構220被形成在於釋放奈米結構(磊晶層124)所提供之開口O1中(如第12圖所繪示)。在多種實施例中，高k/金屬閘極結構220包含界面層222形成在奈米結構(磊晶層124)周圍以及高k閘極介電層224圍繞地形成在閘極金屬層226周圍並且填充剩餘的閘極溝槽GT1。高k/金屬閘極結構220的形成可以包含一或多次沉積製程以形成多種閘極材料，隨後接續CMP製程以移除多餘閘極材料，導致高k/金屬閘極結構220所具有之頂面與前側ILD層之頂面在相同水平面。如第13B圖所繪示之沿高k/金屬閘極結構220之縱軸的剖面圖，高k/金屬閘極結構220圍繞每一奈米結構(磊晶層124)並且因此稱為GAA FET的閘極。
在一些實施例中，介面層222為氧化矽形成在閘極溝槽GT1之半導體材料的暴露表面，其利用，例如，熱氧化、化學氧化、濕式氧化或其類似者被形成。最終，暴露在閘極溝槽GT1中的奈米結構(磊晶層124)表面部分以及基材部分112被氧化成氧化矽以形成介面層222。因此，在閘極溝槽GT1中的剩餘部分的奈米結構(磊晶層124)相較於不在閘極溝槽GT1中之奈米結構(磊晶層124)的其他部分更薄，如第13A圖中所繪示。
在一些實施例中，高k閘極介電層224包含具有高介電常數之介電材料，例如，大於熱氧化矽之介電常數(~3.9)。舉例來說，高k閘極介電層224可以包含二氧化鉿(HfO2 )、氧化矽鉿(HfSiO)、氮氧化鉿矽 (HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2 O5 )、氧化釔(Y2 O3 )、鍶鈦氧化物(SrTiO3 、STO)、鈦酸鋇(BaTiO3 、BTO)、氧化鋯鋇(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、鋁矽氧化物(AlSiO)、氧化鋁(Al2 O3 )、氮化矽(Si3 N4 )、氮氧化物(SiON)、其類似者或其組合。
在一些實施例中，閘極金屬層226包含一或多個金屬層。舉例來說，閘極金屬層226可以包含一或多個功函數金屬層相互堆疊並且填充金屬填充閘極溝槽GT1的剩餘部分。閘極金屬層226中的一或多個功函數金屬層為高k/金屬閘極結構220提供合適的功函數。對於n型GAA FET，閘極金屬層226可以包含一或多個n型功函數金屬(N-metal)層。n型功函數金屬可以示範性地包含，但並不僅限於，鋁化鈦(TiAl)、氮化鋁鈦(TiAlN)、碳氮化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如，碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物及/或其他合適材料。另一方面，對於p型GAA FET，閘極金屬層226可以包含一或多個p型功函數金屬(P-metal)層。p型功函數金屬可以示範性地包含，但並不僅限於，氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物及/或其他合適材料。在一些實施例中，閘極金屬層226之填充金屬可以示範性地包含，但並不僅限於，鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiC、TaCN、TiAl、TiAlN或其他合適材料。
第14A圖至第14C圖為繪示位於源極磊晶結構190S上方之源極接點230以及位於汲極磊晶結構190D上方之汲極接點240。在一些實施例中，此步驟首先透過合適之光微影及蝕刻技術在前側ILD層210及CESL 200暴露源極/汲極磊晶結構190S/190D，以形成源極/汲極接點開口。隨後，源極/汲極接點之形成步驟將沉積一或多個金屬材料(例如，鎢、鈷、銅、其類似者或其組合)並藉由合適沉積技術(例如CVD、PVD、ALD、其類似者或其組合)以填充源極/汲極接點開口，隨後藉由CMP製程以移除位於源極/汲極接點開口之外的多餘金屬材料，同時留下位於源極/汲極接點中的金屬材料以做為源極/汲極接點230及240。
第15A圖至第15C圖繪示位於基材110上方的前側多層互連(MLI)結構250之形成。前側MLI結構250可以包含多個前側金屬化層252。前側金屬化層252的數目可以根據積體電路結構100的設計特性而變化。為了簡單起見，在第15A圖至第15C圖中只繪示兩個前側金屬化層252。每一前側金屬化層252包含第一前側金屬間介電(IMD)層253以及第二前側IMD層254。第二前側IMD層254被形成在對應第一前側IMD層253上方。前側金屬化層252包含一或多個水平方向互聯，例如前側金屬線255，相應地水平或側向延伸在第二前側IMD層254中並且垂直方向互聯，例如前側金屬通孔256，相應地垂直延伸在第一前側IMD層253中。
在一些實施例中，最底部前側金屬化層252中具有前側金屬通孔256者，並且其連接汲極接點240以和汲極磊晶結構190D形成電連接。在一些實施例中，最底部前側金屬化層252中不具有金屬通孔者，其與源極接點230連接。取而代之的，源極磊晶結構190S將會與隨後形成的後側通孔電性地連接。
前側金屬線255及前側金屬通孔256可以利用，例如，單鑲嵌製程、雙鑲嵌製程、其類似者或組合被形成。在一些實施例中，前側IMD層253、254可以包含具有k值，例如，低於約4.0或甚至2.0之低k介電材料設置介於導電特徵之間。在一些實施例中，前側IMD層253、254可以由例如，磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、SiOx Cy 、旋塗玻璃、旋塗聚合物、氧化矽、氮氧化矽、其組合或其類似者，以任何合適的方法，例如旋塗、化學氣相沉積(CVD)、電漿增強CVD(plasma-enhanced CVD, PECVD)或其類似者被做成。前側金屬線255及前側金屬通孔256可以包含銅、鋁、鎢、其組合或其類似者。在一些實施例中，前側金屬線255及前側金屬通孔256可以進一步具有一或多個阻擋/黏著層(未示出)以保護對應的前側IMD層253、254以避免金屬擴散(例如，銅擴散)以及金屬中毒。一或多個阻擋/黏著層可以包含鈦、氮化鈦、鉭、氮化鉭或其類似者並且可以利用物理氣相蝕刻(physical vapor deposition, PVD)、CVD、ALD或其類似者而被形成。
根據第16A圖至第16C圖，根據本揭露的一些實施例，載體基板260被連接至前側MLI結構250。載體基板260可以是矽，摻雜或未摻雜、或者可以包含其他半導體材料，例如鍺、半導體化合物或其組合。載體基板260可以在隨後製程的積體電路結構100的後側提供結構支撐，並且在一些實施例中，可以被保留在最終產品中。在一些其他實施例中，載體基板260可以在隨後之積體電路結構100的後側製程完成後被移除。在一些實施例中，載體基板260藉由，例如，熔合結合，連接至MLI結構250的最頂部介電層。當載體基板260連接至前側MLI結構250之後，積體電路結構100被前後翻轉，使得基材110的後側表面朝向上方，如第17A圖至第17C圖所繪示。
接著，如第18A圖至第18C圖所繪示，基材110被薄化以暴露犧牲磊晶塞180。在一些實施例中，薄化步驟藉由CMP製程、研磨製程或其類似者被完成。在薄化步驟完成之後，基材部分112被留下以覆蓋汲極磊晶結構190D的後側。
接著，如第19A圖至第19C圖繪示，基材部分112被移除。在一些實施例中，Si基材部分112藉由相較於蝕刻SiGe犧牲磊晶塞180在蝕刻Si時有更快蝕刻率之選擇性蝕刻製程而被移除。在一些實施例中，為了選擇性移除Si基材之選擇性蝕刻製程可以是利用濕式蝕刻溶液例如氫氧化四甲胺(TMAH)、氫氧化鉀(KOH)、NH4 OH、其類似者或其組合之濕式蝕刻製程。濕式蝕刻製程最終導致開口O4被形成在STI結構140中並且暴露汲極磊晶結構190D的後側，同時犧牲磊晶塞180被留在STI結構140並且自源極磊晶結構190S凸出。
第20A圖至第20C圖繪示STI結構140中之開口O4中的後側介電層270的形成並且其側向地環繞犧牲磊晶塞180。在一些實施例中，第20A圖至第20C圖之步驟首先藉由合適的沉積技術例如CVD，沉積後側介電層270之介電材料以過度填充STI結構140中的開口O4。隨後，被沉積的介電材料藉由利用，例如，回蝕製程、CMP製程或其類似者被薄化，直到犧牲磊晶塞180被暴露。介電層270在本文被稱為「後側」介電層是因為其形成在與多閘極電晶體之前側所對應的多閘極電晶體之後側，替代閘極220在後側處由源極/汲極區190S/190D凸出。
在一些實施例中，後側介電層270包含材料例如，原矽酸四乙酯(tetraethylorthosilicate, TEOS)氧化物、未摻雜之矽玻璃或摻雜之氧化矽，例如硼磷矽玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼摻雜矽玻璃(boron doped silicon glass, BSG)及/或其他合適介電材料。在一些實施例中，後側介電層270具有與前側ILD層210相同的材料。
接著，如第21A圖至第21C圖所繪示，犧牲磊晶塞180被移除以形成後側通孔開口O5，其延伸自後側介電層270以暴露源極磊晶結構190S的後側。在一些實施例中，犧牲磊晶塞180利用相較於蝕刻後側介電層270之介電材料在蝕刻SiGe犧牲磊晶塞180有更快蝕刻率之選擇性蝕刻被移除。換句話說，選擇性蝕刻製程利用會同時攻擊SiGe並且更強烈攻擊後側介電層270之蝕刻劑。因此，在選擇性蝕刻製程完成之後，後側汲極磊晶結構190D被後側介電層270所覆蓋處被保留。做為示例而非限制本揭露之內容，犧牲磊晶塞180藉由選擇性濕式蝕刻例如APM蝕刻(例如，氫氧化氨-過氧化氨-水的混和物)，其相較於蝕刻介電材料在蝕刻SiGe有更快蝕刻率而被移除。
在所描繪的實施例中，源極磊晶結構190S的後側藉由SiGe的選擇性蝕刻被凹陷。在此案例中，源極磊晶結構190S之第一磊晶層192在後側通孔開口O5之底部可以被蝕穿，使得第二磊晶層194(其相較於第一磊晶層192具有較高Ge%或P%)可以被暴露在後側通孔開口O5之底部。
第22A圖至第22C圖繪示磊晶再生長層280在源極磊晶結構190S的後側之上方的形成。磊晶再生長結構280可以藉由實施在源極磊晶結構190S的後側提供磊晶材料磊晶之再生長製程被形成。在磊晶成長製程過程中，內部間隔物170、鰭片間隔物164、後側介電層270及/或STI結構140通過開口O5將磊晶再生長層280限制在後側。合適磊晶製程包含CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy, VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶及/或其他合適製程。磊晶生長製程可以利用氣態及/或液態前驅物，其與源極磊晶結構190S之半導體材料的化合物相互作用。汲極磊晶結構190D之後側不具有任何磊晶再生長層，因為其在磊晶生長製程的過程中被後側介電層270覆蓋。
在一些實施例中，磊晶再生長層280可以包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適材料。磊晶再生長層280可以在磊晶製程的過程中藉由導入摻雜物種包含:p型摻雜物，例如硼或BF2 、n型摻雜物，例如磷或砷及/或其他合適摻雜物包含其組合被原位摻雜。如果磊晶再生長層280不是被原位摻雜，布植製程(即，介面布植製程)被實施以摻雜磊晶再生長層280。在示範性的一些實施例中，在NFET元件中的磊晶再生長層280包含SiP，同時在PFET元件中包含GeSnB及/或SiGeSnB。
在一些實施例中，磊晶再生長層280以和源極磊晶結構190S相同之材料被形成。舉例來說，在PFET元件中的磊晶再生長層280及源極磊晶結構190S包含GeSnB及/或SiGeSnB，同時磊晶再生長層280及源極磊晶結構190S包含SiP。在一些實施例中，磊晶再生長層280可以與第一磊晶層192與第二磊晶層194具有至少在鍺原子百分比(Ge%)或磷濃度(P%)中之一者的差異。
拿PFET元件舉例來說，磊晶再生長層280相較於第一磊晶層192具有較高的鍺原子百分比，其會幫助減少介於磊晶再生長層280及隨後形成的後側通孔之間的源極接觸電阻。做為示例而非限制本揭露之內容，磊晶再生長層280與第一磊晶層192之鍺原子百分比之比率大於1:1。在一些實施例中，磊晶再生長層280之鍺原子百分比也大於第二磊晶層194。做為示例而非限制本揭露之內容，磊晶再生長層280之鍺原子百分比在介於約20%至約70%的範圍之間。在一些實施例中，磊晶再生長層280具有梯度分布的鍺原子百分比。舉例來說，磊晶再生長層280之鍺原子百分比隨著與源極磊晶結構190S的距離增加而增加，並且磊晶再生長層280之最大鍺原子百分比大於第一磊晶層192及/或第二磊晶層194。
另一方面，在NFET元件的一些實施例中，磊晶再生長層280相較於第一磊晶層192具有較高的磷濃度，其幫助減少磊晶再生長層280與隨後形成之後側通孔的源極接觸電阻。做為示例而非限制本揭露之內容，磊晶再生長層280與第一磊晶層192之磷濃度比大於1:1。在一些實施例中，磊晶再生長層280之磷濃度也大於第二磊晶層194。做為示例而非限制本揭露之內容，磊晶再生長層280之磷濃度在介於約1×1021 cm-3 至約5×1021 cm-3 的範圍之間。在一些實施例中，磊晶再生長層280具有梯度分布的磷濃度。舉例來說，磊晶再生長層280之磷濃度隨著與源極磊晶結構190S的距離增加而增加，並且磊晶再生長層280之最大磷濃度大於第一磊晶層192及/或第二磊晶層194。
在一些實施例中，磊晶再生長層280的生長溫度與源極/汲極磊晶結構190S/190D不同。舉例來說，磊晶再生長層280的生長溫度可以低於源極/汲極磊晶結構190S/190D的生長溫度，以減少源極/汲極磊晶結構190S/190D因為高溫生長所產生的負面影響。做為示例而非限制本揭露之內容，磊晶再生長層280的生長溫度藉由介於約100 ℃至約300 ℃之間的非零溫差，而低於源極/汲極磊晶結構190S/190D的生長溫度。
在一些實施例中，在磊晶生長完成之後，退火製程可以被實施以活化位於磊晶再生長層280中的p型摻雜物或n型摻雜物。退火製程可以是，例如，快速熱退火(rapid thermal anneal, RTA)、雷射退火、毫秒熱退火(millisecond thermal annealing, MTA)製程或其類似者。
第23A圖至第23D圖繪示通孔間隔物290襯裡後側通孔開口O5的側壁。在一些實施例中，後側間隔材料層首先被沉積在載體積材260上方。通孔間隔物材料層可以是保形層，其隨後被蝕刻以形成通孔間隔物290。在繪示的實施例中，通孔間隔物材料層被保形地沉積以襯裡後側通孔開口O5的底部以及側壁。做為示例而非限制本揭露之內容，通孔間隔物材料層可以透過沉積介電材料再載體基材260上方並藉由CVD製程、低於大氣壓的CVD(subatmospheric CVD, SACVD)製程、可流動CVD製程、ALD製程、物理氣相沉積(physical vapor deposition, PVD)製程或其他合適製程被形成。非等向蝕刻製程接著被實施在沉積的通孔間隔物材料層上以自磊晶再生長層280的後側表面以及後側介電層270的後側表面移除通孔間隔物材料層之水平部分，同時通過開口O5在後側的垂直側壁和傾斜側壁上留下垂直及傾斜部分。這些在後側通孔開口O5中的通孔間隔物材料層的剩餘部分被總和稱作通孔間隔物290。其原因在於，通孔間隔物290在形成磊晶再生長層280之後被形成，通孔間隔層290藉由磊晶再生長層280與源極磊晶結構190S被間隔開。
自第23A圖之截面圖定義隔開通孔間隔層290之垂直部分，並且自第23B圖之截面圖定義隔開通孔間隔層290之傾斜部分。舉例來說，當從後側上方觀察時，通孔O5是正方形/長方形(請參見第23D圖)，那麼當通孔間隔物290在剖面圖中被描繪時，通孔間隔物290的垂直部分與傾斜部分指的是單個連續通孔間隔物290的本體。
通孔間隔物290可以包含與後側介電材料層270不同的一或多個介電材料。舉例來說，在一些實施例中，其後側介電材料層270為氧化矽層，通孔間隔物290包含氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽及/或其組合。材料差異導致介於通孔間隔物290與後側介電材料層270之不同的蝕刻選擇性，並且因此通孔間隔物290可以保護後側通孔開口O5以避免因為，例如，蝕刻製程用於後續之矽化製程而造成意外擴張，其將在後續更詳細被討論。
第24A圖至第24D圖繪示位於後側開口O5中的後側通孔300的形成。在一些形成後側通孔的實施例中，一或多個金屬層首先被沉積，其藉由合適沉積製程，例如CVD、PVD、ALD、其類似者或組合以過度填充後側通孔開口O5。隨後，CMP製程被實施以薄化一或多個金屬層直到後側介電材料層270被暴露，同時在後側通孔開口O5中留下一或多個金屬層的部分，做為後側通孔300。在一些實施例中，一或多個金屬層包含，例如，鎢、鈷、銅、氮化鈦、氮化鉭、其類似者或其組合。
第25圖繪示後側多層互連MLI結構310形成在後側通孔600及後側介電層270的上方。多層互連MLI結構310可以包含最底部後側金屬化層311(也稱為後側M0層)以及位於最底部後側金屬化層311上方的多個上部後側金屬化層312。上部後側金屬化層312的數目可以根據積體電路結構100的設計特性而變化。為了簡單起見，第25圖中僅只繪示兩個後側金屬化層312(也稱為後側M1及後側M2層)。
最底部後側金屬化層311包含位於後側介電層270上方的後側IMD層313以及一或多個水平內部互連物，例如後側金屬線315，對應地在後側IMD層313中水平或側向地延伸。位於最底部後側金屬化層311中的金屬線315為延伸跨越並且與一或多個後側通孔300連接之電源線，以使一或多個源極磊晶結構190S電連接。因為電源線被形成在後側MLI結構310中，更多佈線空間可以被提供給積體電路元件100。
每一上部後側金屬化層(例如，後側M1層及M2層)312包含第一後側金屬間介電(inter-metal dielectric, IMD)層314以及第二後側IMD層316。第二後側IMD層316被形成在相應的第一後側IMD層314上方。上部後側金屬化層312包含一或多個水平內部互連物，例如後側金屬線317，相應地在第二後側IMD層316中水平地或側向地延伸，以及垂直內部互連物，例如後側金屬通孔318，相應地在第一後側IMD層314中垂直地延伸。在一些實施例中，後側金屬通孔318具有錐形輪廓，其具有隨著與後側介電層270之間的距離減小而隨之減小的寬度，此結果是由於在將IC結構100上下翻面之後蝕刻在後側IMD層314中的通孔開口之自然結果。
第26圖為繪示根據本揭露的一些實施例所形成之積體電路結構的方法M1的流程圖。雖然方法M1被繪示及/或描述為一連串的行為或活動，但此方法並不用以限制本揭露之內容為繪示之順序或行為。因此，在一些實施例中，行為可以被以與繪示之不同順序而被執行。進一步來說，在一些實施例中，繪示的行為或活動可以被細分為多個行為或活動，其可以在其他時間或與其他行為或子行為同時進行。在一些實施例中，一些繪示的行為或活動可以被省略並且其他未繪示的行為或活動可以被包含其中。
在方塊S101，電晶體被形成在前側的基板上方。第1圖至第14C圖為繪示根據方塊S101的一些實施例之GAA電晶體的形成的示意圖及剖面圖。
在方塊S102，前側MLI結構被形成在電晶體上方。第15A圖至第15C圖為繪示根據方塊S101的一些實施例之剖面圖。
在方塊S103，載體基材被連接至前側MLI結構。第16A圖至第16C圖為繪示根據方塊S103的一些實施例之剖面圖。
在方塊S104，基材被翻面使得基材的後側面朝上方。第17A圖至第17C圖為繪示根據方塊S104的一些實施例之剖面圖。
在方塊S105，基材被移除。第18A圖至第18C圖以及第19A圖至第19C圖為繪示根據方塊S105的一些實施例之剖面圖。
在方塊S106，後側介電層被形成在電晶體的後側上方。第20A圖至第20C圖為繪示根據方塊S106的一些實施例之剖面圖。
在方塊S107，後側通孔開口被形成在後側介電層中並且暴露電晶體的源極磊晶結構的後側。第21A圖至第21C圖為繪示根據方塊S107的一些實施例之剖面圖。
在方塊S108，磊晶再生長層被形成在源極磊晶結構的後側上方。第22A圖至第22C圖為繪示根據方塊S108的一些實施例之剖面圖。
在方塊S109，通孔間隔物在後側通孔開口的側壁被形成為襯裡並且形成在磊晶再生長層上方。第23A圖至第23D圖為繪示根據方塊S109的一些實施例之剖面圖。
在方塊S110，後側通孔被形成在後側通孔開口中。第24A圖至第24C圖為繪示根據方塊S110的一些實施例之剖面圖。
在方塊S111，後側MLI結構被形成在後側通孔上方。第25圖為繪示根據方塊S111的一些實施例之剖面圖。
第27A圖至第31圖為繪示根據本揭露的一些實施例之具有多閘極元件之積體電路的形成之中間步驟的多個階段之剖面圖。第27A圖至第31圖中所繪示的步驟也反映第32圖中所示之步驟。應當被理解的是，額外操作可以在第27A圖至第31圖所繪示之製成之前、過程中或之後被提供，並且一些下文敘述之操作可以在額外的一些實施例之方法中被取代或淘汰。操作/製成的順序是可以相互交換的。
第27A圖、第28A圖、第29A圖、第30A圖及第31圖為製造積體電路結構100a之中間階段沿第一切線(例如，第4A圖中的切線X-X)之剖面圖，其沿著通道的縱向方向。第27B圖、第28B圖、第29B圖及第30B圖為製造積體電路結構100a之中間階段沿第二切線(例如，第4A圖中的切線Y1-Y1)之剖面圖，其在源極區並且垂直通道的縱向方向。第27C圖、第28C圖、第29C圖及第30C圖為製造積體電路結構100a之中間階段沿第三切線(例如，第4A圖中的切線Y2-Y2)之剖面圖，其在汲極區並且垂直通道的縱向方向。第28D圖為根據本揭露的一些實施例中製造積體電路結構100a之中間階段的俯視圖。
第27A圖至第27C圖為繪示根據第20A圖至第20C圖中之步驟隨後步驟的一些實施例。細節上來說，在後側介電層270如前述第20A圖至第20C圖所形容的被形成之後，犧牲磊晶塞180藉由合適的蝕刻製程被移除以形成後側通孔開口O5’。最終結構被繪示在第27A圖至第27C圖。後側通孔開口O5’的形成細節於前述分別在第21A圖至第21C圖中的後側通孔開口O5’被討論，並且為了簡單起見因此不在此重複。
接著，通孔間隔物290’被形成以在後側通孔開口O5’的側壁襯裡，如第28A圖至第28D圖所繪示。因為通孔間隔物290’在源極磊晶結構190S的後側上方形成磊晶再生長結構層之前被形成，通孔間隔物290’連接源極磊晶結構190S的後側。通孔間隔物260’之材料與形成製成的細節於前述被繪示分別在第23A圖至第23D圖中的通孔間隔物290被討論，並且為了簡單起見因此不在此重複。
在形成通孔間隔物290’被形成以在後側通孔開口O5’的側壁襯裡之後，磊晶再生長層280’在後側通孔開口O5’中，如第29A圖至第29C圖中所繪示。如此一來，通孔間隔物290’可以將磊晶生長層280’限制在後側通孔O5’中的期望區域中。在一些實施例中，通孔間隔物290’側向地環繞磊晶再生長層280’。磊晶再生長層280’之材料與形成製成的細節於前述分別在根據第22A圖至第22C圖中的磊晶再生長層280被討論，並且為了簡單起見因此不在此重複。
接著，後側通孔300被形成以填充後側通孔開口O5’的剩餘部分，如第30A圖至第30C圖繪示。隨後，後側MLI結構310被形成在後側通孔300上方，如第31圖所繪示。後側通孔300以及後側MLI結構310之材料與形成製成的細節於前述分別在第24A圖至第24C圖及第25圖時被討論，並且為了簡單起見因此不在此重複。
第32圖為繪示根據本揭露的一些實施例所形成之積體電路結構的方法M2的流程圖。雖然方法M2被繪示及/或描述為一連串的行為或活動，但此方法並不用以限制本揭露之內容為繪示之順序或行為。因此，在一些實施例中，行為可以被以與繪示之不同順序而被執行及/或可以被同時進行。進一步來說，在一些實施例中，繪示的行為或活動可以被細分為多個行為或活動，其可以在其他時間或與其他行為或子行為同時進行。在一些實施例中，一些繪示的行為或活動可以被省略並且其他未繪示的行為或活動可以被包含其中。
方法M2可以從前述描述的方法M1之方塊S107分支出來，並且因此方法M2可以包含所有前述方法M1的方塊(例如方塊S101至S106)。第27A圖至第27C圖繪示根據方塊S107的一些實施例之剖面圖。
方法M2的方塊S201，通孔間隔物被形成以在後側通孔開口的側壁襯裡。第28A圖至第28C圖繪示根據方塊S201的一些實施例之剖面圖。
方法M2的方塊S202，磊晶再生長層被形成在源極磊晶結構的後側上方並且側向地被通孔間隔物環繞。第29A圖至第29C圖繪示根據方塊S202的一些實施例之剖面圖。
方法M2的方塊S203，後側通孔被形成在後側通孔開口中。第30A圖至第30C圖繪示根據方塊S203的一些實施例之剖面圖。
方法M2的方塊S204，後側MLI結構被形成在後側通孔上方。第31圖繪示根據方塊S204的一些實施例之剖面圖。
第33A圖至第36圖為繪示根據本揭露的一些實施例之具有多閘極元件之積體電路的形成之中間步驟的多個階段之剖面圖。第33A圖至第36圖中所繪示的步驟也反映第37圖中所示之步驟。應當被理解的是，額外操作可以在第33A圖至第36圖所繪示之製成之前、過程中或之後被提供，並且一些下文敘述之操作可以在額外的一些實施例之方法中被取代或淘汰。操作/製成的順序是可以相互交換的。
第33A圖、第34A圖、第35A圖及第36圖為製造積體電路結構100b之中間階段沿第一切線(例如，第4A圖中的切線X-X)之剖面圖，其沿著通道的縱向方向。第33B圖、第34B圖及第35B圖為製造積體電路結構100b之中間階段沿第二切線(例如，第4A圖中的切線Y1-Y1)之剖面圖，其在源極區並且垂直通道的縱向方向。第33C圖、第34C圖及第35C圖為製造積體電路結構100b之中間階段沿第三切線(例如，第4A圖中的切線Y2-Y2)之剖面圖，其在汲極區並且垂直通道的縱向方向。
第33A圖至第33C圖為繪示第29A圖至第29C圖所示之步驟的隨後步驟的一些實施例。細節上來說，在磊晶再生長層280’被形成在後側通孔開口O5’並且被禿恐間隔物290’側向地環繞之後，金屬層320藉由合適的陳基技術，例如CVD、PVD、ALD、其類似者或其組合被形成在載體基材260上方。金屬層320包含有能力與底部磊晶再生長層280’半導體材料反應之金屬，以在隨後製程中在磊晶再生長層280’中形成矽化物區域。舉例來說，金屬層320包含鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。
在沉積金屬層320之後，退火製程被實施使得金屬層320與在磊晶再生長層280’中的矽(以及鍺，如果存在的話)反應以在磊晶再生長層280’中形成金屬矽化物(以及鍺化物，如果鍺存在於磊晶再生長層280’中的話)區330，並且金屬層320中未反應部分藉由蝕刻製程被移除。最終結構被繪示於第34A圖至第34C圖中。在一些實施例中，矽化物區330包含，例如，矽化鈦、矽化鈷、矽化鎳、其類似者或其組合。如前述討論，通孔間隔物290及後側介電層270具有不同蝕刻選擇性，並且因此移除未反應金屬層320之蝕刻製程可以利用相較於蝕刻後側介電層270更慢蝕刻通孔間隔物290之蝕刻劑，其在移除未反應金屬層320時防止後側通孔開口O5’被意外擴張。換句話說，通孔間隔物290’相較於後側介電層270對於移除未反應金屬層320之蝕刻製程具有較高蝕刻阻抗。
接著，後側通孔300被形成以填充後側通孔開口O5’的剩餘部分，如第35A圖至第35C圖中所繪示。隨後，後側MLI結構310被形成在後側通孔300上方，如第36圖所繪示。後側通孔300與後側MLI結構310之材料與形成製成的細節於前述分別在根據第24A圖至第24C圖及第25圖中被討論，並且為了簡單起見因此不在此重複。如第36圖所繪示，矽化物區域330位於磊晶再生長層280’與後側通孔300之間，並且通孔間隔物290’延伸穿過後側介電層270並且側向地環繞矽化物區域330。
第37圖為繪示根據本揭露的一些實施例所形成之積體電路結構的方法M3的流程圖。雖然方法M3被繪示及/或描述為一連串的行為或活動，但此方法並不用以限制本揭露之內容為繪示之順序或行為。因此，在一些實施例中，行為可以被以與繪示之不同順序而被執行及/或可以被同時進行。進一步來說，在一些實施例中，繪示的行為或活動可以被細分為多個行為或活動，其可以在其他時間或與其他行為或子行為同時進行。在一些實施例中，一些繪示的行為或活動可以被省略並且其他未繪示的行為或活動可以被包含其中。
方法M3可以從前述描述的方法M2之方塊S202分支出來，並且因此方法M3可以包含所有前述方法M2的方塊(例如方法M2的方塊S107及方塊S201)。第29A圖至第29C圖繪示根據方塊S202的一些實施例之剖面圖。
方法M3的方塊S301，金屬層被形成在磊晶再生長層中。第33A圖至第33C圖繪示根據方塊S301的一些實施例之剖面圖。
方法M3的方塊S302，金屬層與磊晶再生長層反應以在磊晶再生長層中形成矽化物區域。方法M3的方塊S303，未反應金屬層被移除。第34A圖至第34C圖繪示根據方塊S302及S303的一些實施例之剖面圖。
方法M3的方塊S304，後側通孔被形成在後側通孔開口中並且在矽化物區域上方。第35A圖至第35C圖繪示根據方塊S304的一些實施例之剖面圖。
方法M3的方塊S305，後側MLI結構被形成在後側通孔上方。第36圖繪示根據方塊S305的一些實施例之剖面圖。
第38A圖至第41圖為繪示根據本揭露的一些實施例之具有多閘極元件之積體電路的形成之中間步驟的多個階段之剖面圖。第38A圖至第41圖中所繪示的步驟也反映第42圖中所示之步驟。應當被理解的是，額外操作可以在第38A圖至第41圖所繪示之製成之前、過程中或之後被提供，並且一些下文敘述之操作可以在額外的一些實施例之方法中被取代或淘汰。操作/製成的順序是可以相互交換的。
第38A圖、第39A圖、第40A圖及第41圖為製造積體電路結構100c之中間階段沿第一切線(例如，第4A圖中的切線X-X)之剖面圖，其沿著通道的縱向方向。第38B圖、第39B圖及第40B圖為製造積體電路結構100c之中間階段沿第二切線(例如，第4A圖中的切線Y1-Y1)之剖面圖，其在源極區並且垂直通道的縱向方向。第38C圖、第39C圖及第40C圖為製造積體電路結構100c之中間階段沿第三切線(例如，第4A圖中的切線Y2-Y2)之剖面圖，其在汲極區並且垂直通道的縱向方向。
第38A圖至第38C圖為繪示第23A圖至第23C圖所示之步驟的隨後步驟的一些實施例。細節上來說，在通孔間隔物290被形成在後側通孔開口O5中並在磊晶再生長層280上方，金屬層320’藉由合適的沉積技術，例如CVD、PVD、ALD、其類似者或其組合被形成在載體基材260上方。金屬層320’包含有能力與底部磊晶再生長層280之半導體材料反應之金屬，以在隨後製程中在磊晶再生長層280中形成矽化物區域。舉例來說，金屬層320’包含鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。
在沉積金屬層320’之後，退火製程被實施使得金屬層320’與在磊晶再生長層280中的矽(以及鍺，如果存在的話)反應以在磊晶再生長層280中形成金屬矽化物(以及鍺化物，如果鍺存在於磊晶再生長層280中的話)區330’，並且金屬層320’中未反應部分藉由蝕刻製程被移除。最終結構被繪示於第39A圖至第39C圖中。在所描繪的實施例中，矽化物區330’被鑲嵌在磊晶再生長層280中。細節上來說，磊晶再生長層280的外圍區域未轉換成矽化物，原因在於磊晶再生長層280在矽化製程中被通孔間隔物290所覆蓋。取而代之的是，磊晶再生長層280的外圍區域側向地圍繞矽化物區域330’。在一些實施例中，矽化物區330’包含，例如，矽化鈦、矽化鈷、矽化鎳、其類似者或其組合。如前述討論，通孔間隔物290及後側介電層270具有不同蝕刻選擇性，並且因此移除未反應金屬層320之蝕刻製程可以利用相較於蝕刻後側介電層270更慢蝕刻通孔間隔物290之蝕刻劑，其在移除未反應金屬層320’時防止後側通孔開口O5被意外擴張。
接著，後側通孔300被形成以填充後側通孔開口O5的剩餘部分，如第40A圖至第40C圖所繪示。隨後，後側MLI結構310被形成在後側通孔310上方，如第41圖中所繪示。後側通孔300以及後側MLI結構310之材料與形成製成的細節於前述分別在第24A圖至第24C圖及第25圖時被討論，並且為了簡單起見因此不在此重複。
第42圖為繪示根據本揭露的一些實施例所形成之積體電路結構的方法M4的流程圖。雖然方法M4被繪示及/或描述為一連串的行為或活動，但此方法並不用以限制本揭露之內容為繪示之順序或行為。因此，在一些實施例中，行為可以被以與繪示之不同順序而被執行及/或可以被同時進行。進一步來說，在一些實施例中，繪示的行為或活動可以被細分為多個行為或活動，其可以在其他時間或與其他行為或子行為同時進行。在一些實施例中，一些繪示的行為或活動可以被省略並且其他未繪示的行為或活動可以被包含其中。
方法M4可以從前述描述的方法M1之方塊S109分支出來，並且因此方法M4可以包含所有前述方法M1的方塊(例如方塊S107-S108)。第23A圖至第23D圖繪示根據方塊S109的一些實施例之剖面圖及俯視圖。
方法M4的方塊S401，金屬層被形成在磊晶再生長層上方。第38A圖至第38C圖繪示根據方塊S401的一些實施例之剖面圖。
方法M4的方塊S402，金屬層與磊晶再生長層反應以在磊晶再生長層中形成矽化物區域。方法M4的方塊S403，未反應金屬層被移除。第39A圖至第39C圖繪示根據方塊S402及S403的一些實施例之剖面圖。
方法M4的方塊S404，後側通孔被形成在後側通孔開口中並且在矽化物區域上方。第40A圖至第40C圖繪示根據方塊S404的一些實施例之剖面圖。
方法M4的方塊S405，後側MLI結構被形成在後側通孔上方。第41圖繪示根據方塊S405的一些實施例之剖面圖。
根據上文討論，可以理解的是本揭露提供了以下優點。然而，應當被理解的是，其他實施例可能提供額外附加的優點，並且本文不必公開所有優點，並且對於所有實施例而言皆不需要具有特定優點。一個優點為後側通孔及後側金屬線(例如，後側電源線)可以形成在電晶體的後側，其允許更多布線空間並且因此提升布線密度。另一個優點是形成在源極磊晶結構後側的磊晶再生長層相較於源極磊晶結構經歷較少熱製程，使得磊晶再生長層可以具有比源極磊晶結構更好的品質，其幫助減少介於後側通孔及磊晶再生長層之間的接觸電阻。
在一些實施例中，積體電路(integrated circuit, IC)結構包含閘極結構、源極磊晶結構、汲極磊晶結構、前側內部互連結構、後側介電層、磊晶再生長層以及後側通孔。源極磊晶結構與汲極磊晶結構相應地位於閘極結構對應的側面。前側內部互連結構在前側源極磊晶結構以及前側汲極磊晶結構上方。後側介電層在後側源極磊晶結構及後側汲極磊晶結構上方。磊晶再生長層在源極磊晶結構及汲極磊晶結構之第一者的後側上方。後側通孔延伸穿過後側介電層並且與磊晶再生長層重疊。
在一些實施例中，IC結構包含多個通道層、閘極結構、源極磊晶結構、汲極磊晶結構、前側內部互連結構、後側通孔以及磊晶再生長層。多個通道層以分隔方式一個接一個地排列。閘極結構圍繞每一通道層。源極磊晶結構與汲極磊晶結構分別位於通道層相對的端面。前側互連結構位於源極磊晶結構之前側與汲極磊晶結構之前側上方。後側通孔位於源極磊晶結構與汲極磊晶結構中之第一者的後側上方。磊晶再生長層位於後側通孔與源極磊晶結構與汲極磊晶結構中之第一者之間。
在一些實施例中，一種方法包括形成電晶體在基材上方，電晶體包含第一源極/汲極磊晶結構、第二源極/汲極磊晶結構以及側向地位於第一源極/汲極磊晶結構與第二源極/汲極磊晶結構之閘極結構；移除基材之至少一部份以暴露電晶體的後側；形成後側介電層在電晶體之被暴露的後側；形成後側通孔開口在後側介電層中以暴露電晶體的第一源極/汲極磊晶結構的後側；形成磊晶再生長層在電晶體的源極/汲極磊晶結構被暴露的後側上方；以及形成後側通孔在後側通孔開口中並且在磊晶再生長層上方。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下於本文作出各種改變、代替及替換。
100,100a,100b,100c:積體電路結構 102:凹槽 110:基材 112:部分 119:開口 120:磊晶堆疊 122:磊晶層 124:磊晶層 130:鰭片 140:淺溝槽隔離結構 150:虛閘極結構 152:虛閘極介電層 154:虛閘極電極層 156,912:氧化層 158,914:氮化層 160:間隔物材料層 162,164:間隔物 170:間隔物材料層、內部間隔物 180:犧牲磊晶塞 190S:源極磊晶結構 190D:汲極磊晶結構 192,194:磊晶層 200:接觸蝕刻停止層 210:層間介電層 220:閘極結構 222:介面層 224:介電層 226:閘極金屬層 230:源極接點 240:汲極接點 250:多層互連結構 252:前側金屬化層 253:第一前側金屬介電層 254:第二前側金屬介電層 255:前側金屬線 256:前側金屬通孔 260:載體基板 270:介電層 280,280’:磊晶再生長層 290,290’:通孔間隔物 300:後側通孔 310:多層互連多層互連結構 311:最底部後側金屬化層 312:上部後側金屬化層 313:後側金屬間介電層 314:第一後側金屬間介電層 315:金屬線 316:第二後側金屬間介電層 317:後側金屬線 318:後側金屬通孔 320,320’:金屬層 330,330’:矽化物區 600:後側通孔 910:硬遮罩層 D:汲極區 GT1:閘極溝槽 M1,M2,M3,M4:方法 O1,O4,O5,O5’:開口 P3:遮罩 R1,R2,R3:凹槽 S:源極區 S101,S102,S103,S104,S105,S106,S107,S108,S109,S110,S111,S201,S202,S203,S204,S301,S302,S303,S304,S305,S401,S402,S403,S404,S405:方塊 X-X,Y1-Y1,Y2-Y2,Y3-Y3:切線
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭露之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1圖、第2圖、第3圖、第4A圖、第5A圖、第6A圖至第7A圖為根據本揭露之一或更多個實施例之製造積體電路結構的中間步驟的示意圖。 第4B圖、第5B圖、第6B圖、第7B圖、第8圖、第9圖、第10A圖、第11A圖、第12圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖至第25圖為根據本揭露之一或更多個實施例之沿第一切面之製造積體電路結構的中間步驟的剖面圖，其沿著通道的縱向方向並垂直基板的頂面。 第10B圖、第11B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖至第24B圖為根據本揭露之一或更多個實施例之沿第二切面之製造積體電路結構的中間步驟的剖面圖，其在源極區並且垂直通道的縱向方向。 第10C圖、第11C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21C圖、第22C圖、第23C圖至第24C圖為根據本揭露之一或更多個實施例之沿第三切面之製造積體電路結構的中間步驟的剖面圖，其在汲極區並且垂直通道的縱向方向。 第13B圖為根據本揭露之一或更多個實施例之沿第四切面之製造積體電路結構的中間步驟的剖面圖，其在閘極區並且垂直通道的縱向方向。 第23D圖至第24D圖為根據本揭露之一或更多個實施例之製造積體電路結構的中間步驟的俯視圖。 第26圖為根據本揭露之一或更多個實施例之製造積體電路結構的中間步驟的流程圖。 第27A圖、第28A圖、第29A圖、第30A圖至第31圖為根據本揭露之一或更多個實施例之沿第一切面之製造積體電路結構的中間步驟的剖面圖，其沿著通道的縱向方向。 第27B圖、第28B圖、第29B圖至第30B圖為根據本揭露之一或更多個實施例之沿第二切面之製造積體電路結構的中間步驟的剖面圖，其在源極區並且垂直通道的縱向方向。 第27C圖、第28C圖、第29C圖至第30C圖為根據本揭露之一或更多個實施例之沿第三切面之製造積體電路結構的中間步驟的剖面圖，其在汲極區並且垂直通道的縱向方向。 第28D圖為根據本揭露之一或更多個實施例之製造積體電路結構的中間步驟的俯視圖。 第32圖為根據本揭露之一或更多個實施例之製造積體電路結構的中間步驟的流程圖。 第33A圖、第34A圖、第35A圖至第36圖為根據本揭露之一或更多個實施例之沿第一切面之製造積體電路結構的中間步驟的剖面圖，其沿著通道的縱向方向。 第33B圖、第34B圖至第35B圖為根據本揭露之一或更多個實施例之沿第二切面之製造積體電路結構的中間步驟的剖面圖，其在源極區並且垂直通道的縱向方向。 第33C圖、第34C圖至第35C圖為根據本揭露之一或更多個實施例之沿第三切面之製造積體電路結構的中間步驟的剖面圖，其在汲極區並且垂直通道的縱向方向。 第37圖為根據本揭露之一或更多個實施例之製造積體電路結構的中間步驟的流程圖。 第38A圖、第39A圖、第40A圖至第41圖為根據本揭露之一或更多個實施例之沿第一切面之製造積體電路結構的中間步驟的剖面圖，其沿著通道的縱向方向。 第38B圖、第39B圖至第40B圖為根據本揭露之一或更多個實施例之沿第二切面之製造積體電路結構的中間步驟的剖面圖，其在源極區並且垂直通道的縱向方向。 第38C圖、第39C圖至第40C圖為根據本揭露之一或更多個實施例之沿第三切面之製造積體電路結構的中間步驟的剖面圖，其在汲極區並且垂直通道的縱向方向。 第42圖為根據本揭露之一或更多個實施例之製造積體電路結構的中間步驟的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:積體電路結構
124:磊晶層、通道層、奈米結構
162:間隔物
170:間隔物材料層、內部間隔物
190S:源極磊晶結構
190D:汲極磊晶結構
192,194:磊晶層
200:接觸蝕刻停止層
210:層間介電層
220:閘極結構
222:介面層
224:介電層
226:閘極金屬層
230:源極接點
240:汲極接點
250:多層互連結構
253:第一前側金屬介電層
254:第二前側金屬介電層
255:前側金屬線
256:前側金屬通孔
260:載體基板
270:介電層
280:磊晶再生長層
290:通孔間隔物
300:後側通孔
310:多層互連多層互連結構
311:最底部後側金屬化層
312:上部後側金屬化層
313:後側金屬間介電層
314:第一後側金屬間介電層
315:金屬線
316:第二後側金屬間介電層
317:後側金屬線
318:後側金屬通孔

Claims (20)

  1. 一種積體電路結構，包含： 一閘極結構； 一源極磊晶結構與一汲極磊晶結構，分別位於該閘極結構之相反兩側； 一前側互連結構，位於該源極磊晶結構的一前側與該汲極磊晶結構的一前側上方； 一後側介電層，位於該源極磊晶結構的一後側與該汲極磊晶結構的一後側上方； 一磊晶再生長層，位於該源極磊晶結構與該汲極磊晶結構中之一第一者的一後側；以及 一後側通孔，延伸穿過該後側介電層至該磊晶再生長層。
  2. 如請求項1所述之積體電路結構，進一步包含： 一通孔間隔物，延伸穿過該後側介電層並且側向地圍繞該後側通孔。
  3. 如請求項2所述之積體電路結構，其中該通孔間隔物藉由該磊晶再生長層而與該源極磊晶結構中之該第一者與該汲極磊晶結構中之該第一者分隔開。
  4. 如請求項2所述之積體電路結構，其中該通孔間隔物與該源極磊晶結構與該汲極磊晶結構中之該第一者的該後側連接。
  5. 如請求項2所述之積體電路結構，其中該通孔間隔物也側向地圍繞該磊晶再生長層。
  6. 如請求項1所述之積體電路結構，進一步包含： 一矽化物區域，位於該磊晶再生長層與該後側通孔之間。
  7. 如請求項6所述之積體電路結構，進一步包含： 一通孔間隔物，延伸穿過該後側介電層並且側向地圍繞該矽化物區域。
  8. 如請求項6所述之積體電路結構，其中該矽化物區域鑲嵌入該磊晶再生長層中。
  9. 如請求項1所述之積體電路結構，其中該源極磊晶結構與該汲極磊晶結構中之該第一者為該源極磊晶結構。
  10. 如請求項1所述之積體電路結構，其中該源極磊晶結構與該汲極磊晶結構中之該第二者之該後側不具有一磊晶再生長層。
  11. 如請求項10所述之積體電路結構，其中該源極磊晶結構與該汲極磊晶結構中之該第二者之該後側為該汲極磊晶結構。
  12. 一種積體電路結構，包含： 複數個通道層，以一分隔方式一個接一個地排列； 一閘極結構，圍繞每一該些通道層； 一源極磊晶結構與一汲極磊晶結構，分別位於該些通道層之相對的端面； 一前側互連結構，位於該源極磊晶結構之一前側與該汲極磊晶結構之一前側上方； 一後側通孔，位於該源極磊晶結構與該汲極磊晶結構中之一第一者的一後側上方；以及 一磊晶再生長層，位於該後側通孔與該源極磊晶結構與該汲極磊晶結構中之該第一者之間。
  13. 如請求項12所述之積體電路結構，其中該磊晶再生長層具有一最大鍺原子百分比，其大於該源極磊晶結構與該汲極磊晶結構中之該第一者的一最大鍺原子百分比。
  14. 如請求項12所述之積體電路結構，其中該磊晶再生長層具有一最大磷濃度，其大於該源極磊晶結構與該汲極磊晶結構中之該第一者的一最大磷濃度。
  15. 如請求項12所述之積體電路結構，進一步包含： 一後側介電層由該後側通孔延伸穿過，該後側介電層與該源極磊晶結構與該汲極磊晶結構中之一第二者的一後側接觸。
  16. 如請求項15所述之積體電路結構，進一步包含： 一通孔間隔物，側向地分隔該後側通孔與該後側介電層。
  17. 一種方法，包括： 形成一電晶體在一基材上方，該電晶體包含一第一源極/汲極磊晶結構、一第二源極/汲極磊晶結構以及側向地位於該第一源極/汲極磊晶結構與該第二源極/汲極磊晶結構之一閘極結構； 移除該基材之至少一部份以暴露該電晶體的一後側； 形成一後側介電層在該電晶體之被暴露的該後側； 形成一後側通孔開口在該後側介電層中以暴露該電晶體的該第一源極/汲極磊晶結構的一後側； 形成一磊晶再生長層在該電晶體的該源極/汲極磊晶結構的被暴露的該後側上方；以及 形成一後側通孔在該後側通孔開口中並且在該磊晶再生長層上方。
  18. 如請求項17所述之方法，進一步包含： 在形成該磊晶在生長層之前，形成一通孔間隔物襯裏該後側通孔開口的複數個側壁。
  19. 如請求項17所述之方法，進一步包含： 在形成該磊晶再生長層之後以及形成該後側通孔之前，形成一通孔間隔物襯裏該後側通孔開口的複數個側壁。
  20. 如請求項17所述之方法，進一步包含： 形成一通孔間隔物襯裏該後側通孔開口的複數個側壁；以及 在形成該通孔間隔物之後，形成一矽化物區域在該磊晶再生長層中。
TW110115422A 2020-04-29 2021-04-28 積體電路結構及其形成方法 TWI774346B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063017147P 2020-04-29 2020-04-29
US63/017,147 2020-04-29
US17/158,409 2021-01-26
US17/158,409 US11652043B2 (en) 2020-04-29 2021-01-26 Integrated circuit structure with backside via

Publications (2)

Publication Number Publication Date
TW202209564A true TW202209564A (zh) 2022-03-01
TWI774346B TWI774346B (zh) 2022-08-11

Family

ID=77321747

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110115422A TWI774346B (zh) 2020-04-29 2021-04-28 積體電路結構及其形成方法

Country Status (4)

Country Link
US (1) US20230253313A1 (zh)
CN (1) CN113299646A (zh)
DE (1) DE102021102235A1 (zh)
TW (1) TWI774346B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12062692B2 (en) 2021-08-27 2024-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Tapered dielectric layer for preventing electrical shorting between gate and back side via
US20230061857A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structures
US20230178653A1 (en) * 2021-12-04 2023-06-08 International Business Machines Corporation Gate all around semiconductor device with strained channels

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5487625B2 (ja) * 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
US9911748B2 (en) * 2015-09-28 2018-03-06 Sandisk Technologies Llc Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices
JP2017157585A (ja) * 2016-02-29 2017-09-07 株式会社アドバンテスト 半導体デバイスおよびその製造方法
US9997607B2 (en) * 2016-06-30 2018-06-12 International Business Machines Corporation Mirrored contact CMOS with self-aligned source, drain, and back-gate
KR102603279B1 (ko) * 2016-07-01 2023-11-17 인텔 코포레이션 양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소
CN107689329B (zh) * 2016-08-03 2020-03-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其制造方法
US10586765B2 (en) * 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
US10670641B2 (en) * 2017-08-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof
US20190148498A1 (en) * 2017-11-13 2019-05-16 Win Semiconductors Corp. Passivation Structure For GaN Field Effect Transistor
US10566428B2 (en) * 2018-01-29 2020-02-18 Raytheon Company Method for forming gate structures for group III-V field effect transistors
US10586872B2 (en) * 2018-07-03 2020-03-10 International Business Machines Corporation Formation of wrap-around-contact to reduce contact resistivity
US10818543B2 (en) * 2018-07-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact spacers and methods of forming same
CN109065542B (zh) * 2018-08-10 2023-12-05 无锡新洁能股份有限公司 一种屏蔽栅功率mosfet器件及其制造方法
US11538806B2 (en) * 2018-09-27 2022-12-27 Intel Corporation Gate-all-around integrated circuit structures having high mobility
US11462536B2 (en) * 2018-09-28 2022-10-04 Intel Corporation Integrated circuit structures having asymmetric source and drain structures
US10748901B2 (en) * 2018-10-22 2020-08-18 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices

Also Published As

Publication number Publication date
TWI774346B (zh) 2022-08-11
DE102021102235A1 (de) 2021-11-04
US20230253313A1 (en) 2023-08-10
CN113299646A (zh) 2021-08-24

Similar Documents

Publication Publication Date Title
KR102678945B1 (ko) 후면 비아를 갖는 집적 회로 구조체
US11450559B2 (en) Integrated circuit structure with backside dielectric layer having air gap
TWI773938B (zh) 積體電路裝置及其製造方法
TWI774346B (zh) 積體電路結構及其形成方法
US11935781B2 (en) Integrated circuit structure with backside dielectric layer having air gap
US11569223B2 (en) Integrated circuit and method for fabricating the same
TWI784512B (zh) 半導體裝置及其製造方法
TWI807386B (zh) 半導體裝置及其製造方法
US11450751B2 (en) Integrated circuit structure with backside via rail
US20230343855A1 (en) Integrated circuit structure
TW202240665A (zh) 半導體裝置
US20230335435A1 (en) Integrated circuit structure and manufacturing method thereof
TW202242971A (zh) 積體電路結構之製造方法
TW202213537A (zh) 積體電路結構及其製造方法
KR102697167B1 (ko) 비아 개구부의 에칭 프로파일 제어
US20240047546A1 (en) Integrated circuit structure with backside via
TWI802402B (zh) 半導體裝置的形成方法
US20240234420A1 (en) Semiconductor device
US20240113206A1 (en) Manufacturing method of semiconductor device
TW202347525A (zh) 半導體裝置及其製造方法