DE102017103419A1 - Verfahren zum herstellen einer halbleitervorrichtung mit getrennter fusionierter struktur - Google Patents

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Abstract

Bei einem Verfahren des Bildens einer Halbleitervorrichtung, die einen Fin-Field-Effect-Transistor (FinFET) aufweist, wird eine Opferschicht über einer Source/Drain-Struktur einer FinFET-Struktur und einer Isolations-Isolierschicht gebildet. Ein Maskenmuster wird über der Opferschicht gebildet. Die Opferschicht und die Source/Drain-Struktur werden durch Verwenden des Maskenmusters als eine Ätzmaske gemustert, wodurch Öffnungen benachbart zu der gemusterten Opferschicht und der Source/Drain-Struktur gebildet werden. Eine Dielektrikumschicht wird in den Öffnungen gebildet. Nachdem die Dielektrikumschicht gebildet wurde, wird die gemusterte Opferschicht entfernt, um eine Kontaktöffnung über der gemusterten Source/Drain-Struktur zu bilden. In den Kontaktöffnungen wird eine leitfähige Schicht gebildet.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht Priorität vor der vorläufigen U.S.-Patentanmeldung 62/427 432 , eingereicht am 29. November 2016, deren gesamte Offenbarung hier durch Verweis aufgenommen wird.
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft ein Verfahren zum Herstellen integrierter Halbleiterschaltungen und insbesondere Verfahren zum Herstellen von Halbleitervorrichtungen, die Fin- Feldeffekttransistoren (Fin FETs) aufweisen, und von Halbleitervorrichtungen.
  • STAND DER TECHNIK
  • Während sich die Halbleiterindustrie in Nanometer-Technologieprozessknoten auf der Suche nach höherer Vorrichtungsdichte, höherer Leistung und niedrigeren Kosten entwickelt hat, haben sich Herausforderungen sowohl hinsichtlich von Fertigungs- als auch Designproblemen bei der Entwicklung dreidimensionaler Designs, wie zum Beispiel ein Fin-Feldeffekttransistors (Fin FET), als auch bei der Verwendung einer Metall-Gate-Struktur mit einem High-k- (dielektrische Konstante)-Material ergeben. Die Metall-Gate-Struktur wird oft unter Verwendung von Gate-Ersatztechnologien gefertigt, und Sourcen und Drains werden unter Verwenden eines Epitaxialwachstumsverfahrens gebildet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • Die 1A bis 1C veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 2A bis 2C veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 3A bis 3C veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 4A bis 4C veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 5A bis 5C veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 6A bis 6C veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 7A bis 7C veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 8A bis 8C veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 9A bis 9C veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 10A bis 10E veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • Die 11A und 11B veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • Die 12A und 12B veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 13 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 14 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • Die 15A und 15B veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • Die 16A und 16B veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • Die 17A und 17B veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 18 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 19 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 20 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • Die 21A bis 21D veranschaulichen einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • Die 22A und 22B veranschaulichen beispielhafte Querschnittansichten einer Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 23 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 24 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 25 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 26 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 27 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 28 veranschaulicht einen der diversen Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Man muss verstehen, dass die folgende Offenbarung viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung offenbart. Spezifische Ausführungsformen oder Beispiele von Bauteilen und Einrichtungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele, die nicht bezwecken, einschränkend zu sein. Zum Beispiel sind die Maße von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessumständen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung kann außerdem Ausführungsformen aufweisen, bei welchen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element eingefügt ausgebildet werden können, so dass das erste und das zweite Element eventuell nicht in direktem Kontakt sind. Diverse Merkmale können willkürlich in unterschiedlichen Maßstäben im Sinne der Einfachheit und Klarheit gezeichnet sein. In den begleitenden Zeichnungen können einige Schichten/Merkmale zur Vereinfachung weggelassen werden.
  • Ferner können räumliche Bezugsbegriffe, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Elementen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen der Vorrichtung beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90° gedreht oder an anderen Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt. Zusätzlich kann der Begriff „hergestellt aus“ entweder „umfassen“ oder „bestehen aus“ bedeuten. Ferner können bei dem folgenden Fertigungsprozess ein oder mehr zusätzliche Vorgänge in/zwischen den beschriebenen Vorgängen bestehen, und die Reihenfolge der Vorgänge kann geändert werden.
  • Offenbarte Ausführungsformen betreffen ein Verfahren zum Bilden von Source/Drain-(S/D)-Strukturen für Fin-Feldeffekttransistoren (FinFETs), darunter ein Verfahren zum Isolieren oder Trennen der S/D-Strukturen. Die Ausführungsformen wie die, die hier offenbart sind, gelten allgemein nicht nur für FinFETs sondern auch für Double-Gate-, Surround-Gate-, Omega-Gate- oder Gate-all-around-Transistoren, 2-dimensionale FET und/oder Nanodrahttransistoren oder irgendeine geeignete Vorrichtung, die einen Source/Drain-Epitaxialwachstumsvorgang hat.
  • Die 1A bis 9C veranschaulichen diverse Prozesse bei einem Halbleitervorrichtungsfertigungsprozess mit einigen Ausführungsformen der vorliegenden Offenbarung. In den diversen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen durchgehend zum Bezeichnen gleicher Elemente verwendet. In den 1A bis 9C veranschaulichen die „A“-Figuren (zum Beispiel die 1A, 2A usw.) eine perspektivische Ansicht, die „B“- FIG. (zum Beispiel die 1B, 2B usw.) veranschaulichen eine Querschnittansicht entlang der Y-Richtung, die der Linie Y1-Y1 entspricht, die in den „A“-Figuren veranschaulicht ist, und die „C“-Figuren (zum Beispiel die 1C, 2C usw.) veranschaulichen eine Querschnittansicht entlang der X-Richtung, die der Linie X1-X1 entspricht, die in den „A“-Figuren veranschaulicht ist. Man muss verstehen, dass zusätzliche Vorgänge, vor, während und nach den Prozessen, die von den 1A bis 9C gezeigt werden, und einige der Vorgänge die unten beschrieben sind, für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Vorgänge/Prozesse kann gegenseitig austauschbar sein.
  • Unter Bezugnahme zuerst auf die 1A bis 1C, veranschaulichen die 1A bis 1C die Struktur, nachdem diverse Fertigungsvorgänge, um eine FinFET-Struktur zu bilden, ausgeführt wurden. Wie in den 1A bis 1C gezeigt, werden eine Source/Drain-Struktur 120 und ein Metall-Gate 130 gemeinsam mit der Gate-Dielektrikumschicht 131 über einem Substrat 101 gebildet. Diese Struktur kann durch die folgenden Fertigungsvorgänge gebildet werden.
  • In den 1A bis 1C ist ein Substrat 101 gezeigt, das eine oder mehrere Fin-Strukturen hat, wobei eine Fin-Struktur 102 veranschaulicht ist. Man versteht, dass eine Fin-Struktur zur Veranschaulichung veranschaulicht ist, dass aber andere Ausführungsformen irgendeine Anzahl von Fin-Strukturen aufweisen können. Bei einigen Ausführungsformen werden eine oder mehrere Dummy-Fin-Strukturen benachbart zu der Fin-Struktur eines aktiven FinFET gebildet. Die Fin-Struktur 102 erstreckt sich in die X-Richtung und steht von dem Substrat in die Z-Richtung vor, während sich das Gate 130 in die Y-Richtung erstreckt.
  • Das Substrat 101 kann diverse dotierte Bereiche umfassen, die von Design-Erfordernissen abhängen (zum Beispiel p-Typ-Substrat oder n-Typ-Substrat). Bei einigen Ausführungsformen können die dotierten Bereiche mit p-Typ- oder n-Typ-Dotierstoffen dotiert sein. Die dotierten Bereiche können zum Beispiel mit p-Typ-Dotierstoffen dotiert sein, wie zum Beispiel Bor oder BF2, mit n-Typ-Dotierstoffen, wie zum Beispiel Phosphor oder Arsen und/oder Kombinationen dieser. Die dotierten Bereiche können für einen n-Typ-FinFET konfiguriert sein oder alternativ für einen p-Typ-FinFET.
  • Bei einigen Ausführungsformen kann das Substrat 101 aus einem geeigneten elementaren Halbleiter hergestellt sein, wie zum Beispiel Silikon, Diamant oder Germanium, aus einer geeigneten Legierung oder einem Verbindungshalbleiter, wie zum Beispiel Group-IV-Verbindungshalbleiter (Silikon-Germanium (SiGe), Silikonkarbid (SiC), Silikon-Germaniumkarbid (SiGeC), GeSn, SiSn, SiGeSn), Group III-V-Verbindungshalbleiter (zum Beispiel Galliumarsenid (GaAs), Indium- Galliumarsenid (InGaAs), Indium-Arsen (InAs), Indium-Phosphid (InP), Indium-Antimonid (InSb), Gallium-Arsen-Phosphid (GaAsP) oder Gallium-Indium-Phosphid (GaInP)), oder dergleichen. Ferner kann das Substrat 101 eine epitaktische Schicht (Epi-Schicht) aufweisen, die zur Leistungsverbesserung gefiltert ist, und/oder eine Silicon-On-Isolator (SOI)-Struktur.
  • Die Fin-Struktur 102 kann zum Beispiel unter Verwenden eines Musterungsprozesses gebildet werden, um Gräben zu bilden, so dass die Fin-Struktur 102 zwischen benachbarten Fin-Strukturen gebildet wird. Wie unten ausführlicher besprochen, wird die Struktur 102 verwendet, um einen FinFET zu bilden.
  • Isolationsbereiche, wie zum Beispiel seichte Grabenisolationen (Shallow Trench Isolations - STI) 105 sind in den Gräben oberhalb des Substrats 101 angeordnet. Vor dem Bilden der Isolations-Isolierschicht 105, werden eine oder mehrere Linerschichten oberhalb des Substrats 101 und Seitenwände des Bodenteils 103 der Fin-Strukturen 102 bei einigen Ausführungsformen gebildet. Bei einigen Ausführungsformen weisen die Linerschichten eine erste Fin-Linerschicht 106 auf, die auf dem Substrat 101 und Seitenwänden des Bodenteils 103 der Fin-Strukturen 102 gebildet ist, und eine zweite Fin-Linerschicht 108, die auf der ersten Fin-Linerschicht 106 gebildet ist. Jede der Linerschichten hat bei einigen Ausführungsformen eine Stärke zwischen 1 nm und etwa 20 nm.
  • Bei einigen Ausführungsformen weist die erste Fin-Linerschicht 106 Silikonoxid auf und hat eine Stärke zwischen etwa 0,5 nm und etwa 5 nm, und die zweite Fin-Linerschicht 108 weist Silikonnitrid auf und hat eine Stärke zwischen etwa 0,5 nm und etwa 5 nm. Die Linerschichten können anhand eines oder mehrerer Prozesse aufgebracht werden, wie zum Beispiel physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD) oder Atomlagenabscheidung (Atomic Layer Deposition - ALD), obwohl irgendein akzeptabler Prozess verwendet werden kann.
  • Die Isolations-Isolierschicht 105 kann aus geeigneten dielektrischen Materialien hergestellt werden, wie zum Beispiel Silikonoxid, Silikonnitrid, Silikonoxinitrid, Fluor-dotiertes Silikatglas (Fluor doped Silicate Glass - FSG), Low-k-Dielektrika, wie zum Beispiel kohlenstoffdotierte Oxide, extrem Low-k-Dielektrika, wie zum Beispiel mit porigem Kohlenstoff dotiertes Silikondioxid, ein Polymer, wie zum Beispiel Polyimid, Kombinationen dieser oder dergleichen. Bei einigen Ausführungsformen wird die Isolations-Isolierschicht 105 durch einen Prozess gebildet, wie zum Beispiel CVD, fließbare CVD-Ablagerung (FCVD) oder durch einen Spin-on-Glass-Prozess, obwohl irgendein akzeptabler Prozess verwendet werden kann. Anschließend werden Abschnitte der Isolations-Isolierschicht 105, die sich über die oberen Flächen der Fin-Strukturen 102 hinaus erstrecken, und Abschnitte der Linerschichten oberhalb der oberen Flächen der Fin-Strukturen 102 entfernt, zum Beispiel unter Verwenden eines Ätzprozesses, chemischen mechanischen Polierens (Chemical Mechanical Polishing - CMP) oder dergleichen.
  • Bei einigen Ausführungsformen werden die Isolations-Isolierschicht 105 und die Linerschichten vertieft, um den oberen Abschnitt 104 der Fin-Struktur 102, wie in den 1A bis 1C veranschaulicht, freizulegen. Bei einigen Ausführungsformen werden die Isolations-Isolierschicht 105 und die Linerschichten unter Verwendeten eines einzelnen Ätzprozesses oder mehrerer Ätzprozesse vertieft. Bei einigen Ausführungsformen, bei welchen die Isolations-Isolierschicht 105 aus Silikonoxid besteht, kann der Ätzprozess zum Beispiel ein Trockenätzen, chemisches Ätzen oder ein nasser Reinigungsprozess sein. Das chemische Ätzen kann zum Beispiel eine Fluorhaltige Chemikalie aufweisen, wie zum Beispiel verdünnte Fluorwasserstoffsäure (dHF). Nach dem Fin-Bildungsprozess, beträgt die Fin-Höhe Hfin bei einigen Ausführungsformen etwa 30 nm oder höher, wie zum Beispiel etwa 50 nm oder höher. Bei einer Ausführungsform liegt die Fin-Höhe zwischen etwa 40 nm und etwa 80 nm. Man muss verstehen, dass die Fin-Höhe durch darauffolgende Verarbeitung geändert werden kann. Andere Materialien, Prozesse und Maße können verwendet werden.
  • Nachdem die Fin-Struktur 102 gebildet wurde, werden eine Dummy-Gate-Struktur, die eine Dummy-Gate-Dielektrikumschicht aufweist, und eine Dummy-Gate-Elektrode über der freigelegten Fin-Struktur 102 gebildet. Die Dummy-Gate-Dielektrikumschicht und die Dummy-Gate-Elektrode werden anschließend verwendet, um die Source/Drain-Regionen zu definieren und zu bilden. Bei einigen Ausführungsformen werden die Dummy-Gate-Dielektrikumschicht und die Dummy-Gate-Elektrode durch Aufbringen und Mustern einer Dummy-Dielektrikumschicht hergestellt, die über den freigelegten Fin-Strukturen 102 gebildet werden, und einer Dummy-Elektrodenschicht über der Dummy-Gate-Dielektrikumschicht gebildet wird. Die Dummy-Dielektrikumschicht kann durch Wärmeoxidation, CVD, Sputtern oder irgendwelche andere Verfahren, die bekannt sind und im Stand der Technik zum Bilden einer Dummy-Dielektrikumschicht verwendet werden, gebildet werden. Bei einigen Ausführungsformen kann die dielektrische Schicht aus einem oder mehreren geeigneten dielektrischen Materialien hergestellt werden, wie zum Beispiel Silikonoxid, Silikonnitrid, SiCN, SiON und SiN, Low-k-Dielektrika, wie zum Beispiel kohlenstoffdotierte Oxide, extrem Low-k-Dielektrika, wie zum Beispiel mit porigem Kohlenstoff dotiertes Silikondioxid, ein Polymer, wie zum Beispiel Polyimid, Kombinationen dieser oder dergleichen. Bei einer Ausführungsform wird SiO2 verwendet.
  • Anschließend wird die Dummy-Elektrodenschicht über der Dummy-Dielektrikumschicht gebildet. Bei einigen Ausführungsformen ist die Dummy-Elektrodenschicht ein leitfähiges Material und kann aus einer Gruppe ausgewählt werden, die amorphes Silikon, Polysilikon, amorphes Germanium, Polygermanium, amorphes Silikon-Germanium, Polysilikon-Germanium, metallische Nitride, metallische Silizide, metallische Oxide und Metalle umfasst. Die Dummy-Elektrodenschicht kann durch PVD, CVD, Sputter-Ablagerung oder andere Techniken aufgebracht werden, die bekannt und im Stand der Technik zum Ablagern von leitfähigen Materialien verwendet werden. Andere Materialien, seien sie leitfähig oder nicht, können verwendet werden. Bei einer Ausführungsform wird Poly-Si verwendet.
  • Ein Maskenmuster kann über der Dummy-Elektrodenschicht gebildet werden, um beim Mustern zu helfen. Das Maskenmuster besteht aus einer oder mehreren Schichten aus SiO2, SiCN, SiON, Al2O3, Si oder anderen geeigneten Materialien. Durch Verwenden des Maskenmusters als eine Ätzmaske wird die Dummy-Elektrodenschicht in die Dummy-Gate-Elektrode gemustert. Bei einigen Ausführungsformen wird die Dummy-Dielektrikumschicht ebenfalls gemustert, um die Dummy-Gate-Dielektrikumschicht zu definieren.
  • Anschließend werden Seitenwand-Abstandshalter 132 entlang von Seitenwänden der Dummy-Gate-Struktur gebildet. Die Seitenwand-Abstandshalter 132 können durch Aufbringen und anisotropes Ätzen einer Isolierschicht, die über den Dummy-Gate-Strukturen, der Fin-Struktur 102 und der Isolations-Isolierschicht 105 aufgebracht ist, gebildet werden. Bei einigen Ausführungsformen werden die Seitenwand-Abstandshalter 132 aus Silikonnitrid gebildet und können eine Struktur aus einer einzigen Schicht haben. Bei alternativen Ausführungsformen können die Seitenwand-Abstandshalter 132 eine zusammengesetzte Struktur aufweisen, die aus einer Vielzahl von Schichten besteht. Die Seitenwand-Abstandshalter 132 können zum Beispiel eine Silikonoxidschicht und eine Silikonnitridschicht über der Silikonoxidschicht aufweisen. Andere Materialien, wie zum Beispiel SiO2, SiON, SiN, SiOCN, anderes Low-k-Material, oder Kombinationen davon können ebenfalls verwendet werden. Die Stärke des Seitenwand-Abstandhalters 132 liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 40 nm.
  • Nachdem die Dummy-Gate Struktur und die Seiten-Abstandshalter gebildet wurden, wird eine Source/Drain (S/D)-Struktur 120 auf freigelegten Abschnitten 104 der Fin-Strukturen 102 entlang entgegengesetzter Seiten der Dummy-Gate-Struktur gebildet. Die S/D-Struktur 120 kann epitaktisch auf den Seitenflächen und der oberen Fläche der freigelegten Fin-Struktur 104 gebildet werden. Bei einigen Ausführungsformen kann die Fin-Struktur 104 vertieft sein, und die S/D-Struktur wird epitaktisch auf dem freigelegten Abschnitt des vertieften Fin ausgebildet. Der Gebrauch epitaktisch gewachsener Materialien in den Source/Drain-Bereichen erlaubt es den Source/Drain-Bereichen, Belastung in einem Kanal eines FinFET auszuüben.
  • Die Materialien, die für die S/D-Struktur 120 verwendet werden, können für die n- und p-Typ-FinFETs variiert werden, so dass ein Materialtyp für die n-Typ-FinFETs verwendet wird, um eine Zugbelastung in dem Kanalbereich auszuüben, und ein anderer Materialtyp für p-Typ-FinFETs, um Kompressionsbelastung auszuüben. SiP oder SiC können zum Beispiel zum Bilden von n-Typ-FinFETs verwendet werden, und SiGe oder Ge können zum Bilden von p-Typ-FinFETs verwendet werden. Andere Materialien können verwendet werden. Bei einigen Ausführungsformen weist die S/D-Struktur 120 zwei oder mehr epitaktische Schichten mit unterschiedlichen Zusammensetzungen und/oder unterschiedlichen Dotierstoffkonzentrationen auf.
  • Bei einigen Ausführungsformen, bei welchen unterschiedliche Materialien für die n-Typ-Vorrichtungen und die p-Typ-Vorrichtungen verwendet werden, werden die einen Strukturen (zum Beispiel die n-Typ-Fin-Strukturen) abgedeckt, während das epitaktische Material für die anderen Strukturen (zum Beispiel die p-Typ-Fin-Strukturen) gebildet wird, und der Prozess wird für die andere wiederholt. Die S/D-Struktur 120 kann entweder durch einen Implantierprozess zum Implantieren geeigneter Dotierstoffe oder durch In-Situ-Dotierungen, während das Material wächst, dotiert werden. Für einen p-Kanal-FET, bei dem der Kanal Si oder Si1-x,Gex sein kann, kann die dotierte epitaktische Folie Bor-dotiertes Si1_yGy sein, wobei y gleich oder größer ist als x, um eine Kompressionsbelastung in die Längsrichtung in dem Kanal für Lochbeweglichkeitsverbesserung zu induzieren. Für einen n-Kanal-FET, bei dem der Kanal Si sein kann, kann die dotierte epitaktische Folie zum Beispiel Phosphor-dotiertes Silikon (Si:P) oder Silikon-Kohlenstoff (Si1-z,Cz:P) sein. In dem Fall, in dem der Kanal ein Verbindungshalbleiter ist, wie zum Beispiel InmGa1-mAs, kann die dotierte epitaktische Folie zum Beispiel InnGa1-nAs sein, wobei n kleiner oder gleich m ist.
  • Wie in den 1A und 1B gezeigt, erstreckt sich die S/D-Struktur 120 in die Y-Richtung mit einer größeren Breite als die Fin-Struktur 104. Bei einigen Ausführungsformen hat der Querschnitt der S/D-Struktur 120 in die Y-Richtung eine im Wesentlichen hexagonale Form, und bei anderen Ausführungsformen hat der Querschnitt der S/D-Struktur 120 eine Diamantform, eine Säulenform oder eine Stangenform. Die Breite Wsp der S/D-Struktur in die Y-Richtung liegt bei einigen Ausführungsformen in einem Bereich von etwa 25 nm bis etwa 100 nm.
  • Nach dem Bilden der S/D-Struktur 120, wird eine erste Isolierschicht 122 als eine Linerschicht aufgebracht, um die S/D-Struktur 120 abzudecken, und auf den Seitenwänden-Abstandhaltern 132 der Dummy-Gate-Struktur. Die erste Isolierschicht 122 wirkt als eine Ätz-Stoppschicht während des Musterns eines anschließend gebildeten dielektrischen Materials. Bei einigen Ausführungsformen weist die erste Isolierschicht 120 SiO2, SiCN, SiON, SiN und andere geeignete dielektrische Materialien auf. Bei einer Ausführungsform wird SiN verwendet. Die erste Isolierschicht 122 kann aus einer Vielzahl von Schichten hergestellt sein, die Kombinationen der oben erwähnten Materialien aufweisen. Die erste Isolierschicht 122 kann durch einen oder mehrere Prozesse aufgebracht werden, wie zum Beispiel PVD, CVD oder ALD, obwohl irgendein akzeptabler Prozess verwendet werden kann. Andere Materialien und/oder Prozesse können verwendet werden. Bei einigen Ausführungsformen hat die erste Isolierschicht 122 eine Stärke zwischen etwa 0,5 nm und etwa 5 nm. Andere Stärken können bei anderen Ausführungsformen verwendet werden.
  • Nach dem Bilden der ersten Isolierschicht 122, wird eine erste Opferschicht 115 über der ersten Isolierschicht 122 gebildet. Bei einigen Ausführungsformen weist die erste Opferschicht eine oder mehrere Schichten aus dielektrischem Material auf, wie zum Beispiel SiO2, SiCN, SiON, SiOC, SiOH, SiN oder andere geeignete dielektrische Materialien. Bei einigen Ausführungsformen wird die erste Opferschicht 115 anhand eines Folienbildungsprozesses, wie zum Beispiel CVD, PVD, ALD, FCVD oder eines Spin-on-Glas-Prozesses, gebildet, obwohl irgendein akzeptabler Prozess verwendet werden kann. Anschließend werden Abschnitte der ersten Isolierschicht 122 entfernt, indem zum Beispiel ein Ätzprozess, CMP, oder dergleichen verwendet wird, um die obere Fläche der Dummy-Gate-Elektrode freizulegen.
  • Anschließend werden die Dummy-Gate-Elektrode und die Dummy-Gate-Dielektrikumschicht entfernt. Der Entfernungsprozess kann einen oder mehrere Ätzprozesse aufweisen. Bei einigen Ausführungsformen weist der Entfernungsprozess zum Beispiel das selektive Ätzen unter Verwenden entweder trockenen oder nassen Ätzens auf. Wenn Trockenätzen verwendet wird, kann das Prozessgas CF4, CHF3, NF3, SF6, Br2, HBr, Cl2, oder Kombinationen davon aufweisen, oder Verdünnen von Gasen wie zum Beispiel N2, O2, oder Ar kann optional verwendet werden. Wenn das Nassätzen verwendet wird, kann die Ätzlösung (das Ätzmittel) NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O und/oder dergleichen aufweisen. Die Dummy-Gate-Dielektrikumschicht kann unter Verwenden eines Nassätzprozesses entfernt werden, es kann zum Beispiel verdünnte HF-Säure verwendet werden. Andere Prozesse und Materialien können verwendet werden.
  • Nachdem die Dummy-Gate-Struktur entfernt wurde, wird eine Gate-Dielektrikumschicht 131 über einem Kanalbereich der Fin-Struktur 104 gebildet. Bei einigen Ausführungsformen weist die Gate-Dielektrikumschicht 131 eine oder mehrere High-k-Dielektrikumschichten auf (zum Beispiel mit einer dielektrischen Konstante größer als 3,9). Die eine oder die mehreren Gate-Dielektrikumschichten können eine oder mehrere Schichten aus einem Metalloxid oder Silikatglas von Hf, Al, Zr, deren Kombinationen und Multi-Schichten daraus aufweisen. Andere geeignete Materialien weisen La, Mg, Ba, Ti, Pb, Zr, in der Form von Metalloxid, Legierungs-Metalloxiden sowie Kombinationen dieser auf. Beispielhafte Materialien weisen MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen auf. Die Bildungsverfahren der Gate-Dielektrikumschicht 131 weisen Molekularstrahlablagerung (Molecular Beam Deposition MBD), ALD, PVD und dergleichen auf. Bei einigen Ausführungsformen hat die Gate-Dielektrikumschicht 131 eine Stärke zwischen etwa 0,5 nm und etwa 5 nm. Bei einigen Ausführungsformen wird die Gate-Dielektrikumschicht 131 auch auf Seiten der Seitenwand-Abstandshalter 132 gebildet.
  • Bei einigen Ausführungsformen kann eine Grenzflächenschicht (nicht gezeigt) über dem Kanalbereich 104 vor dem Bilden der Gate-Dielektrikumschicht 131 gebildet werden, und die Gate-Dielektrikumschicht 131 wird über der Grenzflächenschicht gebildet. Die Grenzflächenschicht hilft beim Puffern der darauf folgend gebildeten High-k-Dielektrikumschicht gegenüber dem darunterliegenden Halbleitermaterial. Bei einigen Ausführungsformen ist die Grenzflächenschicht ein chemisches Silikonoxid, das durch chemische Reaktionen gebildet werden kann. Ein chemisches Silikonoxid kann zum Beispiel gebildet werden durch Verwenden von entmineralisiertem Wasser + Ozon (DIO3), NH4OH+H2O2+H2O (APM) oder durch andere Verfahren. Andere Ausführungsformen können ein unterschiedliches Material oder unterschiedliche Prozesse für die Grenzflächenschicht verwenden. Bei einer Ausführungsform hat die Grenzflächenschicht eine Stärke von etwa 0,2 nm bis etwa 1 nm.
  • Nachdem die Gate-Dielektrikumschicht 131 gebildet wurde, wird eine Gate-Elektrode 130 über der Gate-Dielektrikumschicht 131 gebildet. Die Gate-Elektrode kann ein Metall sein, das aus einer Gruppe aus W, Cu, Ti, Ag, Al, TiAl, TiAIN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr ausgewählt ist. Bei einigen Ausführungsformen weist die Gate-Elektrode 130 ein Metall auf, das aus einer Gruppe aus TiN, WN, TaN und Ru ausgewählt ist. Metalllegierungen, wie zum Beispiel Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta können verwendet werden, und/oder Metallnitride, wie zum Beispiel WNx, TiNx, MoNx, TaNx und TaSixNy, können verwendet werden. Bei einigen Ausführungsformen hat die Gate-Elektrode 130 eine Stärke in dem Bereich von etwa 5 nm bis etwa 100 nm. Die Gate-Elektrode 130 kann unter Verwenden eines geeigneten Prozesses gebildet werden, wie zum Beispiel ALD, CVD, PVD, Plattieren oder Kombinationen dieser. Ein Planarisierungsprozess, wie zum Beispiel ein CMP, kann ausgeführt werden, um überschüssige Materialien zu entfernen.
  • Bei bestimmten Ausführungsformen der vorliegenden Offenbarung weist die Gate-Elektrode 130 eine oder mehrere Arbeitsfunktions-Einstellschichten (nicht gezeigt) auf, die auf der Gate-Dielektrikumschicht 131 angeordnet sind. Die Arbeitsfunktions-Einstellschicht besteht aus einem leitfähigen Material, wie zum Beispiel aus einer einzigen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder aus einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FinFETET werden ein oder mehrere aus TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Arbeitsfunktions-Einstellschicht verwendet, und für den p-Kanal-FinFET eine oder mehr aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Arbeitsfunktions-Einstellschicht verwendet.
  • Dann werden die Gate-Elektrode 130, die Gate-Dielektrikumschicht 131 und die Arbeitsfunktions-Einstellschicht vertieft, und eine Gate-Deckschicht 134 wird auf der vertieften Gate-Elektrode 130 gebildet. Bei einigen Ausführungsformen, wenn die Gate-Elektrode 130 in der Hauptsache aus W besteht, kann die Gate-Elektrode zum Beispiel durch Verwenden eines Trockenätzprozesses unter Verwenden von Cl2/O2,/BCl3 bei einem Temperaturbereich von 24 °C bis 150 °C und einem Druck von unterhalb 1 Torr vertieft werden.
  • Nach dem Vertiefen der Gate-Elektrode 130, wird die Gate-Deckschicht 134 in der Vertiefung gebildet, um die Gate-Elektrode 130 während darauffolgender Prozesse zu schützen. Bei einigen Ausführungsformen weist die Gate-Deckschicht 134 SiO2, SiCN, SiON, SiN, Al, La2O3, SiN, eine Kombination dieser oder dergleichen auf, aber andere geeignete Dielektrikumfolien können verwendet werden. Die Gate-Deckschicht 134 kann unter Verwenden von zum Beispiel CVD, PVD, Spin-on oder dergleichen gebildet werden. Andere geeignete Prozessschritte können verwendet werden. Ein Planarisierungsprozess, wie zum Beispiel ein CMP, kann ausgeführt werden, um überschüssige Materialien zu entfernen.
  • Die 2A bis 2C zeigen beispielhafte Ansichten eines oder diverser Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Wie in den 2A bis 2C gezeigt, wird die erste Opferschicht 115 mindestens teilweise von beiden Seitenbereichen der S/D-Struktur 120 entfernt, um Öffnungen 116 zu bilden. Bei einigen Ausführungsformen wird die gesamte erste Opferschicht 115 entfernt. Die erste Opferschicht 115 kann durch geeignete Ätzvorgänge entfernt werden, wie zum Beispiel durch Trockenätzen und/oder Nassätzen. Der Ätzvorgang stoppt im Wesentlichen an der ersten Isolierschicht 122. Bei einigen Ausführungsformen hat die erste Isolierschicht 122 eine Stärke zwischen etwa 0,5 nm und etwa 10 nm.
  • Die 3A bis 3C zeigen beispielhafte Ansichten eines oder diverser Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nach dem Bilden der Öffnungen 116, wird eine zweite Opferschicht 140 in der Öffnung 116 gebildet. Die zweite Opferschicht 140 besteht aus einem Material, das eine höhere (zum Beispiel 5 oder mehr) Ätzselektivität in Bezug auf die Materialien der ersten Isolierschicht 122 und/der Isolations-Isolierschicht 105 hat. Bei einigen Ausführungsformen besteht die zweite Opferschicht 140 aus einer oder mehreren Schichten von Materialien der Gruppe IV, wie zum Beispiel Si, SiGe, SiC, Ge, SiGeC und GeSn, die kristallin, polykristallin oder amorph und dotiert oder undotiert sein können. Bei anderen Ausführungsformen besteht die zweite Opferschicht 140 aus einer oder mehreren auf Silikon basierenden Dielektrikumschichten aus SiOC, SiC, SiON, SiCN, SiOCN, SiN und/oder SiO2. Dielektrische Materialien auf Aluminiumbasis, wie zum Beispiel Aluminiumoxid, Aluminiumoxikarbid und Aluminiumoxidnitrid können verwendet werden. Ein SOC (Spin-On-Carbon - Spin-on-Kohlenstoff) kann ebenfalls verwendet werden. Bei bestimmten Ausführungsformen besteht die zweite Opferschicht 140 aus einer oder mehreren Schichten einer Gruppe III-V Verbindungshalbleiter, darunter, ohne auf sie beschränkt zu sein, GaAs, GaN, InGaAs, InAs, InP, InSb, InAsSb, MN und/oder AlGaN. Die zweite Opferschicht 140 kann anhand eines oder mehrerer Prozesse aufgebracht werden, wie zum Beispiel PVD, CVD oder ALD, obwohl irgendein akzeptabler Prozess verwendet werden kann. Andere Materialien und/oder Prozesse können verwendet werden. Bei einer Ausführungsform wird Si als die zweite Opferschicht verwendet.
  • Ein Planarisierungsvorgang, wie zum Beispiel ein Rückätzprozess oder CMP, kann ausgeführt werden, um die obere Fläche der zweiten Opferschicht 140 zu planarisieren. Durch den Planarisierungsvorgang wird die obere Fläche der Gate-Deckschicht 134 freigelegt. Nach dem Planarisierungsvorgang liegt die Höhe Hsacr der zweiten Opferschicht bei einigen Ausführungsformen, gemessen von der Oberfläche der ersten Isolierschicht 122 auf der Isolations-Isolierschicht 105 in einem im Bereich von etwa 100 nm bis etwa 350 nm.
  • Die 4A bis 4C zeigen beispielhafte Ansichten eines oder diverser Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die zweite Opferschicht 140 gebildet wurde, wird ein Maskenmuster 142 über der zweiten Opferschicht 140 gebildet. Das Maskenmuster 142 kann durch Muster einer Schicht geeigneten Maskenmaterials unter Verwenden eines Fotoätzvorgangs gebildet werden. Das Maskenmuster 142 erstreckt sich in die X-Richtung und hat bei einigen Ausführungsformen eine Breite Whm in die Y-Richtung in einem Bereich von etwa 5 nm bis etwa 100 nm, und bei anderen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm. Die Breite Whm kann andere Werte in Abhängigkeit von Designregeln und/oder Halbleitervorrichtungstypen annehmen.
  • Das Maskenmuster 142 besteht aus einer oder mehreren Schichten aus dielektrischem Material, wie zum Beispiel SiO2, SiN und/oder SiON und/oder TiN. Das Material für das Maskenmuster 142 kann durch einen oder mehrere Prozesse aufgebracht werden, wie zum Beispiel PVD, CVD oder ALD, obwohl irgendein akzeptabler Prozess verwendet werden kann. Andere Materialien und/oder Prozesse können verwendet werden.
  • Durch Verwenden des Maskenmusters 142 als eine Ätzmaske, werden die zweite Opferschicht 140, die erste Isolierschicht 122 und die S/D-Struktur 120 anisotrop geätzt, wodurch Öffnungen 144 benachbart zu der gemusterten zweiten Opferschicht 140 und S/D-Struktur 120 gebildet werden. Der Ätzvorgang kann mehrere Ätzprozesse unter Verwenden unterschiedlicher Plasmagase aufweisen.
  • Wenn ein auf Si-basierendes Material (zum Beispiel Poly-Si oder amorphes Si) als die zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Plasma-Trockenätzen zum Beispiel unter Verwenden eines Gases, das HBr aufweist, oder eines Gases, das Cl2, und SF6 aufweist, ausgeführt werden. Wenn SOC (Spin-On-Kohlenstoff) als die zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Plasma-Trockenätzen zum Beispiel unter Verwenden eines Gases, das N2 und H2 aufweist, oder eines Gases, das SO2 und O2 aufweist, ausgeführt werden. Wenn ein auf Si-Oxid basierendes Material, das durch FCVD gebildet wird, als die zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Plasma-Trockenätzen zum Beispiel unter Verwenden eines Gases, das Fluorkohlenstoff und/oder Fluor aufweist, ausgeführt werden. Wenn ein auf Ge-basierendes Material (zum Beispiel Ge oder SiGe) als die zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Plasma-Trockenätzen zum Beispiel unter Verwenden eines Gases, das einen Fluorkohlenstoff aufweist, oder eines Gases, das ein Halogen aufweist, ausgeführt werden. Während des Ätzens kann das Substrat auf eine Temperatur zwischen etwa 20 °C und etwa 200 °C erhitzt werden.
  • Durch diesen Ätzvorgang werden mindestens die Seitenabschnitte der S/D-Struktur 120 entfernt, so dass die geätzten Seitenoberflächen der S/D Struktur 120 im Wesentlichen zu den Seitenoberflächen der oberen Fin-Struktur 104 parallel sind. Eine Ätzmenge eines Seitenabschnitts der S/D-Struktur 120 (im Wesentlichen gleich der Hälfte des Unterschieds zwischen WSD, wie in 1B gezeigt, und Whm, wie in 3B gezeigt, liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 40 nm. Nach dem Mustern (Ätzen) der S/D-Struktur 120, liegt die Breite der gemusterten S/D-Struktur 120 bei einigen Ausführungsformen in die Y-Richtung in einem Bereich von etwa 10 nm bis etwa 40 nm, wenn beide Seitenabschnitte geätzt werden.
  • In den 4A und 4B werden beide Seitenabschnitte der S/D-Struktur 120 geätzt, und bei anderen Ausführungsformen wird nur ein Seitenabschnitt der S/D-Struktur 120 durch Verwenden eines Maskenmusters 142 mit einer unterschiedlichen Form geätzt.
  • Zu bemerken ist, dass, wie in 4A gezeigt, die Gate-Deckschicht 134 nicht im Wesentlichen während des Mustern der zweiten Opferschicht 140 und Source/Drain-Struktur 120 geätzt wird. Anders ausgedrückt, hat das Material für das Maskenmuster 142 eine hohe Ätzselektivität (zum Beispiel 5 oder mehr) in Bezug auf die Gate-Deckschicht 134.
  • Die 5A bis 5C zeigen beispielhafte Ansichten eines oder diverser Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Das Maskenmuster 142 wird durch Verwenden eines geeigneten Ätzvorgangs und/oder eines Planarisierungsvorgangs, wie zum Beispiel CMP, entfernt. Nachdem das Maskenmuster 142 entfernt wurde, liegt die Höhe Hetch der zweiten Opferschicht 140 bei einigen Ausführungsformen von der Oberfläche der Isolations-Isolierschicht 105 in einem Bereich von etwa 80 nm bis etwa 250 nm.
  • Die 6A bis 6C zeigen beispielhafte Ansichten eines oder diverser Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem das Maskenmuster 142 entfernt wurde, wird eine zweite Isolierschicht 146 über der gemusterten zweiten Opferschicht 140 und der gemusterten S/D-Struktur 120 gebildet. Wie in 6A gezeigt, wird die zweite Isolierschicht 146 auch auf den Seitenwand-Abstandhaltern 132 und der Gate-Deckschicht 134 gebildet.
  • Bei einigen Ausführungsformen weist die zweite Opferschicht 146 SiO2, SiCN, SiON, SiCN, SiOCN und SiN auf, aber andere dielektrische Materialien können verwendet werden. Bei einer Ausführungsform wird ein Material, das auf Silikonnitrid basiert, wie zum Beispiel SiN, verwendet. Die zweite Isolierschicht 146 kann aus einer Vielzahl von Schichten hergestellt sein, die Kombinationen der oben erwähnten Materialien aufweisen. Die zweite Isolierschicht 146 kann anhand eines oder mehrerer Prozesse aufgebracht werden, wie zum Beispiel PVD, CVD oder ALD, obwohl irgendein akzeptabler Prozess verwendet werden kann. Andere Materialien und/oder Prozesse können verwendet werden. Bei einigen Ausführungsformen hat die zweite Isolierschicht 146 eine Stärke zwischen etwa 1 nm und etwa 10 nm. Andere Stärken werden bei anderen Ausführungsformen verwendet.
  • Bei einigen Ausführungsformen wird eine Silizidschicht auf der gemusterten S/D-Struktur 120 gebildet, bevor die zweite Isolierschicht 146 gebildet wird, um Rc zwischen der S/D-Struktur und einem Kontaktmetall, das danach gebildet wird, wie in den 6A und 6B gezeigt zu verringern. Der Metallsilizidbildungsprozess kann eine Metall-Silizidschicht auf den Seitenabschnitten der S/D-Struktur bilden. Der Metallsilizidbildungsprozess weist eine Ablagerung einer metallischen Folie auf der S/D-Struktur 120, eine Wärmebehandlung, um ein Metallsilizid an der Schnittfläche oder Oberfläche der S/D-Struktur zu bilden, sowie einen Ätzprozess zum Entfernen des überschüssigen nicht umgesetzten Metalls auf. Das Metallsilizid umfasst TiSix, NiSix, CoSix, NiCoSix und TaSix, aber andere geeignete Silizidmaterialien können verwendet werden. Bei einigen Ausführungsformen hat die Silizidschicht 126 eine Stärke zwischen etwa 0,5 nm und etwa 10 nm. Bei anderen Ausführungsformen wird keine Silizidschicht in diesem Stadium der Fertigungsvorgänge gebildet, und sie kann an einem späteren Fertigungsstadium gebildet werden.
  • Die 7A bis 7C zeigen beispielhafte Ansichten eines oder diverser Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die zweite Isolierschicht 146 gebildet wurde, wird eine erste dielektrische (ILD)-Zwischenschicht 145 gebildet, um die Öffnungen 144 zu füllen und die zweite Opferschicht 140 und die S/D-Struktur 120 abzudecken.
  • Die ILD-Schicht 145 kann eine einzelne oder mehrere Schichten aufweisen. Bei einigen Ausführungsformen weist die ILD-Schicht 145 SiO2, SiCN, SiOC, SiON, SiOCN, SiN, ein Low-k-Material auf, aber andere geeignete Dielektrikumfolien können verwendet werden. Die ILD-Schicht 145 kann durch CVD, PECVD oder ALD, FCVD oder einen Spin-on-Glasprozess gebildet werden. Ein Planarisierungsprozess, wie zum Beispiel ein CMP, kann ausgeführt werden, um überschüssige Materialien zu entfernen. Durch den Planarisierungsprozess werden die obere Fläche der zweiten Opferschicht 140 (und die Deckisolationsschicht 134) bei einigen Ausführungsformen freigelegt.
  • Wenn ein FCVD verwendet wird, wird auf dem fließfähigen Isolations-Dielektrikumvorläufer bei einigen Ausführungsformen ein Aushärtprozess ausgeführt. Der Aushärtprozess kann UV-Aushärten, Ozon- (O3)-Plasmaaushärten oder Tieftemperatur-O3-Plasma + UV-Aushärten (LTB + UV-Aushärten) aufweisen, um den fließfähigen Isolations-Dielektrikumvorläufer in die Dielektrikumschicht, wie zum Beispiel Silikonoxidschicht, zu übertragen. Ein Verarbeitungstemperaturbereich des UV-Aushärtprozesses liegt bei einigen Ausführungsformen zwischen etwa 0 °C und etwa 10 °C. Ein Verarbeitungstemperaturbereich des O3-Plasma-Aushärtprozesses liegt bei einigen Ausführungsformen zwischen etwa 100 °C und etwa 250 °C. Ein Verarbeitungstemperaturbereich des LTB+UV-Aushärtprozesses liegt bei einigen Ausführungsformen zwischen etwa 30 °C und etwa 50 °C. Der Aushärtprozess kann bei einigen Ausführungsformen nur einmal nach dem Ablagerungsprozess ausgeführt werden, um Prozesszeit zu sparen, ist aber nicht darauf beschränkt. Der Ablagerungsprozess und der Aushärtprozess können abwechselnd ausgeführt werden. Bei anderen Ausführungsformen kann der fließfähige Isolations-Dielektrikumvorläufer auch direkt in die Dielektrikumschicht durch einen Oxidationsprozess durch direktes Einführen von Stickstoff, Sauerstoff, Ozon oder Dampf transferiert werden.
  • Um die Strukturdichte der ILD-Schicht weiter zu erhöhen, kann nach dem Aushärtprozess ein Wärmebehandlungsprozess auf der Isolations-Dielektrikumschicht ausgeführt werden. Der Wärmebehandlungsprozess weist einen Dampf enthaltenden Wärmebehandlungsprozess (Nasstempern) und stickstoffhaltigen Wärmebehandlungsprozess (Trockentempern) auf. Ein Verarbeitungstemperaturbereich der Dampf enthaltenden Wärmebehandlung liegt bei einigen Ausführungsformen zwischen 400 °C und 1000 °C, und die Verarbeitungstemperatur des stickstoffhaltigen Wärmebehandlungsprozesses liegt zwischen etwa 1000 °C und etwa 1200 °C. Bei anderen Ausführungsformen kann die Temperatur der Wärmebehandlung auf etwa 400 °C verringert werden, indem die Folie Ultraviolettstrahlung ausgesetzt wird, zum Beispiel bei einem UltraviolettWärmeverarbeitungs- (UVTP)-Prozess.
  • Nach dem Aushärten oder der Behandlung, kann die ILD-Schicht bei einigen Ausführungsformen eine relative Dielektrizitätskonstante von weniger als 6 haben.
  • Bei anderen Ausführungsformen wird ein Dielektrium-Spin-on-Prozess (SOD) ausgeführt, um die ILD-Schicht 145 zu bilden. Bei dieser Ausführungsform wird die zweite Isolierschicht 146, eine nitridhaltige Linerschicht, bei dem vorhergehenden Prozess ausgeführt, um eine geeignete Zwischenschicht für die abgelagerte Isolations-Dielektrikumschicht in dem Berührungsisolationsbereich durch SOD-Prozess vorzusehen. Die ILD-Schicht kann daher durch SOD-Prozess unter Verwenden eines geeigneten Vorläufers gebildet werden.
  • Bei dem SOD-Prozess für die ILD-Schicht 145, kann der Vorläufer aus Organsiliziumverbindungen bestehen, wie zum Beispiel, ohne darauf beschränkt zu sein, Siloxan, Methylsiloxan, Polysilazane und Wasserstoffsilsesquioxan, Perhydropolysilazan (PHPS) und aus anderen geeigneten Materialien. Der SOD-Vorläufer wird in einem kompatiblen organischen Lösemittel, das gewöhnlich bei Beschichtungslösungen von Spin-on-Chemikalien verwendet wird, aufgelöst. Geeignete organische Lösemittel weisen zum Beispiel Dibutyläther (DBE), Tolulol, Xylen, Propylenglycolmonomethyletheracetat (PGMEA), Ethylacetat und Isopropylenalkohol (IPA) und dergleichen auf, bevorzugt wird Xylen als Lösemittel für PHPS verwendet. Die Konzentration des SOD-Vorläufers in Lösung kann variiert werden, um die Konsistenz (das heißt die Viskosität) der Lösung und die Stärke der Beschichtung zu variieren. Eine Lösung, die zwischen etwa 4 Gew.-% bis etwa 30 Gew.-% SOD-Vorläufer aufweist, kann bei einigen Ausführungsformen verwendet werden. Bei anderen Ausführungsformen wird eine Lösung verwendet, die etwa 8 Gew.-% bis etwa 20 Gew.-% SOD-Vorläufer aufweist. Zusätzliche geringfügige Mengen von Zusatzstoffen, wie zum Beispiel Tenside und Bindemittel, können in der Lösung enthalten sein.
  • Das Wafer wird geschleudert, um den SOD-Vorläufer von der Wafermitte zu der Kante während des Vorläufer-Spin-on-Prozesses gleichmäßig zu verteilen. Die Schleudergeschwindigkeit der Schleuderdrehung für SOD-Vorläufer-Beschichtung auf Substrat liegt bei einigen Ausführungsformen für einen 12-Zoll-Wafer wahrscheinlich zwischen 100 U/Min. und 3000 U/Min. Die dynamische Abgaberate des SOD-Vorläufers liegt bei einigen Ausführungsformen bei 1 ml/s und die Abgabepfütze verteilt sich vor der Hauptdrehzahl vollständig zu der Kante des Wafers. Der SOD-Vorläufer kann daher den Boden des Kontaktisolationslochs vollständig abdecken und die Öffnung 144 füllen.
  • Anschließend wird ein Prebake-Prozess nach der SOD-Ablagerung ausgeführt, um die SOD-Schicht zu stabilisieren. Der Prebake-Prozess wird bei einigen Ausführungsformen bei niedriger Temperatur in einem Bereich von etwa 100 °C bis etwa 200 °C mit Umgebungsluft ausgeführt. Ein Wärmebehandlungsprozess wird nach dem Prebake-Prozess ausgeführt, um die SOD-Schicht zu verdichten. Der Wärmebehandlungsprozess ist ein Temperprozess, der bei einigen Ausführungsformen bei hoher Temperatur in einem Bereich von etwa 400 °C bis etwa 1100 °C ausgeführt wird. Der Temperprozess kann ein Nass-Temperprozess sein, der ein Gas verwendet, darunter Dampf, O2- und H2-Gas, oder einen Trocken-Temperprozess, der ein Gas verwendet, darunter N2- oder O2-Gas. Bei der anderen Ausführungsform verwendet der Wärmebehandlungsprozess Plasma bei einer niedrigeren Temperatur in einem Bereich von etwa 150 °C bis etwa 400 °C. Das Teildruckverhältnis von Wasserdampf (H2O) zu Wasserstoff (H2) wird bevorzugt auf einen Wert in einem Bereich von etwa 1x10-11 bis etwa 1,55 gesteuert.
  • Die 8A bis 8C zeigen beispielhafte Ansichten eines oder diverser Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Anschließend wird die zweite Opferschicht 140 entfernt, gefolgt von dem Entfernen der ersten Isolierschicht 122, die auf der Oberseite der S/D-Struktur 120 verbleibt, wodurch eine Kontaktöffnung 148 gebildet wird. Wie in den 8A bis 8C gezeigt, wird die Kontaktöffnung 148 durch die zweite Isolierschicht 146 und die Seitenwand-Abstandshalter 132 definiert. Der Ätzvorgang zum Entfernen der zweiten Opferschicht 140 kann isotrop oder anisotrop sein.
  • Wenn ein auf Si-basierendes Material (zum Beispiel Poly-Si oder amorphes Si) als die zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Plasma-Trockenätzen zum Beispiel unter Verwenden eines Gases, das Cl2 und NF3 aufweist, oder eines Gases, das NH4OH und/oder Tetramethylammonium (TMAH) aufweist, ausgeführt werden. Wenn SOC (Spin-On-Kohlenstoff) als die zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Plasma-Trockenätzen zum Beispiel unter Verwenden eines Gases, das N2 und H2 aufweist, oder eines Gases, das SO2 und O2, ausgeführt werden. Wenn ein auf Si-Oxid basierendes Material, das durch FCVD gebildet wird, als die zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Nassätzen unter Verwenden zum Beispiel von HF oder BHF ausgeführt werden. Wenn ein auf Ge-basierendes Material (zum Beispiel Ge oder SiGe) als die zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Plasma-Trockenätzen zum Beispiel unter Verwenden von Ozon oder einer Nassätzlösung, die NH4OH und H2O2 enthält, oder einer Lösung, die HCl und H2O2 enthält, ausgeführt werden. Die restliche erste Isolierschicht 122 kann dann unter Verwenden eines geeigneten Ätzvorgangs entfernt werden.
  • Die 9A bis 9C zeigen beispielhafte Ansichten eines oder diverser Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die zweite Opferschicht 140 und die restliche erste Isolierschicht 122 entfernt wurden, wird eine zusätzliche Silizidschicht 127 auf der freigelegten Oberseite der S/D-Struktur 120 gebildet. Wenn die Silizidschicht 126 nicht gebildet wird, wird eine Silizidschicht nur auf dem oberen Abschnitt (auf dem Grund der Kontaktöffnung 148, die durch die zweite Isolierschicht 146 und die Seitenwand-Abstandshalter 132 definiert ist) der S/D-Struktur 120 gebildet. Die Silizidschicht 127 kann durch einen ähnlichen Metall-Silizidbildungsprozess wie das Bilden der Silizidschicht 126 gebildet werden. Bei einigen Ausführungsformen hat die Silizidschicht 127 eine Stärke zwischen etwa 0,5 nm und etwa 10 nm.
  • Anschließend wird ein Kontakt 150 in der Kontaktöffnung 148 gebildet, um die Silizidschicht 127, die auf der Oberseite der S/D-Struktur 120 gebildet wurde, zu kontaktieren.
  • Der Kontakt 150 kann eine einzige Schicht oder eine mehrschichtige Struktur aufweisen. Bei einigen Ausführungsformen weist der Kontakt 150 zum Beispiel eine Kontaktlinerschicht auf, wie zum Beispiel eine Diffusionsbarrierenschicht, eine Haftschicht oder dergleichen, und einen Kontaktkörper, der über der Kontaktlinerschicht in der Kontaktöffnung 148 gebildet ist, auf. Die Kontaktlinerschicht kann Ti, TiN, Ta, TaN oder dergleichen, geformt durch ALD, CVD oder dergleichen, aufweisen. Der Kontaktkörper kann durch Aufbringen eines leitfähigen Materials gebildet werden, wie zum Beispiel einer oder mehrerer Schichten aus Ni, Ta, TaN, W, Co, Ti, TiN, Al, Cu, Au, deren Legierungen, ihrer Kombinationen oder dergleichen gebildet werden, aber andere geeignete Metalle können auch verwendet werden. Ein Planarisierungsprozess, wie zum Beispiel ein CMP, kann ausgeführt werden, um überschüssiges Material von einer Oberfläche der ILD-Schicht 145 zu entfernen.
  • Nachdem der Kontakt 150 gebildet wurde, liegt die Höhe Hg der Gate-Struktur, inklusive die Gate-Deckschicht 134, gemessen von der Oberseite der Fin-Struktur 104 in einem Bereich von etwa 20 nm bis 100 nm, und die Höhe Hmg des Metall-Gates 130, gemessen von der Oberseite der Fin-Struktur 104, liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 60 nm.
  • Nach dem Bilden des Kontakts 150, werden weitere CMOS-Prozesse ausgeführt, um diverse Merkmale zu bilden, wie zum Beispiel zusätzliche Grenzschicht-Dielektrikumschichten, Kontakte/Durchkontaktierungen, Verbindungsmetallschichten und Passivierungsschichten usw.
  • Die 10A bis 21D veranschaulichen diverse Prozesse bei einem Halbleitervorrichtungsfertigungsprozess mit anderen Ausführungsformen der vorliegenden Offenbarung. Man muss verstehen, dass zusätzliche Vorgänge, vor, während und nach den Prozessen, wie von den 10A bis 21D gezeigt, vorgesehen werden können, und einige der Vorgänge die unten beschrieben sind, für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Vorgänge/Prozesse kann gegenseitig austauschbar sein. Material, Konfiguration, Maße und/oder Prozesse die gleich oder ähnlich wie bei den oben stehenden Ausführungsformen sind, die unter Bezugnahme auf die 1A bis 9C beschrieben wurden, können bei den folgenden Ausführungsformen verwendet werden, und ihre ausführliche Erklärung kann weggelassen werden.
  • Die 10A bis 21D veranschaulichen diverse Prozesse bei einem Halbleitervorrichtungsfertigungsprozess statischer Random Access Memory (SRAM)-Zellen, die durch FinFETs gebildet werden. Wie in den 10A bis 10E gezeigt, werden Source/Drain-Strukturen 220 und 221 und Metall-Gates 230 gemeinsam mit dielektrischen Gate-Schichten 231 über einem Substrat 201 gebildet. Diese Struktur kann durch Fertigungsvorgänge, die oben dargelegt sind, gebildet werden.
  • 10A veranschaulicht eine Draufsicht von SRAM-Zellen. Die 10B ist eine perspektivische Ansicht, die dem Bereich AR der 10A entspricht. Eine Zellgrenze einer SRAM-Einheitszelle ist durch SC veranschaulicht. Innerhalb einer SRAM-Einheitszelle gibt es zwei Gates 230 und vier Fin-Strukturen 202. S/D-Strukturen 220 mit einem ersten Leitfähigkeitstyp und S/D-Strukturen mit einem zweiten Leitfähigkeitstyp 221 sind über den Fin-Strukturen zwischen den Gates gebildet. Bei einer Ausführungsform ist der erste Leitfähigkeitstyp ein p-Typ, und der zweite Leitfähigkeitstyp ist ein n-Typ. Bei einer anderen Ausführungsform ist der erste Leitfähigkeitstyp ein n-Typ, und der zweite Leitfähigkeitstyp ist ein p-Typ.
  • Ähnlich wie bei den 1A bis 1C, sind Fin-Strukturen 202, die Bodenabschnitte 203 und obere Abschnitte 204 aufweisen, über einem Substrat 201 angeordnet. Die Bodenabschnitte 203 sind in eine Isolations-Isolierschicht 205 eingebettet, und die oberen Abschnitte 204 stehen aus der Isolations-Isolierschicht 205 heraus. Gate-Deckschichten 234 sind jeweils auf den Gates 230 gebildet, und die Gate-Deckschicht 234 und die Gates 230 sind zwischen Seitenwand-Abstandhaltern 232 angeordnet. Eine erste Isolierschicht 222 deckt die S/D-Strukturen ab, und eine erste Opferschicht 215 ist über den S/D-Strukturen, die von der ersten Isolierschicht 222 abgedeckt sind, zwischen den Gate-Strukturen gebildet.
  • Die 10C bis 10E sind Querschnittansichten, die jeweils den Linien Y21-Y21, Y22-Y22 und Y23-Y23 der 10A entsprechen. In diesem Stadium der Fertigungsvorgänge sind einige der S/D-Strukturen unerwünscht mit einer oder zwei benachbarten S/D-Strukturen aufgrund einer schmalen Trennung zwischen benachbarten Fin-Strukturen fusioniert. Wenn der Raum Sfin zwischen zwei benachbarten Fin-Strukturen geringer ist als etwa 100 nm, tendieren epitaktisch gebildete Schichten benachbarter S/D-Strukturen zum Fusionieren.
  • In dem Querschnitt, der der Linie Y21-Y21 entspricht, die in 10C gezeigt ist, sind benachbarte S/D-Strukturen mit dem zweiten Leitfähigkeitstyp 221, spezifischer epitaktisch gebildete Schichten, fusioniert. In dem Querschnitt, der der Linie Y22-Y22 entspricht, die in 10D gezeigt ist, sind benachbarte S/D-Strukturen 221 mit dem zweiten Leitfähigkeitstyp, spezifischer epitaktisch gebildete Schichten, fusioniert, und benachbarte S/D-Strukturen 220 jeweils mit dem ersten Leitfähigkeitstyp und S/D-Strukturen mit dem zweiten Leitfähigkeitstyp fusioniert. In dem Querschnitt, der der Linie Y23-Y23 entspricht, die in 10E gezeigt sind, sind benachbarte S/D-Strukturen 221 mit dem zweiten Leitfähigkeitstyp fusioniert, benachbarte S/D-Strukturen 220 mit dem ersten Leitfähigkeitstyp sind fusioniert, und benachbarte S/D-Strukturen mit dem ersten Leitfähigkeitstyp und dem zweiten Leitfähigkeitstyp sind jeweils fusioniert. Einige der fusionierten S/D-Strukturen werden anhand der folgenden Vorgänge getrennt. Bei einigen Ausführungsformen werden Leerräume 269 unter den fusionierten Abschnitten der S/D-Strukturen gebildet. Bei anderen Ausführungsformen wird nicht mit einer S/D-Struktur fusioniert, sondern sie befindet sich sehr nahe an der benachbarten S/D-Struktur (zum Beispiel weniger als etwa 3 nm), was ein Stromlecken durch elektrisches Durchschlagen verursachen kann. Die Ausführungsformen der vorliegenden Offenbarung gelten für solche nahe liegenden S/D-Strukturen.
  • Die 11A und 11B zeigen beispielhafte Ansichten eines der diversen Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 11A ist eine perspektivische Ansicht und 11B ist eine Querschnittansicht, die der Linie Y23-Y23 der 10A und 10B entspricht.
  • Ähnlich wie bei den 2A bis 2C, wird die erste Opferschicht 215 mindestens teilweise von beiden Seitenbereichen der S/D-Strukturen 220 und 221 entfernt, um Öffnungen 216 zu bilden und die erste Isolierschicht 222 freizulegen. Bei einigen Ausführungsformen wird die gesamte erste Opferschicht 215 entfernt.
  • Die 12A und 12B zeigen beispielhafte Ansichten eines der diversen Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 12A ist eine perspektivische Ansicht und 12B ist eine Querschnittansicht, die der Linie Y23-Y23 der 10A und 10B entspricht.
  • Ähnlich wie bei den 3A bis 3C, wird nach dem Bilden der Öffnungen 216, eine zweite Opferschicht 240 in den Öffnungen 216 gebildet.
  • 13 zeigt eine beispielhafte Ansicht eines der diversen Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Ähnlich wie bei den 4A bis 4C, wird, nachdem die zweite Opferschicht 240 gebildet wurde, ein Maskenmuster 242 über den zweiten Opferschichten 240 und den Gate-Strukturen gebildet. Ein Abschnitt des Maskenmusters 142 oberhalb der S/D-Struktur hat eine Breite Whm bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm.
  • Durch Verwenden des Maskenmusters 242 als eine Ätzmaske, werden die zweiten Opferschichten 240, die erste Isolierschicht 222 und die S/D-Strukturen 220 und 221 anisotrop geätzt, wodurch Öffnungen 244 benachbart zu den gemusterten zweiten Opferschichten 240 und S/D-Strukturen 220 und 221 gebildet werden.
  • Durch diesen Ätzvorgang wird mindestens einer der Seitenabschnitte der S/D-Strukturen 220 und 221 entfernt, so dass die geätzten Seitenoberflächen der S/D Strukturen 220 und 221 im Wesentlichen zu den Seitenoberflächen der oberen Fin-Strukturen 204 parallel sind.
  • 14 zeigt eine beispielhafte Ansicht eines der diversen Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Ähnlich wie bei den 5A bis 5C, wird das Maskenmuster 242 durch Verwenden eines geeigneten Ätzvorgangs und/oder eines Planarisierungsvorgangs, wie zum Beispiel CMP, entfernt.
  • Die 15A und 15B zeigen beispielhafte Ansichten eines der diversen Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 15A ist eine perspektivische Ansicht und 15B ist eine Querschnittansicht, die der Linie Y23-Y23 der 10A und 10B entspricht.
  • Ähnlich wie bei den 6A bis 6C, wird, nachdem das Maskenmuster 242 entfernt wurde, eine zweite Isolierschicht 246 über der gemusterten zweiten Opferschicht 240 und den gemusterten S/D-Strukturen 220 und 221 gebildet. Wie in den 15A und 15B gezeigt, wird die zweite Isolierschicht 246 auch auf den Seitenwand-Abstandhaltern 232 und der Gate-Deckschicht 234 gebildet. Bei einigen Ausführungsformen wird bei diesem Stadium der Fertigungsvorgänge keine Silizidschicht auf den gemusterten S/D-Strukturen gebildet. Bei anderen Ausführungsformen wird eine Silizidschicht auf den gemusterten S/D-Strukturen vor dem Bilden der zweiten Isolierschicht gebildet.
  • Die 16A und 16B zeigen beispielhafte Ansichten eines der diversen Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 16A ist eine perspektivische Ansicht und 16B ist eine Querschnittansicht, die der Linie Y23-Y23 der 10A und 10B entspricht.
  • Ähnlich wie bei den 7A bis 7C, wird, nachdem die zweite Isolierschicht 246 gebildet wurde, eine erste dielektrische (ILD)-Zwischenschicht 245 gebildet, um die Öffnungen 244 zu füllen und die zweite Opferschicht 240 und die S/D-Strukturen abzudecken. Ein Planarisierungsprozess, wie zum Beispiel ein CMP-Prozess, wird ausgeführt, um überschüssige Materialien von der ILD-Schicht 245 und einen Teil der zweiten Isolierschicht 246 zu entfernen. Durch den Planarisierungsprozess werden die obere Fläche der zweiten Opferschicht 240 (und die Deckisolationsschicht 234) bei einigen Ausführungsformen freigelegt.
  • Die 17A und 17B zeigen beispielhafte Ansichten eines der diversen Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 17A ist eine perspektivische Ansicht und 17B ist eine Querschnittansicht, die der Linie Y23-Y23 der 10A und 10B entspricht.
  • Ähnlich wie bei den 8A bis 8C, wird die zweite Opferschicht 240 entfernt.
  • 18 zeigt eine beispielhafte Ansicht eines der diversen Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Ähnlich wie bei den 8A bis 8C, werden nach dem Entfernen der zweiten Opferschicht 240 die ersten Isolierschichten 220, die auf der Oberseite oder den Seiten der S/D-Strukturen 120 verbleiben, entfernt, wodurch Kontaktöffnungen 248 gebildet werden. Wie in 18 gezeigt, wird jede der Kontaktöffnungen 248 durch die zweite Isolierschicht 246 und die Seitenwand-Abstandshalter 232 definiert.
  • 19 zeigt eine beispielhafte Ansicht eines der diversen Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Ähnlich wie bei den 9A bis 9C, werden, nachdem die Kontaktöffnungen 248 gebildet wurden, werden Silizidschichten 227 auf der freigelegten Oberseite und den Seiten der S/D-Strukturen 220 und 221 gebildet.
  • 20 zeigt eine beispielhafte Ansicht eines der diversen Fertigungsschritte einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Ähnlich wie bei den 9A bis 9C werden Kontakte 250 in den Kontaktöffnungen 248 gebildet, um die Silizidschichten 227, die auf der Oberseite und den Seiten der S/D-Strukturen gebildet sind, zu kontaktieren.
  • Nach dem Bilden der Kontakte 250 werden weitere CMOS-Prozesse ausgeführt, um diverse Merkmale zu bilden, wie zum Beispiel zusätzliche Grenzschicht-Dielektrikumschichten, Kontakte/Durchkontaktierungen, Verbindungmetallschichten und Passivierungsschichten usw.
  • 21A veranschaulicht eine Draufsicht von SRAM-Zellen, nachdem die Kontakte gebildet wurden. Die 21B-21D sind Querschnittansichten, die jeweils den Linien Y21-Y21, Y22-Y22 und Y23-Y23 der 20 und 21A entsprechen. Zu bemerken ist, dass 21A nur Fin-Strukturen 202, Gates 230 und die S/D-Strukturen 220 und 221 zeigt.
  • In 21B hat nur einer der Seitenabschnitte der epitaktischen Schicht der S/D-Strukturen 220 mit dem ersten Leitfähigkeitstyp eine geätzte Oberfläche, während beide Seiten der epitaktischen Schicht mit der S/D-Strukturen 221 mit dem zweiten Leitfähigkeitstyp geätzte Oberflächen haben. Die S/D-Strukturen 220 mit dem ersten Leitfähigkeitstyp haben folglich einen asymmetrischen Querschnitt in Bezug zu der Fin-Struktur 204 entlang der Y-Richtung. Die Distanz D1 zwischen der geätzten Oberfläche und der Fin-Struktur 204 an einer Seite beträgt bei einigen Ausführungsformen etwa 10 % bis etwa 70 % der Distanz D2 zwischen nicht geätzter Oberfläche (am weitesten entfernter Punkt von der Fin-Struktur) und der Fin-Struktur 204 an der anderen Seite. Bei anderen Ausführungsformen beträgt die Distanz D1 etwa 20 % bis etwa 50 % der Distanz D2.
  • Die S/D-Strukturen 221 mit dem zweiten Leitfähigkeitstyp haben einen im Wesentlichen symmetrischen Querschnitt in Bezug auf die Fin-Struktur 204 entlang der Y-Richtung. Durch Prozessvariationen, wie zum Beispiel Überlagerungsfehler bei Fotolithographievorgängen, können die S/D-Strukturen 221 mit dem zweiten Leitfähigkeitstyp jedoch einen leicht asymmetrischen Querschnitt haben. In einem solchen Fall beträgt die Distanz D3 zwischen der geätzten Oberfläche und der Fin-Struktur 204 an einer Seite bei einigen Ausführungsformen etwa 60% bis etwa 140% der Distanz D4 zwischen geätzter Oberfläche und der Fin-Struktur 204 an der anderen Seite. Bei anderen Ausführungsformen beträgt die Distanz D3 etwa 90 % bis etwa 110 % der Distanz D4.
  • In 21C, ähnlich wie bei 21B, hat nur einer der Seitenabschnitte der epitaktischen Schicht der S/D-Strukturen 220 mit dem ersten Leitfähigkeitstyp eine geätzte Oberfläche. Die epitaktischen Schichten der S/D-Strukturen 221 mit dem zweiten Leitfähigkeitstyp werden auf beiden Seiten fusioniert, während die anderen Seiten geätzte Oberflächen haben.
  • In 21D weist dieser Querschnitt S/D-Strukturen 220 mit dem ersten Leitfähigkeitstyp auf, bei welchen nur einer der Seitenabschnitte der epitaktischen Schicht eine geätzte Oberfläche hat, S/D-Strukturen 220 mit dem ersten Leitfähigkeitstyp, die mit benachbarten S/D-Strukturen 220 mit dem zweiten Leitfähigkeitstyp fusioniert sind, wobei die S/D-Strukturen 222 mit dem ersten Leitfähigkeitstyp und die S/D-Strukturen 220 mit dem zweiten Leitfähigkeitstyp eine geätzte Oberfläche haben.
  • Zu bemerken ist, dass, wie in den 21B-21D gezeigt, Leerräume 270, 271 und 272 unter den S/D-Strukturen gebildet sein können.
  • Wie oben dargelegt, können die S/D-Strukturen, die in den 21B-21D gezeigt sind, in einer Halbleitervorrichtung existieren, zum Beispiel in einem SRAM. Die Struktur, die in den 9A bis 9D gezeigt ist, kann in derselben Halbleitervorrichtung enthalten sein. Ferner kann dieselbe Halbleitervorrichtung auch S/D-Strukturen aufweisen, die keine geätzte Oberfläche haben, ähnlich den Strukturen, die in den 10C bis 10E gezeigt sind.
  • Die 22A und 22B veranschaulichen beispielhafte Querschnittansichten einer Halbleitervorrichtung in Übereinstimmung mit anderen Ausführungsformen der vorliegenden Offenbarung.
  • Bei den oben stehenden Ausführungsformen werden eine oder mehr epitaktische Schichten auf dem oberen Abschnitt der Fin-Struktur 104 oder 204 als eine S/D-Struktur 120, 220 oder 221 gebildet. Bei der Ausführungsformen, die in 22A gezeigt ist, sind die eine oder die mehreren epitaktischen Schichten derart gebildet, dass der obere Abschnitt der Fin-Struktur 104 oder 204 hinunter oder unter die obere Fläche der ILD-Schicht 205 vertieft wird, und dann werden eine oder mehr epitaktische Schichten 320 oder 321 auf den vertieften Fin-Strukturen gebildet.
  • In 22B ist die Fin-Struktur 104 oder 204 mit einer gestapelten Schicht aus ersten Halbleiterschichten 301 und zweiten Halbleiterschichten 302 für einen Gate-All-Around-FET ersetzt, bei dem die Kanäle des FET Nanodrähte entweder der ersten Halbleiterschichten oder der zweiten Halbleiterschichten sind, die jeweils mit einer Gate-Dielektrikumschicht und einer Gate-Elektrode umwickelt sind.
  • Die 23 bis 28 veranschaulichen diverse Schritte eines Halbleitervorrichtungsfertigungsprozesses in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung. Man muss verstehen, dass zusätzliche Vorgänge, vor, während und nach den Prozessen, die von den 23 bis 28 gezeigt werden, und einige der Vorgänge die unten beschrieben sind, für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Vorgänge/Prozesse kann gegenseitig austauschbar sein. Material, Konfiguration, Maße und/oder Prozesse die gleich oder ähnlich wie bei den oben stehenden Ausführungsformen sind, die unter Bezugnahme auf die 1A bis 22B beschrieben wurden, können bei den folgenden Ausführungsformen verwendet werden, und ihre ausführliche Erklärung kann weggelassen werden.
  • Nachdem die Struktur, die in den 10A bis 10E gezeigt ist, gebildet wurde, wird ein Maskenmuster 342 auf der ersten Opferschicht 215, wie in 23 gezeigt, gebildet. Das Maskenmuster 342 besteht aus Material, das von der ersten Opferschicht 215 unterschiedlich ist und weist eine oder mehrere Schichten SiO2, SiCN, SiON, Al2O3, SiN, TIN, TaN, TiO2, Si, Ge, SiGe, SiC oder anderer geeigneter Materialien auf. Bei einigen Ausführungsformen werden mehrere Musterungsvorgänge unter Verwenden von zwei oder mehr Maskenschichten verwendet, um die Maskenmuster zu bilden.
  • Durch Verwenden des Maskenmusters 342 als eine Ätzmaske, werden die zweite Opferschicht 215, die erste Isolierschicht 222 und die S/D-Strukturen 220 und 221 anisotrop geätzt, wodurch Öffnungen 344 gebildet werden, die benachbarte S/D-Strukturen trennen, wie in 24 gezeigt, gebildet. Bei einigen Ausführungsformen können mehrere Ätzvorgänge ausgeführt werden. Ein anfänglicher Ätzvorgang ätzt zum Beispiel die erste Opferschicht 215 und stoppt auf der ersten Isolierschicht 222. Der/die darauffolgende/n Ätzvorgang/Ätzvorgänge ätzt/ätzen die Opferschicht 215 und die epitaktischen Schichten der S/D-Strukturen. Die Ätzmasken für das anfängliche Ätzen und das darauffolgende Ätzen können dieselben sein (unter Verwenden derselben Schicht des Maskenmusters oder unterschiedlich (unter Verwenden unterschiedliche Schichten des Maskenmusters).
  • Durch die Ätzvorgänge wird mindestens einer der Seitenabschnitte der S/D-Strukturen 220 und 221 entfernt, so dass die geätzten Seitenflächen der S/D Strukturen 220 und 221 im Wesentlichen zu den Seitenflächen der oberen Fin-Strukturen 204 parallel sind. Das Maskenmuster 342 wird durch Verwenden eines geeigneten Ätzvorgangs und/oder eines Planarisierungsvorgangs, wie zum Beispiel CMP, entfernt.
  • Nachdem das Maskenmuster 342 entfernt wurde, wird eine zweite Isolierschicht 346 über der gemusterten ersten Opferschicht 215 und den gemusterten S/D-Strukturen 220 und 221 gebildet, wie in 25 gezeigt, gebildet.
  • Nachdem die zweite Isolierschicht 346 gebildet wurde, wird eine erste dielektrische (ILD)-Zwischenschicht 345 gebildet, um die Öffnungen 344 zu füllen und die erste Opferschicht 215 und die S/D-Strukturen abzudecken. Ein Planarisierungsprozess, wie zum Beispiel ein CMP-Prozess, wird ausgeführt, um überschüssige Materialien von der ILD-Schicht 345 und einen Teil der zweiten Isolierschicht 346 zu entfernen. Durch den Planarisierungsprozess wird die obere Fläche der ersten Opferschicht 215 bei einigen Ausführungsformen freigelegt, wie in 26 gezeigt, gebildet.
  • Anschließend wird die erste Opferschicht 215 durch Verwenden eines geeigneten Ätzvorgangs entfernt, wodurch Öffnungen 348 gebildet werden, wie in 27 gezeigt, gebildet. Bei einigen Ausführungsformen wird ein Nassätzvorgang verwendet.
  • Nachdem die erste Opferschicht 215 entfernt wurde, werden die ersten Isolierschichten 222, die auf der Oberseite oder den Seiten der S/D-Strukturen verbleiben, entfernt, wodurch die S/D-Strukturen freigelegt werden, werden Silizidschichten 227 auf der freigelegten Oberseite und den Seiten der S/D-Strukturen 220 und 221 gebildet. Anschließend werden Kontakte 250 gebildet, um die Silizidschichten 227, die auf der Oberseite und den Seiten der S/D-Strukturen gebildet sind, zu kontaktieren.
  • Nach dem Bilden der Kontakte 250 werden weitere CMOS-Prozesse ausgeführt, um diverse Merkmale zu bilden, wie zum Beispiel zusätzliche Grenzschicht-Dielektrikumschichten, Kontakte/Durchkontaktierungen, Verbindungmetallschichten und Passivierungsschicht usw.
  • Es ist klar, dass hier nicht alle Vorteile notwendigerweise besprochen wurden, kein besonderer Vorteil ist für alle Ausführungsformen oder Beispiele erforderlich, und andere Ausführungsformen oder Beispiele können unterschiedliche Vorteile bieten.
  • Bei der vorliegenden Offenbarung werden einmal aufgrund einer schmalen Trennung benachbarter Fin-Strukturen fusionierte epitaktische Schichten der Source/Drain-Struktur durch die letzten Musterungsvorgänge getrennt, und daher ist es möglich, die Vorrichtungsfläche zu verringern, ohne ein Kurzschlussproblem zwischen benachbarten FinFETs verursachen. Zusätzlich, da ein Material, das eine höhere Ätzselektivität hat (zum Beispiel Si) als die zweite Opferschicht bei dem Trennmustern verwendet wird, ist es möglich, die Größe der S/D-Strukturen nach dem Ätzen zu steuern.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Offenbarung, bei einem Verfahren des Bildens einer Halbleitervorrichtung, die einen Fin-Field-Effect-Transistor (FinFET) aufweist, wird eine Opferschicht über einer Source/Drain-Struktur einer FinFET-Struktur und einer Isolations-Isolierschicht gebildet. Ein Maskenmuster wird über der Opferschicht gebildet. Die Opferschicht und die Source/Drain-Struktur werden durch Verwenden des Maskenmusters als eine Ätzmaske gemustert, wodurch Öffnungen benachbart zu der gemusterten Opferschicht und der Source/Drain-Struktur gebildet werden. Eine Dielektrikumschicht wird in den Öffnungen gebildet. Nachdem die Dielektrikumschicht gebildet wurde, wird die gemusterte Opferschicht entfernt, um eine Kontaktöffnung über der gemusterten Source/Drain-Struktur zu bilden. In den Kontaktöffnungen wird eine leitfähige Schicht gebildet.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung, bei einem Verfahren des Bildens einer Halbleitervorrichtung, die Fin-Field-Effect-Transistoren (FinFETs) aufweist, wird eine Opferschicht über einer ersten Source/Drain-Struktur einer ersten FinFET-Struktur, einer zweiten Source/Drain-Struktur einer zweiten FinFET-Struktur und einer Isolations-Isolierschicht gebildet. Die erste Source/Drain-Struktur und die zweite Source/Drain-Struktur werden fusioniert.
  • Ein Maskenmuster wird über der Opferschicht gebildet. Die Opferschicht und die erste und zweite Source/Drain-Struktur werden durch Verwenden des Maskenmusters als eine Ätzmaske gemustert, wodurch die erste und die zweite Source/Drain-Struktur getrennt und Öffnungen benachbart zu der gemusterten Opferschicht und der gemusterten ersten und zweiten Source/Drain-Struktur gebildet werden. Eine Dielektrikumschicht wird in den Öffnungen gebildet. Nachdem die Dielektrikumschicht gebildet wurde, wird die gemusterte Opferschicht entfernt, um Kontaktöffnungen jeweils über der ersten und zweiten gemusterten Source/Drain-Struktur zu bilden. In den Kontaktöffnungen werden leitfähige Schichten gebildet.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung, weist eine Halbleitervorrichtung, die Fin-Field-Effect-Transistoren (FinFETs) aufweist, einen ersten FinFET auf, der eine erste Fin-Struktur aufweist, die sich in eine erste Richtung erstreckt, und eine erste Source/Drain-Struktur, einen zweiten FinFET, der benachbart zu dem ersten FinFET angeordnet ist und eine zweite Fin-Struktur aufweist, die sich in die erste Richtung erstreckt, und eine zweite Source/Drain-Struktur, und eine Dielektrikumschicht, die die erste Source/Drain-Struktur und die zweite Source/Drain-Struktur trennt. Die erste Source/Drain-Struktur ist in Bezug zu der ersten Fin-Struktur in einem Querschnitt entlang einer zweiten Richtung, die die erste Richtung kreuzt, asymmetrisch.
  • Oben Stehendes umreißt Elemente mehrerer Ausführungsformen oder Beispiele derart, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser versteht. Der Fachmann sollte zu schätzen wissen, dass er die vorliegende Offenbarung leicht als eine Grundlage zum Konzipieren oder Ändern anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Verwirklichen derselben Vorteile der Ausführungsformen, die hier eingeführt werden, verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Sinn und Geltungsbereich der vorliegenden Offenbarung abweichen, und dass er diverse Änderungen, Ersetzungen und Abänderungen hier ohne Abweichen vom Sinn und Geltungsbereich der vorliegenden Offenbarung ausführen kann.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/427432 [0001]

Claims (20)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, die einen Fin-Field-Effect-Transistor (FinFET) aufweist, wobei das Verfahren Folgendes umfasst: Bilden einer Opferschicht über einer Source/Drain-Struktur einer FinFET-Struktur und einer Isolations-Isolierschicht, Bilden eines Maskenmusters über der Opferschicht, Mustern der Opferschicht und der Source/Drain-Struktur durch Verwenden des Maskenmusters als eine Ätzmaske, wodurch Öffnungen benachbart zu der gemusterten Opferschicht und der Source/Drain-Struktur gebildet werden, Bilden einer Dielektrikumschicht in den Öffnungen, nachdem die Dielektrikumschicht gebildet wurde, Entfernen der gemusterten Opferschicht, um eine Kontaktöffnung über der gemusterten Source/Drain-Struktur zu bilden, und Bilden einer leitenden Schicht in den Öffnungen.
  2. Verfahren nach Anspruch 1, wobei vor dem Bilden der Opferschicht eine erste Isolierschicht über der Source/Drain-Struktur und der Isolations-Isolierschicht gebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Opferschicht aus einem oder mehr der elementaren oder Verbundmaterialien der Gruppe IV hergestellt ist.
  4. Verfahren nach Anspruch 1 oder 2, wobei die Opferschicht aus einem oder mehr auf Silikon oder Aluminium basierendem dielektrischem Material hergestellt ist.
  5. Verfahren nach Anspruch 1 oder einem der vorhergehenden Ansprüche, das ferner nach dem Mustern der Opferschicht und der Source/Drain-Struktur und vor dem Bilden der Dielektrikumschicht Folgendes umfasst: Bilden einer zweiten Isolierschicht über der gemusterten Opferschicht und der Source/Drain-Struktur.
  6. Verfahren nach Anspruch 5, das ferner nach dem Mustern der Opferschicht und der Source/Drain-Struktur und vor dem Bilden der zweiten Isolierschicht: das Bilden einer Silizidschicht über der gemusterten Source/Drain-Struktur umfasst.
  7. Verfahren nach Anspruch 6 oder 5, wobei die Opferschicht aus einem anderen Material besteht als die Isolations-Isolierschicht, die erste Isolierschicht und die zweite Isolierschicht.
  8. Verfahren nach Anspruch 1 oder einem der vorhergehenden Ansprüche, wobei: die Source/Drain-Struktur eine Fin-Struktur und eine oder mehrere epitaktische Schichten aufweist, die auf beiden einander entgegengesetzten Seitenflächen und einer Oberseite der Fin-Struktur gebildet sind, und die Source/Drain-Struktur derart gemustert ist, dass die eine oder mehreren epitaktischen Schichten, die auf mindestens einer der Seitenflächen gebildet sind, teilweise geätzt sind.
  9. Verfahren nach Anspruch 8, wobei die Source/Drain-Struktur derart gemustert ist, dass die eine oder mehreren epitaktischen Schichten, die auf beiden Seitenflächen gebildet sind, teilweise geätzt sind.
  10. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 7, wobei: die Source/Drain-Struktur eine Fin-Struktur aufweist, die in die Isolations-Isolierschicht eingebettet ist, und eine oder mehrere epitaktische Schichten, die auf einer Oberseite der Fin-Struktur gebildet sind, und die Source/Drain-Struktur derart gemustert ist, dass die eine oder mehreren epitaktischen Schichten teilweise gemustert sind.
  11. Verfahren zum Bilden einer Halbleitervorrichtung, die Fin-Field-Effect-Transistoren (FinFETs) aufweist, wobei das Verfahren Folgendes umfasst: Bilden einer Opferschicht über einer ersten Source/Drain-Struktur einer ersten FinFET Struktur, einer zweiten Source/Drain-Struktur einer zweiten FinFET-Struktur und einer Isolations-Isolierschicht, wobei die erste Source/Drain-Struktur und die zweite Source/Drain-Struktur fusioniert sind, Bilden eines Maskenmusters über der Opferschicht, Mustern der Opferschicht und der ersten und zweiten Source/Drain-Struktur durch Verwenden des Maskenmusters als eine Ätzmaske, wodurch die erste und die zweite Source/Drain-Struktur getrennt und Öffnungen benachbart zu der gemusterten Opferschicht und der gemusterten ersten und zweiten Source/Drain-Struktur gebildet werden, Bilden einer Dielektrikumschicht in den Öffnungen, nachdem die Dielektrikumschicht gebildet wurde, Entfernen der gemusterten Opferschicht, um Kontaktöffnungen jeweils über der ersten und zweiten gemusterten Source/Drain-Struktur zu bilden, und Bilden von leitfähigen Schichten in den Kontaktöffnungen.
  12. Verfahren nach Anspruch 11, wobei die erste Source/Drain-Struktur einen selben Leitfähigkeitstyp hat wie die zweite Source/Drain-Struktur.
  13. Verfahren nach Anspruch 11, wobei die erste Source/Drain-Struktur einen unterschiedlichen Leitfähigkeitstyp hat als die zweite Source/Drain-Struktur.
  14. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 13, wobei bevor die Opferschicht gebildet wird, eine erste Isolierschicht über der fusionierten ersten und zweiten Source/Drain-Struktur und der Isolations-Isolierschicht gebildet wird.
  15. Verfahren nach einem oder mehr der vorhergehenden Ansprüche 11 bis 14, wobei die Opferschicht aus Si und/oder SiGe und/oder Ge besteht.
  16. Verfahren nach einem oder mehr der vorhergehenden Ansprüche 11 bis 14, wobei die Opferschicht aus SiOC und/oder SiC und/oder SiON und/oder SiCN und/oder SiOCN und/oder SiN und/oder SiO2 besteht.
  17. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 16, das nach dem Mustern der Opferschicht und der ersten und zweiten Source/Drain-Struktur und vor dem Bilden der Dielektrikumschicht Folgendes umfasst: Bilden einer zweiten Isolierschicht über der gemusterten Opferschicht und der ersten und zweiten Source/Drain-Struktur.
  18. Verfahren nach Anspruch 17, wobei die Opferschicht aus einem anderen Material als die Isolations-Isolierschicht, die erste Isolierschicht und die zweite Isolierschicht besteht.
  19. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 18, wobei: die erste Source/Drain-Struktur eine erste epitaktische Schicht aufweist, und die zweite Source/Drain-Struktur eine zweite epitaktische Schicht aufweist, die erste epitaktische Schicht mit der zweiten epitaktischen Schicht fusioniert ist, und die erste und die zweite Source/Drain-Struktur derart gemustert werden, dass die erste und zweite fusionierte epitaktische Schicht getrennt werden.
  20. Halbleitervorrichtung, die Fin-Field-Effect-Transistoren (FinFETs) aufweist, die Folgendes umfasst: einen ersten FinFET, der eine erste Fin-Struktur aufweist, die sich in eine erste Richtung erstreckt, und eine erste Source/Drain-Struktur, einen zweiten FinFET, der benachbart zu dem ersten FinFET angeordnet ist und eine zweite Fin-Struktur aufweist, die sich in die erste Richtung erstreckt, und eine zweite Source/Drain-Struktur, und eine Dielektrikumschicht, die die erste Source/Drain-Struktur und die zweite Source/Drain-Struktur trennt, wobei: die erste Source/Drain-Struktur in Bezug zu der ersten Fin-Struktur in einem Querschnitt entlang einer zweiten Richtung, die die erste Richtung kreuzt, asymmetrisch ist.
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