CN113782531A - 包括鳍式场效应晶体管的半导体器件 - Google Patents

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Abstract

本申请的实施例涉及包括FinFET的半导体器件，包括：第一FinFET，包括沿第一方向延伸的第一鳍结构和第一源/漏外延结构；第二FinFET，包括沿第一方向延伸的第二鳍结构和第二源/漏外延结构；第一介电层，分隔第一和第二源/漏外延结构；以及第一源/漏接触件，接触第一源/漏外延结构，其中：第一FinFET仅包括一个鳍结构，第一源/漏外延结构在沿着与第一方向垂直的第二方向的截面中相对于第一鳍结构是不对称的，第一源/漏接触件接触第一源/漏外延结构的顶面和一个侧面并且接触隔离绝缘层，以及第二介电层与第一源/漏外延结构的另一侧面接触。

Description

包括鳍式场效应晶体管的半导体器件
分案申请
本申请是2017年06月01日提交的标题为“包括鳍式场效应晶体管的 半导体器件及其形成方法”、专利申请号为201710403081.3的分案申请。
技术领域
本申请的实施例总体涉及半导体领域，更具体地，涉及包括鳍式场效 应晶体管(FinFET)的半导体器件。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的 过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸 如鳍式场效应晶体管(FinFET)的三维设计的发展以及具有高k(介电常 数)材料的金属栅极结构的使用。通常通过使用栅极置换技术制造金属栅 极结构，并且通过使用外延生长方法形成源极和漏极。
发明内容
本申请的实施例提供了一种形成包括鳍式场效应晶体管(FinFET)的 半导体器件的方法，所述方法包括：在鳍式场效应晶体管结构的源极/漏极 结构和隔离绝缘层上方形成牺牲层；在所述牺牲层上方形成掩模图案；通 过使用所述掩模图案作为蚀刻掩模图案化所述牺牲层和所述源极/漏极结 构，从而形成邻近于图案化的牺牲层和图案化的源极/漏极结构的开口；在 所述开口中形成介电层；在形成所述介电层之后，去除所述图案化的牺牲 层以在所述图案化的源极/漏极结构上方形成接触开口；以及在所述接触开 口中形成导电层。
本申请的另一实施例提供了一种形成包括鳍式场效应晶体管(FinFET) 的半导体器件的方法，所述方法包括：在第一鳍式场效应晶体管结构的第 一源极/漏极结构、第二鳍式场效应晶体管结构的第二源极/漏极结构以及隔 离绝缘层上方形成牺牲层，所述第一源极/漏极结构和所述第二源极/漏极结 构合并；在所述牺牲层上方形成掩模图案；通过使用所述掩模图案作为蚀 刻掩模图案化所述牺牲层以及所述第一源极/漏极结构和所述第二源极/漏 极结构，从而分隔开所述第一源极/漏极结构和所述第二源极/漏极结构，并 且形成邻近于图案化的牺牲层以及图案化的第一源极/漏极结构和图案化 的第二源极/漏极结构的开口；在所述开口中形成介电层；在形成所述介电 层之后，去除所述图案化的牺牲层以分别在所述图案化的第一源极/漏极结 构和所述图案化的第二源极/漏极结构上方形成接触开口；以及在所述接触 开口中形成导电层。
本申请的又一实施例提供了一种包括鳍式场效应晶体管(FinFET)的 半导体器件，包括：第一鳍式场效应晶体管，包括在第一方向上延伸的第 一鳍结构和第一源极/漏极结构；第二鳍式场效应晶体管，设置为邻近于所 述第一鳍式场效应晶体管并且包括在所述第一方向上延伸的第二鳍结构和 第二源极/漏极结构；以及介电层，将所述第一源极/漏极结构和所述第二源 极/漏极结构分隔开，其中：所述第一源极/漏极结构在沿着与所述第一方向 相交的第二方向的截面中相对于所述第一鳍结构是不对称的。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本申请的各个方 面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上， 为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1C示出了根据本申请的一些实施例的半导体器件制造工艺 的各个阶段的一个。
图2A至图2C示出了根据本申请的一些实施例的半导体器件制造工艺 的各个阶段的一个。
图3A至图3C示出了根据本申请的一些实施例的半导体器件制造工艺 的各个阶段的一个。
图4A至图4C示出了根据本申请的一些实施例的半导体器件制造工艺 的各个阶段的一个。
图5A至图5C示出了根据本申请的一些实施例的半导体器件制造工艺 的各个阶段的一个。
图6A至图6C示出了根据本申请的一些实施例的半导体器件制造工艺 的各个阶段的一个。
图7A至图7C示出了根据本申请的一些实施例的半导体器件制造工艺 的各个阶段的一个。
图8A至图8C示出了根据本申请的一些实施例的半导体器件制造工艺 的各个阶段的一个。
图9A至图9C示出了根据本申请的一些实施例的半导体器件制造工艺 的各个阶段的一个。
图10A至图10E示出了根据本申请的一个或多个实施例的半导体器件 制造工艺的各个阶段的一个。
图11A和图11B示出了根据本申请的一个或多个实施例的半导体器件 制造工艺的各个阶段的一个。
图12A和图12B示出了根据本申请的一个或多个实施例的半导体器件 制造工艺的各个阶段的一个。
图13示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
图14示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
图15A和图15B示出了根据本申请的一个或多个实施例的半导体器件 制造工艺的各个阶段的一个。
图16A和图16B示出了根据本申请的一个或多个实施例的半导体器件 制造工艺的各个阶段的一个。
图17A和图17B示出了根据本申请的一个或多个实施例的半导体器件 制造工艺的各个阶段的一个。
图18示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
图19示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
图20示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
图21A至图21D示出了根据本申请的一个或多个实施例的半导体器件 制造工艺的各个阶段的一个。
图22A和图22B示出了根据本申请的一些实施例的半导体器件的示例 性截面图。
图23示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
图24示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
图25示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
图26示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
图27示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
图28示出了根据本申请的一个或多个实施例的半导体器件制造工艺 的各个阶段的一个。
具体实施方式
应该明白，以下公开内容提供了许多用于实现本申请的不同特征的不 同实施例或实例。下面描述了组件和布置的具体实例以简化本申请。当然， 这些仅仅是实例，而不旨在限制本申请。例如，元件的尺寸不限于公开的 范围或值，但是可能依赖于工艺条件和/或器件所需的性能。此外，以下描 述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件 直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以 形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。 为了简单和清除的目的，可以以不同比例任意地绘制各个部件。在附图中， 为了简化，可以省略一些层/部件。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下 部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或 部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外， 空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他 方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可 以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括” 或“由…组成”。此外，在以下制造工艺中，在描述的操作中/之间可以存 在一种或多种额外的操作，并且操作的顺序可以改变。
公开的实施例涉及形成用于鳍式场效应晶体管(FinFET)的源极/漏极 (S/D)结构的方法，包括隔离或分隔开S/D结构的方法。诸如此处公开的 那些实施例通常不仅适用于FinFET，而且还适用于双栅极、环绕栅极、欧 米茄-栅极或全环栅晶体管、2-维FET和/或纳米线晶体管，或具有源极/漏 极外延生长层的任何合适的器件。
图1A至图9C示出了根据本申请的一些实施例的半导体器件制造工艺 中的各个工艺。贯穿各个视图和示出的实施例，相同的参考标号用于指示 相同的元件。在图1A至图9C中，“A”图(例如，图1A、图2A等)示 出了立体图，“B”图(例如，图1B、图2B等)示出了沿着对应于“A” 图中示出的线Y1-Y1的Y方向的截面图，并且“C”图(例如，图1C、图 2C等)示出了沿着对应于“A”图中示出的线X1-X1的X方向的截面图。 应该明白，可以在图1A至图9C所示的工艺之前、期间和之后提供额外的 操作，并且对于方法的额外的实施例，可以替换或消除以下描述的一些操 作。操作/工艺的顺序可以互换。
首先参照图1A至图1C，图1A至图1C示出了在实施形成FinFET结 构的各个制造操作之后的结构。如图1A至图1C所示，源极/漏极结构120 和金属栅极130与栅极介电层131一起形成在衬底101上方。可以通过以 下制造操作形成这种结构。
在图1A至图1C中，示出了具有一个或多个鳍结构的衬底101，其中， 示出了一个鳍结构102。应该明白，示出的一个鳍结构用于说明的目的， 但是其它实施例可以包括任何数量的鳍结构。在一些实施例中，一些或多 个伪鳍结构形成为邻近于有源FinFET的鳍结构。鳍结构102在X方向上 延伸并且在Z方向上突出于衬底，而栅极130在Y方向上延伸。
衬底101可以包括依赖于设计需求(例如，p-型衬底或n-型衬底)的 各个掺杂区域。在一些实施例中，掺杂区域可以掺杂有p-型或n-型掺杂剂。 例如，掺杂区域可以掺杂有p-型掺杂剂，诸如硼或BF2；n-型掺杂剂，诸如 磷或砷；和/或它们的组合。掺杂区域可以配置为用于n-型FinFET或可选 地配置为用于p-型FinFET。
在一些实施例中，衬底101可以由合适的元素半导体，诸如硅、金刚 石或锗；合适的合金或化合物半导体，诸如IV族化合物半导体(硅锗(SiGe)、 碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化 合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、 磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化镓铟(GaInP)) 等制成。此外，衬底101可以包括外延层(epi层)，该外延层可以是应变 的以用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。
例如，可以使用图案化工艺形成沟槽来形成鳍结构102，从而使得鳍 结构102形成在邻近的鳍结构之间。如以下更详细的讨论，鳍结构102将 用于形成FinFET。
诸如浅沟槽隔离(STI)105的隔离区域设置在衬底101上方的沟槽中。 在一些实施例中，在形成隔离绝缘层105之前，在衬底101上方以及鳍结 构102的底部103的侧壁上方形成一个或多个衬垫层。在一些实施例中， 衬垫层包括在衬底101上和鳍结构102的底部103的侧壁上形成的第一鳍 衬垫层106以及在第一鳍衬底层106上形成的第二鳍衬垫层108。在一些 实施例中，每个衬垫层均具有介于约1nm和约20nm之间的厚度。
在一些实施例中，第一鳍衬垫层106包括氧化硅并且具有介于约0.5nm 和约5nm之间的厚度，以及第二鳍衬垫层108包括氮化硅并且具有介于约 0.5nm和约5nm之间的厚度。可以通过诸如物理汽相沉积(PVD)、化学 汽相沉积(CVD)或原子层沉积(ALD)的一种或多种工艺沉积衬垫层， 但是可以利用任何可接受的工艺。
隔离绝缘层105可以由合适的介电材料制成，诸如氧化硅、氮化硅、 氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧 化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚 酰亚胺)、这些的组合等。在一些实施例中，通过诸如CVD、可流动CVD (FCVD)或旋涂玻璃工艺的工艺形成隔离绝缘层105，但是可以利用任何 可接受的工艺。随后，例如，使用蚀刻工艺、化学机械抛光(CMP)等去 除在鳍结构102的顶面上方延伸的隔离绝缘层105的部分以及位于鳍结构 102的顶面上方的衬垫层的部分。
在一些实施例中，使隔离绝缘层105和衬垫层凹进以暴露如图1A至图 1C示出的鳍结构102的上部104。在一些实施例中，使用单蚀刻工艺或多 蚀刻工艺使隔离绝缘层105和衬垫层凹进。在一些实施例中，其中，隔离 绝缘层105由氧化硅制成，例如，蚀刻工艺可以是干蚀刻、化学蚀刻或湿 清洗工艺。例如，化学蚀刻可以采用诸如稀释的氢氟(dHF)酸的含氟化 学物。在一些实施例中，在鳍形成工艺之后，鳍高度Hfin为约30nm或更 高，诸如约50nm或更高。在一个实施例中，鳍高度介于约40nm和约80 nm之间。应该明白，鳍高度可以通过随后的工艺修改。可以使用其它材料、 工艺和尺寸。
在形成鳍结构102之后，在暴露的鳍结构102上方形成包括伪栅极介 电层和伪栅电极的伪栅极结构。伪栅极介电层和伪栅电极随后将用于限定 并且形成源极/漏极区域。在一些实施例中，通过沉积和图案化在暴露的鳍 结构102上方形成的伪介电层和伪介电层上方的伪电极层来形成伪栅极介 电层和伪栅电极。可以通过热氧化、CVD、溅射或本领域中已知的和使用 的用于形成伪介电层的任何其它方法来形成伪介电层。在一些实施例中，伪介电层可以由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、 SiCN、SiON和SiN、低k电介质(诸如碳掺杂的氧化物)、极低k电介质 (诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)等或它们的组 合。在一些实施例中，使用SiO2。
随后，在伪介电层上方形成伪电极层。在一些实施例中，伪电极层是 导电材料并且可以选自包括非晶硅、多晶硅、非晶锗、多晶锗、非晶硅-锗、 多晶硅-锗、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过 PVD、CVD、溅射沉积或本领域中已知的和使用的用于沉积导电材料的其 它技术来沉积伪电极层。可以使用导电和非导电的其它材料。在一个实施 例中，使用多晶硅。
可以在伪电极层上方形成掩模图案以有助于图案化。该掩模图案可以 由SiO2、SiCN、SiON、Al2O3、SiN或其它合适的材料的一层或多层制成。 通过使用掩模图案作为蚀刻掩模，将伪电极层图案化成伪栅电极。在一些 实施例中，也图案化伪介电层以限定伪栅极介电层。
随后，沿着伪栅极结构的侧壁形成侧壁间隔件132。可以通过沉积和 各向异性蚀刻沉积在伪栅极结构、鳍结构102和隔离绝缘层105上方的绝 缘层来形成侧壁间隔件132。在一些实施例中，侧壁间隔件132由氮化硅 形成，并且可以具有单层结构。在可选实施例中，侧壁间隔件132可以具 有包括多个层的复合结构。例如，侧壁间隔件132可以包括氧化硅层和氧 化硅层上方的氮化硅层。也可以使用诸如SiO2、SiCN、SiON、SiN、SiOCN、 其它低k材料或它们的组合的其它材料。在一些实施例中，侧壁间隔件132 的厚度在从约5nm至约40nm的范围内。
在形成伪栅极结构和侧壁间隔件之后，沿着伪栅极结构的相对侧在鳍 结构102的暴露的部分104上形成源极/漏极(S/D)结构120。可以在暴露 的鳍结构104的侧面和顶面上外延形成S/D结构120。在一些实施例中， 可以使鳍结构104凹进并且在凹进的鳍的暴露的部分上外延形成S/D结构。 在源极/漏极区域中外延生长材料的使用允许源极/漏极区域对FinFET的沟 道施加应力。
用于n-型FinFET和p-型FinFET的S/D结构120的材料可以不同，从 而使得用于n-型FinFET的一种类型的材料对沟道区域施加拉伸应力，并且 用于p-型FinFET的另一种类型的材料施加压缩应力。例如，SiP或SiC可 以用于形成n-型FinFET，并且SiGe或Ge可以用于形成p-型FinFET。可 以使用其它材料。在一些实施例中，S/D结构120包括具有不同组分和/或 不同掺杂剂浓度的两个或更多外延层。
在对n-型器件和p-型器件使用不同材料的一些实施例中，掩蔽一种结 构(例如，n-型鳍结构)的同时对另一种结构(例如，p-型鳍结构)形成外 延材料，并且对另一个重复该工艺。S/D结构120可以通过注入工艺掺杂 以注入适当的掺杂剂，或者当生长材料时通过原位掺杂来掺杂。例如，对 于p-沟道FET，其沟道可以是Si或Si1-xGex，掺杂的外延膜可以是硼掺杂 的Si1-yGey，其中，y等于或大于x以向沟道引入纵向压缩应变以增强空穴 迁移率。对于n-沟道FET，其沟道可以是Si，例如，掺杂的外延膜可以是 磷掺杂的硅(Si:P)或磷掺杂的硅-碳(Si1-zCz:P)。在沟道是诸如InmGa1-mAs 的化合物半导体的情况下，例如，掺杂的外延膜可以是InmGa1-mAs，其中， n小于或等于m。
如图1A和1B所示，S/D结构120在Y方向上延伸的宽度宽于鳍结构 104。在一些实施例中，S/D结构120在Y方向上的截面基本为六边形，并 且在其它实施例中，S/D结构120的截面为菱形、柱形或条形。在一些实 施例中，S/D结构在Y方向上的宽度WSD在从约25nm至约100nm的范 围内。
在形成S/D结构120之后，用作衬垫层的第一绝缘层122沉积为覆盖 S/D结构120并且位于伪栅极结构的侧壁间隔件132上。第一绝缘层122 用作随后形成的介电材料的图案化期间的蚀刻停止。在一些实施例中，第 一绝缘层122包括SiO2、SiCN、SiON、SiN和其它合适的介电材料。在一 个实施例中，使用SiN。第一绝缘层122可以由包括上述材料的组合的多 个层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积第一 绝缘层122，但是可以利用任何可接受的工艺。可以使用其它材料和/或工 艺。在一些实施例中，第一绝缘层122具有介于约0.5nm和约5nm之间 的厚度。在其它实施例中，可以使用其它厚度。
在形成第一绝缘层122之后，在第一绝缘层122上方形成第一牺牲层 115。在一些实施例中，第一牺牲层包括介电材料的一层或多层，诸如SiO2、 SiCN、SiON、SiOC、SiOH、SiN或其它合适的介电材料。在一些实施例 中，通过诸如CVD、PVD、ALD、FCVD或旋涂玻璃工艺的膜形成工艺形 成第一牺牲层115，但是可以利用任何可接受的工艺。随后，例如，使用 蚀刻工艺、CMP等去除第一绝缘层122的部分以暴露伪栅电极的上表面。
随后，去除伪栅电极和伪栅极介电层。去除工艺可以包括一种或多种 蚀刻工艺。例如，在一些实施例中，去除工艺包括使用干蚀刻或湿蚀刻的 选择性蚀刻。当使用干蚀刻时，工艺气体可以包括CF4、CHF3、NF3、SF6、 Br2、HBr、Cl2或它们的组合。可以任选地使用诸如N2、O2或Ar的稀释气 体。当使用湿蚀刻时，蚀刻溶液(蚀刻剂)可以包括NH4OH:H2O2:H2O(APM)、 NH2OH、KOH、HNO3:NH4F:H2O等。可以使用湿蚀刻工艺(诸如，可以使 用稀释的HF酸)去除伪栅极介电层。可以使用其它工艺和材料。
在去除伪栅结构之后，在鳍结构104的沟道区域上方形成栅极介电层 131。在一些实施例中，栅极介电层131包括一个或多个高k介电层(例如， 具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括Hf、 Al、Zr的金属氧化物或硅酸盐、它们的组合的一层或多层以及它们的多层。 其它合适的材料包括金属氧化物、金属合金氧化物和它们的组合形式的La、 Mg、Ba、Ti、Pb、Zr。示例性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、 HfSiON、YGexOy、YSixOy和LaAlO3等。栅极介电层131的形成方法包括 分子束沉积(MBD)、ALD、PVD等。在一些实施例中，栅极介电层131 具有约0.5nm至约5nm的厚度。在一些实施例中，也在侧壁间隔件132 的侧上形成栅极介电层131。
在一些实施例中，可以在形成栅极介电层131之前，在沟道区域104 上方形成界面层(未示出)，并且在界面层上方形成栅极介电层131。界 面层有助于缓冲随后形成的高k介电层与下面的半导体材料。在一些实施 例中，界面层是通过化学反应形成的化学氧化硅。例如，可以使用去离子 水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其它方法形成化学氧 化硅。对于界面层的其它实施例，可以利用不同的材料或工艺。在实施例 中，界面层具有约0.2nm至约1nm的厚度。
在形成栅极介电层131之后，在栅极介电层131上方形成栅电极130。 栅电极130可以是选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组的金属。在一些实施 例中，栅电极130包括选自TiN、WN、TaN和Ru的组的金属。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或可以使 用WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中， 栅电极130具有约5nm至约100nm范围内的厚度。可以使用诸如ALD、 CVD、PVD、镀或它们的组合的合适的工艺形成栅电极130。可以实施诸 如CMP的平坦化工艺以去除过量的材料。
在本申请的某些实施例中，栅电极130包括设置在栅极介电层131上 的一个或多个功函调整层(未示出)。功函调整层由导电材料制成，诸如 TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC 的单层或两种或更多这些材料的多层。对于n-沟道FinFET，TaN、TaAlC、 TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，而对于p-沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co 的一种或多种用作功函数调整层。
之后，使栅电极130、栅极介电层131和功函调整层凹进，并且在凹 进的栅电极130上形成栅极盖层134。在一些实施例中，当栅电极130主 要由W制成时，例如，可以在24℃至150℃的温度范围内并且在低于1托 的压力下使用干蚀刻工艺(使用Cl2/O2/BCl3)使栅电极凹进。
在使栅电极130凹进之后，在凹槽中形成栅极盖层134以在随后的工 艺期间保护栅电极130。在一些实施例中，栅极盖层134包括SiO2、SiCN、 SiON、SiN、Al2O3、La2O3、SiN、它们的组合等，但是可以使用其它合适 的介电膜。例如，可以使用CVD、PVD、旋涂等形成栅极盖层134。可以 使用其它合适的工艺步骤。可以实施诸如CMP的平坦化工艺以去除过量的材料。
图2A至图2C示出了根据本申请的一些实施例的用于制造FinFET器 件的各个阶段的一个的示例性视图。
如图2A至图2C所示，从S/D结构120的两侧区域至少部分地去除第 一牺牲层115，以形成开口116。在一些实施例中，去除所有的第一牺牲层 115。可以通过合适的蚀刻操作(诸如干蚀刻和/或湿蚀刻)去除第一牺牲 层115。该蚀刻操作基本停止在第一绝缘层122处。在一些实施例中，第 一绝缘层122具有介于约0.5nm至约10nm之间的厚度。
图3A至图3C示出了根据一些实施例的用于制造FinFET器件的各个 阶段的一个的示例性视图。
在形成开口116之后，在开口116中形成第二牺牲层140。第二牺牲 层140由相对于第一绝缘层122和/或隔离绝缘层105的材料具有更高(例 如，5或更多)的蚀刻选择性的材料制成。在一些实施例中，第二牺牲层 140由IV族材料的一层或多层制成，诸如可以是晶体的、多晶的或非晶的 并且可以是掺杂的或未掺杂的Si、SiGe、SiC、Ge、SiGeC和GeSn。在其它实施例中，第二牺牲层140由SiOC、SiC、SiON、SiCN、SiOCN、SiN 和/或SiO2的一个或多个硅基介电层制成。可以使用诸如氧化铝、铝氧碳化 物和铝氧氮化物的铝基介电材料。也可以使用SOC(自旋-碳)。在某些实 施例中，第二牺牲层140由包括但是不限于GaAs、GaN、InGaAs、InAs、 InP、InSb、InAsSb、AlN和/或AlGaN的III-V族化合物半导体的一层或多 层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积第二牺 牲层140，但是可以利用任何可接受的工艺。可以使用其它材料和/或工艺。 在一个实施例中，Si用作第二牺牲层。
可以实施诸如回蚀刻工艺或CMP的平坦化操作以平坦化第二牺牲层 140的上表面。通过平坦化操作，暴露了栅极盖层134的上表面。在一些 实施例中，在平坦化操作之后，从隔离绝缘层105上的第一绝缘层122的 表面测量的第二牺牲层的高度Hsacr在从约100nm至约350nm的范围内。
图4A至图4C示出了根据本申请的一些实施例的用于制造FinFET器 件的各个阶段的一个的示例性视图。
在形成第二牺牲层140之后，在第二牺牲层140上方形成掩模图案142。 可以通过使用光蚀刻操作图案化合适的掩模材料层形成掩模图案142。掩 模图案142在X方向上延伸并且具有Y方向上的宽度Whm，在一些实施例 中，宽度Whm在从约5nm至约100nm的范围内，并且在其它实施例中， 在从约10nm至约40nm的范围内。宽度Whm可以是依赖于半导体器件的设计规则和/或类型的其它值。
掩模图案142由介电材料的一层或多层制成，诸如SiO2、SiN和/或SiON 和/或TiN。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积用于 掩模图案142的材料，但是可以利用任何可接受的工艺。可以使用其它材 料和/或工艺。
通过使用掩模图案142作为蚀刻掩模，各向异性蚀刻第二牺牲层140、 第一绝缘层122和S/D结构120，从而形成邻近于图案化的第二牺牲层140 和S/D结构120的开口144。该蚀刻操作可以包括使用不同等离子体气体 的多个蚀刻工艺。
当Si基材料(例如，多晶硅或非晶硅)用作第二牺牲层140时，可以 通过使用例如包括HBr的气体或包括Cl2和SF6的气体的等离子体干蚀刻 来实施蚀刻。当SOC(旋涂碳)用作第二牺牲层140时，可以通过使用例 如包括N2和H2的气体或包括SO2和O2的气体的等离子体干蚀刻来实施蚀 刻。当通过FCVD形成的Si氧化物基材料用作第二牺牲层140时，可以通 过使用例如包括碳氟化合物和/或氟的气体的等离子体干蚀刻来实施蚀刻。 当Ge基材料(例如，Ge或SiGe)用作第二牺牲层140时，可以通过使用 例如包括碳氟化合物的气体或包括卤素的气体的等离子体干蚀刻来实施蚀 刻。在蚀刻期间，可以在约20℃至约200℃之间的温度下加热衬底。
通过这种蚀刻操作，至少去除了S/D结构120的侧部，从而使得S/D 结构120的蚀刻的侧面基本平行于上鳍结构104的侧面。在一些实施例中， S/D结构120的一个侧部的蚀刻量(基本等于图1B所示的WSD和图4B所 示的Whm之间的差的一半)在从约5nm至约40nm的范围内。在一些实施 例中，在S/D结构120的图案化(蚀刻)之后，当蚀刻两个侧部时，图案 化的S/D结构120在Y方向上的宽度在从约10nm至约40nm的范围内。
在图4A和图4B中，蚀刻了S/D结构120的两个侧部并且在其它实施 例中，通过使用具有不同形状的掩模图案142蚀刻S/D结构120的仅一个 侧部。
应该注意，如图4A所示，在第二牺牲层140和源极/漏极结构120的 图案化期间，基本没有蚀刻栅极盖层134。换句话说，用于掩模图案142 的材料相对于栅极盖层134具有高蚀刻选择性(例如，5或更多)。
图5A至图5C示出了根据本申请的一些实施例的用于制造FinFET器 件的各个阶段的一个的示例性视图。
通过使用合适的蚀刻操作和/或诸如CMP的平坦化操作去除掩模图案 142。在一些实施例中，在去除掩模图案142之后，第二牺牲层140从隔离 绝缘层105的表面的高度Hetch在从约80nm至约250nm的范围内。
图6A至图6C示出了根据本申请的一些实施例的用于制造FinFET器 件的各个阶段的一个的示例性视图。
在去除掩模图案142之后，在图案化的第二牺牲层140和图案化的S/D 结构120上方形成第二绝缘层146。如图6A所示，也在侧壁间隔件132和 栅极盖层134上形成第二绝缘层146。
在一些实施例中，第二绝缘层146包括SiO2、SiCN、SiON、SiCN、 SiOCN和SiN，但是可以使用其它合适的介电材料。在一个实施例中，使 用诸如SiN的氮化硅基材料。第二绝缘层146可以由包括上述材料的组合 的多个层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积 第二绝缘层146，但是可以利用任何可接受的工艺。可以使用其它材料和/ 或工艺。在一些实施例中，第二绝缘层146具有介于约1nm和约10nm之 间的厚度。在其它实施例中，使用其它厚度。
在一些实施例中，如图6A和图6B所示，在形成第二绝缘层146之前， 在图案化的S/D结构120上形成硅化物层126，以减小S/D结构与之后形 成的接触金属之间的Rc。金属硅化物形成工艺可以在S/D结构的侧部上形 成金属硅化物。金属硅化物形成工艺包括S/D结构120上的金属膜沉积， 在S/D结构120的界面或表面处形成金属硅化物的热处理，以及去除过量 未反应的金属的蚀刻工艺。金属硅化物包括TiSix、NiSix、CoSix、NiCoSix和TaSix，但是可以使用其它合适的硅化物材料。在一些实施例中，硅化物 层126具有介于约0.5nm和约10nm之间的厚度。在其它实施例中，硅化 物层没有在制造操作的这个阶段形成，并且可以在之后的制造阶段形成。
图7A至图7C示出了根据本申请的一些实施例的用于制造FinFET器 件的各个阶段的一个的示例性视图。
在形成第二绝缘层146之后，形成第一层间介电(ILD)层145以填充 开口144并且位于第二牺牲层140和S/D结构120上方。
ILD层145可以包括单层或多层。在一些实施例中，ILD层145包括 SiO2、SiCN、SiOC、SiON、SiOCN、SiN或低k材料，但是可以使用其它 合适的介电膜。可以通过CVD、PECVD或ALD、FCVD或旋涂玻璃工艺 形成ILD层145。可以实施诸如CMP工艺的平坦化工艺以去除过量的材料。 在一些实施例中，通过平坦化工艺，暴露了第二牺牲层140(以及盖绝缘 层134)的上表面。
在一些实施例中，当使用FCVD时，对可流动隔离介电前体实施固化 工艺。固化工艺可以包括UV固化、臭氧(O3)等离子体固化或低温O3等 离子体+UV固化(LTB+UV固化)，以将可流动隔离介电前体转变成诸如 氧化硅层的介电层。在一些实施例中，UV固化工艺的工艺温度范围介于约 0℃和约10℃之间。在一些实施例中，O3等离子体固化工艺的工艺温度范围介于约100℃和约250℃之间。在一些实施例中，LTB+UV固化工艺的工 艺温度范围介于约30℃和约50℃之间。在一些实施例中，为了节约工艺时 间，在沉积工艺之后，固化工艺可以仅实施一次，但是不限于此。沉积工 艺和固化工艺可以交替实施。在其它实施例中，也可以通过直接引入氮气、 氧气、臭氧或蒸汽的氧化工艺将可流动隔离介电前体直接转变成介电层。
为了进一步增加ILD层的结构密度，在固化工艺之后，可以对隔离介 电层实施热处理工艺。热处理工艺包括含蒸汽热处理工艺(湿退火)和含 氮气热处理工艺(干退火)。在一些实施例中，含蒸汽热处理工艺的工艺 温度范围介于约400℃和约1000℃之间，并且含氮气热处理工艺的工艺温 度介于约1000℃和约1200℃之间。在其它实施例中，通过将膜暴露于紫外 线辐射，例如，在紫外线热处理(UVTP)工艺中，热处理的温度可以减小 至约400℃。
在一些实施例中，在固化或处理之后，ILD层可以具有小于6的相对 介电常数。
在其它实施例中，实施旋涂介电(SOD)工艺以形成ILD层145。在 这个实施例中，在先前的工艺中形成第二绝缘层146、含氮衬垫层以通过 SOD工艺对接触隔离区域中沉积的隔离介电层提供合适的层间层。因此， 可以通过使用合适的前体的SOD工艺形成ILD层。
在用于ILD层145的SOD工艺中，该前体可以是有机硅化合物，诸如 但不限于硅氧烷、甲基硅氧烷、聚硅氮烷和氢倍半硅氧烷、全氢聚硅氮烷 (PHPS)以及其它合适的材料。SOD前体溶解在通常用于旋涂化学物的涂 布液的相容性有机溶剂中。例如，合适的有机溶剂包括二丁醚(DBE)、 甲苯、二甲苯、丙二醇甲醚醋酸酯(PGMEA)、乳酸乙酯和异丙醇(IPA)等，优选使用二甲苯作为PHPS的溶剂。可以改变溶液中SOD前体的浓度， 以调整溶液的稠度(即，粘度)和涂层的厚度。在一些实施例中，可以使 用含有介于约4％至约30％重量的SOD前体的溶液。在其它实施例中，使 用含有介于约8％至约20％重量的SOD前体的溶液。诸如表面活性剂和粘 合剂的额外的少量的添加剂可以包括在溶液中。
在前体旋涂工艺期间，旋转晶圆以将SOD前体从晶圆中心均匀扩散至 边缘。在一些实施例中，对于12英寸晶圆，用于在衬底上涂布SOD前体 的铸造旋转的旋转速度可能从100rpm至3000rpm。在一些实施例中，SOD 前体的动态分配速率为约1ml/sec，并且在主速度之前，分配熔浆将完全扩 散至晶片的边缘。因此，SOD前体可以完全地覆盖接触隔离孔的底部并填 充开口144。
随后，在SOD沉积之后，实施预烘烤工艺以稳定SOD层。在一些实 施例中，在空气环境下约100℃至约200℃的范围内的低温下实施预烘烤工 艺。在预烘烤工艺之后，实施热处理工艺以致密SOD层。在一些实施例中， 热处理工艺是在约400℃至约1100℃的范围内的高温下实施的退火工艺。 退火工艺可以是使用包括蒸汽、O2和H2气体的气体的湿退火工艺或使用包 括N2和O2气体的气体的干退火工艺。在其它实施例中，热处理工艺在从 约150℃至约400℃范围内的较低温度下使用等离子体。优选将水蒸气(H2O) 与氢气(H2)的分压比率控制为约1×10-11至约1.55的范围内的值。
图8A至图8C示出了根据本申请的一些实施例的用于制造FinFET器 件的各个阶段的一个的示例性视图。
随后，去除第二牺牲层140，随后去除S/D结构120的顶部上剩余的 第一绝缘层122，从而形成接触开口148。如图8A至图8C所示，接触开 口148由第二绝缘层146和侧壁间隔件132限定。去除第二牺牲层140的 蚀刻操作可以是各向同性的或各向异性的。
当Si基材料(例如，多晶硅或非晶硅)用作第二牺牲层140时，可以 通过使用例如包括Cl2和NF3的气体或包括F2的气体的等离子体干蚀刻， 或使用NH4OH和/或四甲基铵(TMAH)的湿蚀刻来实施蚀刻。当SOC(旋 涂碳)用作第二牺牲层140时，可以通过使用例如包括N2和H2的气体或 包括SO2和O2的气体的等离子体干蚀刻来实施蚀刻。当通过FCVD形成的Si氧化物基材料用作第二牺牲层140时，可以通过使用例如HF或BHF的 湿蚀刻来实施蚀刻。当Ge基材料(例如，Ge或SiGe)用作第二牺牲层140 时，可以通过使用例如臭氧的等离子体干蚀刻或使用含NH4OH和H2O2的 溶液或含HCl和H2O2的溶液的湿蚀刻来实施蚀刻。可以通过合适的蚀刻操 作去除剩余的第一绝缘层122。
图9A至图9C示出了根据本申请的一些实施例的用于制造FinFET器 件的各个阶段的一个的示例性视图。
在去除第二牺牲层140和剩余的第一绝缘层122之后，在S/D结构120 的暴露的顶部上形成额外的硅化物层127。当没有形成硅化物层126时， 硅化物层仅设置在S/D结构120的顶部上(由第二绝缘层146和侧壁间隔 件132限定的接触开口148的底部处)。可以通过与硅化物层126的形成 类似的金属硅化物形成工艺形成硅化物层127。在一些实施例中，硅化物 层127具有介于约0.5nm和约10nm之间的厚度。
随后，在接触开口148中形成接触件150以接触在S/D结构120的顶 部上形成的硅化物层127。
接触件150可以包括单层或多层结构。例如，在一些实施例中，接触 开口148中的接触件150包括诸如扩散阻挡层、粘合层等的接触衬垫层和 在接触衬垫层上方形成的接触体。接触衬垫层可以包括通过ALD、CVD等 形成的Ti、TiN、Ta、TaN等。接触体可以通过沉积导电材料形成，诸如 Ni、Ta、TaN、W、Co、Ti、TiN、Al、Cu、Au、它们的合金、它们的组 合等的一层或多层，但是也可以使用其它合适的金属。可以实施诸如CMP 的平坦化工艺以从ILD层145的表面去除过量的材料。
在一些实施例中，在形成接触件150之后，从鳍结构104的顶部测量 的包括栅极盖层134的栅极结构的高度Hg在从约20nm至100nm的范围 内并且从鳍结构104的顶部测量的金属栅极130的高度Hmg在从约10nm 至约60nm的范围内。
在形成接触件150之后，进一步实施CMOS工艺以形成诸如额外的层 间介电层、接触件/通孔、互连金属层和钝化层等的各个部件。
图10A至图21D示出了根据本申请的其它实施例的半导体器件制造工 艺中的各个工艺。应该明白，可以在图10A至图21D所示的工艺之前、期 间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消 除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以 采用与参照图1A至图9C描述的上述实施例相同或类似的材料、配置、尺 寸和/或工艺，并且因此可以省略详细的说明。
图10A至图21D示出了由FinFET形成的静态随机存取存储器(SRAM) 单元的半导体器件制造工艺中的各个工艺。如图10A至图10E所示，源极 /漏极结构220和221和金属栅极230与栅极介电层231一起形成在衬底201 上方。可以通过以上所述的制造操作形成这种结构。
图10A示出了SRAM单元的平面图。图10B是对应于图10A的区AR 的立体图。一个SRAM单元的单元边界由SC示出。在一个SRAM单元内， 存在两个栅极230和四个鳍结构202。在栅极之间的鳍结构上方形成第一 导电类型的S/D结构220和第二导电类型的S/D结构221。在一个实施例 中，第一导电类型是p-型并且第二导电类型是n-型。在另一实施例中，第 一导电类型是n-型并且第二导电类型是p-型。
与图1A至图1C类似，包括底部203和上部204的鳍结构202设置在 衬底201上方。底部203嵌入在隔离绝缘层205内，并且上部204突出于 隔离绝缘层205。分别在栅极230上形成栅极盖层234，并且栅极盖层234 和栅极230设置在侧壁间隔件232之间。第一绝缘层222覆盖S/D结构并 且第一牺牲层215形成在栅极结构之间的由第一绝缘层222覆盖的S/D结构上方。
图10C至图10E分别是对应于图10A的线Y21-Y21、Y22-Y22和Y23-Y23的截面图。在制造操作的这个阶段，由于邻近的鳍结构之间较窄 的分隔，一些S/D结构与一个或两个邻近的S/D结构不期望地合并。例如， 当两个邻近的鳍结构之间的间隔Sfin小于约100nm时，邻近的S/D结构的 外延形成层倾向于合并。
在图10C所示的对应于线Y21-Y21的截面图中，邻近的第二导电类型 S/D结构221(更具体地，外延形成层)合并。在图10D所示的对应于线 Y22-Y22的截面图中，邻近的第二导电类型S/D结构221(更具体地，外 延形成层)合并，并且邻近的第一导电类型S/D结构220分别与第二导电 类型S/D结构合并。在图10E所示的对应于线Y23-Y23的截面图中，邻近 的第二导电类型S/D结构221合并，邻近的第一导电类型S/D结构220合 并，并且邻近的第一导电类型S/D结构分别与第二导电类型S/D结构合并。 一些合并的S/D结构将通过以下操作分隔开。在一些实施例中，在S/D结 构的合并的部分下方形成空隙269。在其它实施例中，一个S/D结构没有 与邻近的S/D结构合并，但是非常接近邻近的S/D结构(例如，小于约3nm)， 这可能通过电击穿引起电流泄漏。本申请的实施例适用于这种紧邻的S/D 结构。
图11A和图11B示出了根据本申请的一些实施例的用于制造FinFET 器件的各个阶段的一个的示例性视图。图11A是对应于图10A和图10B的 线Y23-Y23的立体图，并且图11B是对应于图10A和图10B的线Y23-Y23 的截面图。
与图2A至图2C类似，从S/D结构220和221的两侧区域至少部分地 去除第一牺牲层215以形成开口216并且暴露第一绝缘层222。在一些实 施例中，去除所有的第一牺牲层215。
图12A和图12B示出了根据本申请的一些实施例的用于制造FinFET 器件的各个阶段的一个的示例性视图。图12A是对应于图10A和图10B的 线Y23-Y23的立体图，并且图12B是对应于图10A和图10B的线Y23-Y23 的截面图。
与图3A至图3C类似，在形成开口216之后，在开口216中形成第二 牺牲层240。
图13示出了根据本申请的一些实施例的用于制造FinFET器件的各个 阶段的一个的示例性视图。
与图4A至图4C类似，在形成第二牺牲层240之后，在第二牺牲层240 和栅极结构上方形成掩模图案242。在一些实施例中，S/D结构之上的部分 掩模图案242具有在从约10nm至约40nm范围内的宽度Whm。
通过使用掩模图案242作为蚀刻掩模，各向异性蚀刻第二牺牲层240、 第一绝缘层222以及S/D结构220和221，从而形成邻近于图案化的第二 牺牲层240以及S/D结构220和221的开口244。
通过这种蚀刻操作，去除了S/D结构220和221的至少一个侧部，从 而使得S/D结构220和221的蚀刻的侧面基本平行于上鳍结构204的侧面。
图14示出了根据本申请的一些实施例的用于制造FinFET器件的各个 阶段的一个的示例性视图。
与图5A至图5C类似，通过使用合适的蚀刻操作和/或诸如CMP的平 坦化操作去除掩模图案242。
图15A和图15B示出了根据本申请的一些实施例的用于制造FinFET 器件的各个阶段的一个的示例性视图。图15A是对应于图10A和图10B的 线Y23-Y23的立体图，并且图15B是对应于图10A和图10B的线Y23-Y23 的截面图。
与图6A至图6C类似，在去除掩模图案242之后，在图案化的第二牺 牲层240以及图案化的S/D结构220和221上方形成第二绝缘层246。如 图15A和图15B所示，也在侧壁间隔件232和栅极盖层234上形成第二绝 缘层246。在一些实施例中，在制造操作的这个阶段，没有在图案化的S/D 结构上形成硅化物层。在其它实施例中，在形成第二绝缘层之前，在图案化的S/D结构上形成硅化物层。
图16A和图16B示出了根据本申请的一些实施例的用于制造FinFET 器件的各个阶段的一个的示例性视图。图16A是对应于图10A和图10B的 线Y23-Y23的立体图，并且图16B是对应于图10A和图10B的线Y23-Y23 的截面图。
与图7A至图7C类似，在形成第二绝缘层246之后，形成第一层间介 电(ILD)层245以填充开口244并且覆盖第二牺牲层240和S/D结构。实 施诸如CMP工艺的平坦化工艺以去除ILD层245的过量材料和部分第二 绝缘层246。在一些实施例中，通过平坦化工艺，暴露了第二牺牲层240 (以及盖绝缘层234)的上表面。
图17A和图17B示出了根据本申请的一些实施例的用于制造FinFET 器件的各个阶段的一个的示例性视图。图17A是对应于图10A和图10B的 线Y23-Y23的立体图，并且图17B是对应于图10A和图10B的线Y23-Y23 的截面图。
与图8A至图8C类似，去除第二牺牲层240。
图18示出了根据本申请的一些实施例的用于制造FinFET器件的各个 阶段的一个的示例性视图。
与图8A至图8C类似，在去除第二牺牲层240之后，去除S/D结构的 顶部或侧面上剩余的第一绝缘层222，从而形成接触开口248。如图18所 示，接触开口248的每个均由第二绝缘层246和侧壁间隔件232限定。
图19示出了根据本申请的一些实施例的用于制造FinFET器件的各个 阶段的一个的示例性视图。
与图9A至图9C类似，在形成接触开口248之后，在S/D结构220和 221的暴露的顶部和侧面上形成硅化物层227。
图20示出了根据本申请的一些实施例的用于制造FinFET器件的各个 阶段的一个的示例性视图。
与图9A至图9C类似，在接触开口248中形成接触件250以接触在S/D 结构的顶部和侧面上形成的硅化物层227。
在形成接触件250之后，进一步实施CMOS工艺以形成诸如额外的层 间介电层、接触件/通孔、互连金属层和钝化层等的各个部件。
图21A示出了形成接触件之后的SRAM单元的平面图。图21B至图 21D分别是对应于图20和图21A的线Y21-Y21、Y22-Y22和Y23-Y23的 截面图。应该注意，图21A仅示出了鳍结构202、栅极230以及S/D结构 220和221。
在图21B中，第一导电类型S/D结构220的外延层的仅一个侧部具有 蚀刻的表面，而第二导电类型S/D结构221的外延层的两个侧部具有蚀刻 的表面。相应地，第一导电类型S/D结构220相对于鳍结构204沿着Y方 向具有不对称的截面。在一些实施例中，一侧处的蚀刻的表面和鳍结构204 之间的距离D1为另一侧处的未蚀刻的表面(与鳍结构的最远点)和鳍结构 204之间的距离D2的约10％至约70％。在其它实施例中，距离D1为距离 D2的约20％至约50％。
第二导电类型S/D结构221相对于鳍结构204沿着Y方向具有基本对 称的截面。然而，由于诸如光刻操作中的重叠误差的工艺变化，第二导电 类型S/D结构221可以具有略微不对称的截面。在这种情况下，在一些实 施例中，一侧处的蚀刻的表面和鳍结构204之间的距离D3为另一侧处的蚀 刻的表面和鳍结构204之间的距离D4的约60％至约140％。在其它实施例 中，距离D3为距离D4的约90％至约110％。
在图21C中，与图21B类似，第一导电类型S/D结构220的外延层的 仅一个侧部具有蚀刻的表面。第二导电类型S/D结构221的外延层在一侧 合并，而另一侧具有蚀刻的表面。
在图21D中，这个截面包括第一导电性S/D结构220，其中，外延层 的仅一个侧部具有蚀刻的表面，第一导电性S/D结构220与邻近的第二导 电性S/D结构221合并，其中，第一导电性S/D结构220和第二导电性S/D 结构221的每个均具有蚀刻的表面。
应该注意，如图21B至图21D所示，可以在S/D结构下方形成空隙270、 271和272。
如上所述，图21B至图21D所示的S/D结构可以存在于一个半导体器 件中，例如，SRAM。图9A至图9C所示的结构可以包括在相同的半导体 器件中。此外，相同的半导体器件也可以包括具有未蚀刻的表面的S/D结 构，与图10C至图10E所示的结构类似。
图22A至图22B示出了根据本申请的其它实施例的半导体器件的示 例性截面图。
在上述实施例中，在鳍结构的上部104或204上形成一个或多个外延 层作为S/D结构120、220或221。在图22A所示的实施例中，形成一个或 多个外延层，使得鳍结构的上部104或204向下凹进至ILD层205的上表 面之下，并且之后在凹进的鳍结构上形成一个或多个外延层320或321。
在图22B中，以用于全环栅FET的第一半导体层301和第二半导体层 302的堆叠层替换鳍结构104或204，其中，FET的沟道是第一半导体层或 者第二半导体层的纳米线，它们的每个均由栅极介电层和栅电极包围。
图23至图28示出了根据本申请的一个或多个实施例的半导体器件制 造工艺的各个阶段。应该明白，可以在图23至图28所示的工艺之前、期 间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消 除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以 采用与参照图1A至图22B描述的上述实施例相同或类似的材料、配置、 尺寸和/或工艺，并且因此可以省略详细的说明。
如图23所示，在形成图10A至图10E所示的结构之后，在第一牺牲 层215上形成掩模图案342。掩模图案342由与第一牺牲层215不同的材 料制成并且包括SiO2、SiCN、SiON、Al2O3、SiN、TiN、TaN、TiO2、Si、 Ge、SiGe、SiC或其它合适的材料的一层或多层。在一些实施例中，使用 两个或多个掩模层的多个图案化操作用于形成掩模图案。
如图24所示，通过使用掩模图案342作为蚀刻掩模，各向异性蚀刻第 一牺牲层215、第一绝缘层222以及S/D结构220和221，从而形成将邻近 的S/D结构分隔开的开口344。在一些实施例中，实施多个蚀刻操作。例 如，初始蚀刻操作蚀刻第一牺牲层215并且停止在第一绝缘层222上。随 后的蚀刻操作蚀刻第一牺牲层215和S/D结构的外延层。用于初始蚀刻和 随后蚀刻的蚀刻掩模可以相同(使用掩模图案的相同的层)或不同(使用 掩模图案的不同的层)。
通过蚀刻操作，去除S/D结构220和221的至少一个侧部，从而使得 S/D结构220和221的蚀刻的侧面基本平行于上鳍结构204的侧面。通过 使用合适的蚀刻操作和/或诸如CMP的平坦化操作去除掩模图案342。
如图25所示，在去除掩模图案342之后，在图案化的第一牺牲层215 和图案化的S/D结构220和221上方形成第二绝缘层346。
在形成绝缘层346之后，形成第一层间介电(ILD)层345以填充开口344并且覆盖第一牺牲层215和S/D结构。实施诸如CMP工艺的平坦化工 艺以去除ILD层345的过量材料和部分第二绝缘层346。在一些实施例中， 如图26所示，通过平坦化工艺，暴露了第一牺牲层215的上表面。
随后，如图27所示，通过使用合适的蚀刻操作去除第一牺牲层215， 从而形成开口348。在一些实施例中，使用湿蚀刻操作。
在去除第一牺牲层215之后，去除S/D结构的顶部或侧面上剩余的第 一绝缘层222，从而暴露S/D结构，在S/D结构220和221的暴露的顶部 和侧面上形成硅化物层227。随后，形成接触件250以接触在S/D结构的 顶部和侧面上形成的硅化物层227。
在形成接触件250之后，进一步实施CMOS工艺以形成诸如额外的层 间介电层、接触件/通孔、互连金属层和钝化层等的各个部件。
应该明白，不是所有的优势都有必要在此处讨论，没有特定的优势对 所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的 优势。
例如，在本申请中，一旦由于邻近的鳍结构的窄分隔的源极/漏极结构 的合并的外延层通过之后的图案化操作分隔开，并且因此可以减小器件面 积而不会引起邻近的FinFET之间的短路问题。此外，由于在分离图案化中 使用具有较高蚀刻选择性(例如Si)的材料作为第二牺牲层，因此可以更 精确地控制蚀刻后的S/D结构的尺寸。
根据本申请的一个方面，在形成包括鳍式场效应晶体管(FinFET)的 半导体器件的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方 形成牺牲层。在牺牲层上方形成掩模图案。通过使用掩模图案作为蚀刻掩 模图案化牺牲层和源极/漏极结构，从而形成邻近于图案化的牺牲层和图案 化的源极/漏极结构的开口。在开口中形成介电层。在形成介电层之后，去 除图案化的牺牲层以在图案化的源极/漏极结构上方形成接触开口。在接触 开口中形成导电层。
在上述方法中，其中，在形成所述牺牲层之前，在所述源极/漏极结构 和所述隔离绝缘层上方形成第一绝缘层。
在上述方法中，其中，所述牺牲层由IV族元素或化合物材料的一种或 多种制成。
在上述方法中，其中，所述牺牲层由硅基介电材料或铝基介电材料的 一种或多种制成。
在上述方法中，进一步包括，在图案化所述牺牲层和所述源极/漏极结 构之后并且在形成所述介电层之前：在所述图案化的牺牲层和所述图案化 的源极/漏极结构上方形成第二绝缘层。
在上述方法中，进一步包括，在图案化所述牺牲层和所述源极/漏极结 构之后并且在形成所述介电层之前：在所述图案化的牺牲层和所述图案化 的源极/漏极结构上方形成第二绝缘层，在图案化所述牺牲层和所述源极/ 漏极结构之后并且在形成所述第二绝缘层之前：在所述图案化的源极/漏极 结构上方形成硅化物层。
在上述方法中，进一步包括，在图案化所述牺牲层和所述源极/漏极结 构之后并且在形成所述介电层之前：在所述图案化的牺牲层和所述图案化 的源极/漏极结构上方形成第二绝缘层，其中，所述牺牲层由与所述隔离绝 缘层、第一绝缘层和所述第二绝缘层不同的材料制成。
在上述方法中，其中：所述源极/漏极结构包括鳍结构和在所述鳍结构 的两个相对侧面和顶部上形成的一个或多个外延层，以及图案化所述源极/ 漏极结构，从而使得部分地蚀刻在至少一个所述侧面上形成的所述一个或 多个外延层。
在上述方法中，其中：所述源极/漏极结构包括鳍结构和在所述鳍结构 的两个相对侧面和顶部上形成的一个或多个外延层，以及图案化所述源极/ 漏极结构，从而使得部分地蚀刻在至少一个所述侧面上形成的所述一个或 多个外延层，其中，图案化所述源极/漏极结构，从而使得部分地蚀刻在两 个所述侧面上形成的所述一个或多个外延层。
在上述方法中，其中：所述源极/漏极结构包括嵌入在所述隔离绝缘层 内的鳍结构和在所述鳍结构的顶部上形成的一个或多个外延层，以及图案 化所述源极/漏极结构，从而使得部分地蚀刻所述一个或多个外延层。
根据本申请的另一方面，在形成包括鳍式场效应晶体管(FinFET)的 半导体器件的方法中，在第一FinFET结构的第一源极/漏极结构、第二FinFET结构的第二源极/漏极结构以及隔离绝缘层上方形成牺牲层。第一源 极/漏极结构和第二源极/漏极结构合并。在牺牲层上方形成掩模图案。通过 使用掩模图案作为蚀刻掩模图案化牺牲层以及第一源极/漏极结构和第二 源极/漏极结构，从而分隔开第一源极/漏极结构和第二源极/漏极结构并且形成邻近于图案化的牺牲层以及图案化的第一源极/漏极结构和图案化的 第二源极/漏极结构的开口。在开口中形成介电层。在形成介电层之后，去 除图案化的牺牲层以分别在图案化的第一源极/漏极结构和图案化的第二 源极/漏极结构上方形成接触开口。在接触开口中形成导电层。
在上述方法中，其中，所述第一源极/漏极结构具有与所述第二源极/ 漏极结构相同的导电类型。
在上述方法中，其中，所述第一源极/漏极结构具有与所述第二源极/ 漏极结构不同的导电类型。
在上述方法中，其中，在形成所述牺牲层之前，在合并的第一源极/漏 极结构和第二源极/漏极结构以及所述隔离绝缘层上方形成第一绝缘层。
在上述方法中，其中，所述牺牲层由Si、SiGe和Ge的至少一种制成。
在上述方法中，其中，所述牺牲层由SiOC、SiC、SiON、SiCN、SiOCN、 SiN和SiO2的至少一种制成。
在上述方法中，进一步包括，在图案化所述牺牲层和所述第一源极/漏 极结构和所述第二源极/漏极结构之后以及在形成所述介电层之前：在所述 图案化的牺牲层以及所述图案化的第一源极/漏极结构和所述图案化的第 二源极/漏极结构上方形成第二绝缘层。
在上述方法中，进一步包括，在图案化所述牺牲层和所述第一源极/漏 极结构和所述第二源极/漏极结构之后以及在形成所述介电层之前：在所述 图案化的牺牲层以及所述图案化的第一源极/漏极结构和所述图案化的第 二源极/漏极结构上方形成第二绝缘层，其中，所述牺牲层由与所述隔离绝 缘层、第一绝缘层和所述第二绝缘层不同的材料制成。
在上述方法中，其中：所述第一源极/漏极结构包括第一外延层，并且 所述第二源极/漏极结构包括第二外延层，所述第一外延层与所述第二外延 层合并，以及图案化所述第一源极/漏极结构和所述第二源极/漏极结构，从 而使得合并的第一外延层和第二外延层分隔开。
根据本申请的另一方面，包括鳍式场效应晶体管(FinFET)的半导体 器件包括第一FinFET、第二FinFET和介电层，第一FinFET包括在第一方 向上延伸的第一鳍结构和第一源极/漏极结构，第二FinFET设置为邻近于 第一FinFET并且包括在第一方向上延伸的第二鳍结构和第二源极/漏极结 构，并且介电层将第一源极/漏极结构和第二源极/漏极结构分隔开。第一源 极/漏极结构在沿着与第一方向相交的第二方向的截面中相对于第一鳍结构是不对称的。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本申 请的方面。本领域人员应该理解，他们可以容易地使用本申请作为基础来 设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势 的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背 离本申请的精神和范围，并且在不背离本申请的精神和范围的情况下，本 文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：
第一FinFET，包括沿第一方向延伸且从隔离绝缘层突出的第一鳍结构和第一源/漏外延结构；
第二FinFET，与所述第一FinFET相邻设置，包括沿所述第一方向延伸且突出所述隔离绝缘层的第二鳍结构和第二源/漏外延结构；
第一介电层，分隔所述第一源/漏外延结构和所述第二源/漏外延结构；以及
第一源/漏接触件，接触所述第一源/漏外延结构，其中：
所述第一FinFET仅包括一个鳍结构，
所述第一源/漏外延结构在沿着与所述第一方向垂直的第二方向的截面中相对于所述第一鳍结构是不对称的，
所述第一源/漏接触件接触所述第一源/漏外延结构的顶面和一个侧面，并且接触所述隔离绝缘层，以及
第二介电层与所述第一源/漏外延结构的另一侧面接触。
2.根据权利要求1所述的半导体器件，其中，所述第二源/漏外延结构在沿所述第二方向的横截面中相对于所述第二鳍结构对称。
3.根据权利要求1所述的半导体器件，还包括：
第二源/漏接触件，接触第二源/漏外延结构。
4.根据权利要求1所述的半导体器件，其中，所述第一源/漏外延结构形成在所述第一鳍结构从所述隔离绝缘层突出的上部的顶面和侧面上。
5.根据权利要求3所述的半导体器件，其中，所述第一介电层与所述第二源/漏外延结构的一个侧面接触，并且所述第二介电层与所述第二源/漏外延结构的另一侧面接触。
6.根据权利要求3所述的半导体器件，其中：
第一介电层包括下介电层以及设置在所述下介电层上并且由与所述下介电层不同的材料制成的上介电层，以及
所述下介电层与所述第一源/漏接触件和所述第二源/漏外延结构接触。
7.一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：
第一源/漏结构，包括第一鳍结构，所述第一鳍结构是所述第一源/漏结构中仅有的一个鳍结构且在第一方向上延伸，在所述第一鳍结构上形成第一源/漏外延层；
第二源/漏结构，包括第二鳍结构，所述第二鳍结构是是所述第二源/漏结构中仅有的一个鳍结构且在所述第一方向上延伸，在所述第二鳍结构上形成第二源/漏外延层；
第三源/漏结构，包括第三鳍结构，所述第三鳍结构是是所述第三源/漏结构中仅有的一个鳍结构且在所述第一方向上延伸，在所述第三鳍结构上形成第三源/漏外延层；以及
第一介电层，分隔所述第一源/漏结构和所述第二源/漏结构，其中：
所述第一源/漏外延层形成在所述第一鳍结构的从所述隔离绝缘层突出的上部的顶面和侧面上，并且在沿着与所述第一鳍结构垂直的第二方向的截面中关于所述第一鳍结构不对称，所述第一源/漏外延层除了所述第一鳍结构不与其他鳍结构接触，
所述第一鳍结构的上部的一个侧面被硅化物层覆盖，并且所述第一鳍结构的上部的另一个侧面的部分与所述第一介电层直接接触，以及
所述第二源/漏外延层与所述第三源/漏外延层合并。
8.根据权利要求7所述的半导体器件，还包括：
第一源/漏接触件，接触所述第一源/漏外延层；以及
第二源/漏接触件，接触所述第二源/漏外延层和第三源/漏外延层，
其中，所述第一源/漏接触件与所述第一源/漏外延层的一个侧面和所述隔离绝缘层接触，以及
所述第一介电层接触所述第一源/漏外延层的另一侧面、所述第二源/漏外延层的一个侧面以及所述隔离绝缘层。
9.一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：
第一源/漏结构，包括在第一方向上延伸的第一鳍结构，在所述第一鳍结构上形成第一源/漏外延层；
第二源/漏结构，包括在所述第一方向上延伸的第二鳍结构，在所述第二鳍结构上形成第二源/漏外延层，
第三源/漏结构，包括在所述第一方向上延伸的第三鳍结构，在所述第三鳍结构上形成第三源/漏外延层；以及
第一介电层，分隔所述第一源/漏结构和所述第二源/漏结构，其中：
所述第一源/漏外延层形成在所述第一鳍结构的从所述隔离绝缘层突出的上部的顶面和侧面，并且在沿与所述第一方向垂直的第二方向的截面上相对于所述第一鳍结构不对称，所述第一源/漏外延层除了所述第一鳍结构不与其他鳍结构接触，
所述第一鳍结构的上部的一个侧面被硅化物层覆盖，并且所述第一鳍结构的上部的另一个侧面的部分与所述第一介电层直接接触，
所述第二源/漏外延层与所述第三源/漏外延层合并，以及
所述第一源/漏外延层和所述第二源/漏外延层具有第一导电类型，所述第三源/漏外延层具有与所述第一导电类型不同的第二导电类型。
10.根据权利要求9所述的半导体器件，其中：
所述第一介电层包括下介电层和设置在下介电层上且由与下介电层不同的材料制成的上介电层，以及
所述下介电层与所述第一源/漏外延层和所述第二源/漏外延层接触。
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